JP4321022B2 - 共有のビットラインを備えたメモリ - Google Patents
共有のビットラインを備えたメモリ Download PDFInfo
- Publication number
- JP4321022B2 JP4321022B2 JP2002247169A JP2002247169A JP4321022B2 JP 4321022 B2 JP4321022 B2 JP 4321022B2 JP 2002247169 A JP2002247169 A JP 2002247169A JP 2002247169 A JP2002247169 A JP 2002247169A JP 4321022 B2 JP4321022 B2 JP 4321022B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- memory cells
- memory cell
- level
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、一般にメモリセルの横と縦のネットワークを備えたメモリ及びそれに関連付けられたメモリセルに関する。
【０００２】
【従来の技術】
図１は従来の構造のランダムアクセスタイプのスタティックメモリ（ＳＲＡＭ）のセルの概要を示している。前記メモリセルは逆平行に接続されたインバータ１、２を備えている。インバータ１、２の入力のそれぞれはワードラインＷＬにより運ばれる横の行の選択信号で制御されるスイッチ３を経由してビットラインＢＬ，
【外９】
のそれぞれに接続されている。インバータ１、２のそれぞれは高い電圧ＶＤＤと現在では接地である低い電圧ＧＮＤにより電力が供給されている。
【０００３】
情報を前記メモリセル内に書き込むため、電圧ＶＤＤがビットラインＢＬ又は
【外１０】
の一方に加えられ、電圧ＧＮＤは他の一方に加えられる。これにより前記スイッチ３はオンとなりインバータ１と２の入力及び出力の状態が設定される。次にスイッチ３がオフとなりインバータ１と２の前記信号の状態が保持される。
【０００４】
前記メモリセルから情報を読み出すときは、ビットラインＢＬと
【外１１】
のそれぞれは電圧ＶＤＤ及びＧＮＤ間の電圧の範囲に予め充電され、その後、スイッチ３がオンとなって、前記ビットラインの電圧がインバータ１と２を交叉する信号の状態に基づき変わる様になっている。前記ビットラインに接続されたセンス増幅器（図示していない）により前記メモリセル内に保存された情報に関連付けられたバイナリー情報が与えられる。
【０００５】
インバータ１はＮチャネルＭＯＳトランジスタＮＩ１と直列にＰチャネルＭＯＳトランジスタＰＩ１を備えている。トランジスタＰＩ１のソースは電源ＶＤＤに接続され、トランジスタＮＩ１のソースは電圧ＧＮＤに接続されている。トランジスタＰＩ１とＮＩ１のドレインは点Ｏ２で接続されている。トランジスタＰＩ１とＮＩ１のゲートは更に点Ｏ１で接続されている。
【０００６】
同様に、インバータ２はトランジスタＰＩ１とＮＩ１の様に接続されたトランジスタＰＩ２とＮＩ２を備え、トランジスタＰＩ２とＮＩ２のゲートは端子Ｏ２に接続され、トランジスタＰＩ２とＮＩ２の共通のドレインは端子Ｏ１に接続されている。スイッチ３は一般にＮチャネルを備えたＭＯＳトランジスタＭ１，Ｍ２から形成されている。
【０００７】
図２は従来のＳＲＡＭの一部を示しており、メモリセルのそれぞれは参照のブロックＭＣｉｊで示している。８個のセルをｉが０から１まで、ｊが０から３まで変化させて示している。従来、シングルワードライン（ＷＬｉ，ｉは０から１まで変化）はメモリセルの横の行に対応し、２つのビットライン（ＢＬｊ及び
【外１２】
、ｊは０から３まで変化）はメモリセルの縦の列に対応している。
【０００８】
この種のメモリでは、データをメモリセルに書き込む時又はメモリセルから読み出す時、ワードラインＷＬ０，ＷＬ１の１つを用い、サーチされたメモリセルが存在する前記横の行内の全てのメモリセルを選択する必要がある。これは横の行のそれぞれを形成するメモリセルの数により増加する電力消費となる。
【０００９】
図３は４つのワードラインが横の行のそれぞれと関連付けられたメモリを示しており、ワードラインのそれぞれは４つのメモリセル内の１つに接続されている。一般に、メモリが横の行当たりＮ個のワードラインを備えていれば、ワードラインにより同時に選択されるメモリセルの数はＮ分割される。書き込み及び／又は読み出し動作で選択されたメモリセルの数を少なくすることにより、メモリの電力消費が少なくなる。
【００１０】
しかし、横の行当たりのワードラインの数の増加によりメモリの表面積が増える。
【００１１】
図４は図３の前記メモリセルＭＣ０１のトポロジー（空間配列）の例の概略を示しており、図１の電気回路と追加したワードラインは１つのポリシリコンのレベルと３つのメタライゼーションのレベルを有する技術で形成されている。他のポリシリコン及びメタライゼーションのレベルも存在し使用することができる。
【００１２】
細い線で区切った表面は、半導体基板のアクティブ領域に、即ち前記基板に堆積されＭＯＳトランジスタのゲートに対応するポリシリコンのストリップに対応している。この図は縮尺通りに図示していないが、領域のそれぞれの相対的な大きさと位置は保たれており、集積回路の実際の大きさを示している。二重線はレベル１の金属ストリップに対応している。水平の太い黒線はレベル２の金属ストリップに対応し、垂直の太いブロック線はレベル３の金属ストリップに対応している。ばつ印はメタライゼーションのレベルとポリシリコンのレベルの間にある絶縁層を通して金属ストリップをアクティブ領域即ちポリシリコンのストリップに接続する接続を、又はメタライゼーションのレベルの間にある絶縁層を通して金属ストリップを他の金属ストリップに接続するビアを示している。明確にするため、前記の金属ストリップはアクティブ領域の表面積に比例した表面積で示していない。しかし、各線の位置は集積回路内の対応する金属ストリップの実際の位置に一致している。
【００１３】
図４では、図１に示す種々の要素を示している。種々のトランジスタのゲート、ソース及びドレイン領域をトランジスタの参照に付けた文字Ｇ、Ｓ又はＤで示している。
【００１４】
ＭＯＳトランジスタＭ１とＭ２のそれぞれのゲートＧＭ１とＧＭ２はポリシリコンのストリップ１０の一部分に対応している。アクティブ領域１１はＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＮＩ２と、これらのトランジスタ間の接続に対応している。同様に、アクティブ領域１２はＭＯＳトランジスタＭ２と、ＭＯＳトランジスタＮＩ１と、これらのトランジスタの間の接続に対応している。ＭＯＳトランジスタＮＩ２とＰＩ２のそれぞれのゲートＧＮＩ２とＧＰＩ２はポリシリコンのストリップ１３の一部分に対応している。同様に、ＭＯＳトランジスタＮＩ１とＰＩ１のそれぞれのゲートＧＮＩ１とＧＰＩ１はポリシリコンのストリップ１４の一部分に対応している。
【００１５】
レベル１、２及び３の異なる金属ストリップはアクティブ領域とポリシリコンのストリップを接続するため使用され図１に示す図と同等な電気的な線図が得られている。特に、トランジスタＭ１とＭ２のゲートＧＭ１、ＧＭ２に接続された前記ワードラインは、この例ではレベル１の垂直な金属ストリップ１７を通りポリシリコンのストリップ１０に接続されているレベル２の水平な金属のストリップに対応しているワードラインＷＬ０１である。
【００１６】
このセルのトポロジーによりワードラインＷＬ００，ＷＬ０１，ＷＬ０２及びＷＬ０３はレベル２の水平な金属ストリップに対応しており、ワードラインＢＬ１及び
【外１３】
はレベル３の垂直な金属ストリップに対応している。前記ワードラインを通すようにするためには、各セルの表面積、従って前記メモリの全表面積を増やす必要がある。一番小さなパターンで長さが０．１８μｍ、幅Δｘが２．１６μｍ、高さΔｙが５．２４μｍ、表面積が１１．３２μｍ２の製造技術により、図４の前記メモリセルが得られる。比較として、同様のトポロジーによる横の行毎にシングルワードラインを有するメモリセルでは幅Δｘが２．１６μｍであり、高さΔｙが３．６μｍであり、表面積７．７８μｍ２を有している。
【００１７】
【発明が解決しようとする課題】
この発明はメモリ構造と、関連付けられたメモリセルのトポロジーを提供することを目的としている。
【００１８】
この発明は横の行毎のワードラインの数が増加する時変化しない表面積を有するメモリを提供することを目的としている。特に、この発明は横の行毎の幾つかのワードラインにより、横の行毎のシングルワードラインを有する従来の構造と同等のメモリより小さいか又は同程度の全表面積を有するメモリを提供することを目的としている。
【００１９】
【課題を解決するための手段】
これらの目的を達成するため、メモリセルの横と縦のネットワークを備え、メモリセルのそれぞれがワードラインと少なくとも１つのビットラインとに接続されており、少なくとも２つのワードラインがそれぞれ横の行に関連付けられ、少なくとも２つの隣り合った縦の列が少なくとも１つの同一のビットラインを共有し、同じ横の行に属する前記２つの隣り合った縦の列の２つのメモリセルが異なるワードラインに接続されているメモリブロックを提供している。
【００２０】
この発明の実施例によれば、前記メモリセルが半導体基板内に形成され、トランジスタを備え、前記トランジスタのゲートがポリシリコンの同一のレベルに対応し前記トランジスタの相互接続が３つのレベルの上に分散している導電性のストリップにより形成され、ワードラインを形成する導電性のストリップがレベル３にあり、更にレベル２であるビットラインを形成する導電性のストリップを備えている。
【００２１】
この発明の実施例によれば、同一の横の行の２つの別のメモリセルの間に配置されたメモリセルのそれぞれが異なる電圧の２つの電源線に接続され、電源線のそれぞれが前記メモリセル及び前記の隣り合ったメモリセルの一方の間に共有されており、更に前記２つのメモリセルの間の共通のエッジの上に置かれている。
【００２２】
この発明の実施例によれば、前記の電源線がレベル２であり、前記ビットラインに平行であって、更に前記ワードラインに直角である。
【００２３】
この発明の実施例によれば、同一の横の行の２つの別のメモリセルの間に配置されたメモリセルのそれぞれが、同一のアクティブ領域に形成され前記メモリセル及び隣り合ったメモリセルの１つの間の共通なエッジに沿って並べられているソース及びドレインを有する４つのＮチャネルＭＯＳトランジスタを備えている。
【００２４】
この発明の実施例によれば、同一の横の行の２つの別のメモリセルの間に配置されたメモリセルのそれぞれが、前記メモリセル及び隣り合ったメモリセルの１つの間の共通のエッジに沿って並べられているソース及びドレインを有する２つのＰチャネルＭＯＳトランジスタを備えている。
【００２５】
この発明の実施例によれば、前記のメモリセルが、レベル２でありワードラインに直角であって、前記ワードラインの一方及び２つのＭＯＳトランジスタに接続された導電性ストリップを備えている。
【００２６】
この発明の実施例によれば、メモリセルのそれぞれが、前記のビットラインに接続されたトランジスタと、レベル１であって同一の横の行の隣り合ったセルの上に位置するビットラインにトランジスタを接続する金属ストリップとを備えている。
【００２７】
この発明の実施例によれば、同一の縦の列の２つの別のメモリセルの間に配置されたメモリセルのそれぞれが、レベル１でありトランジスタを電源線又はビットラインに接続する金属ストリップであって、前記金属ストリップが前記メモリセル及び隣り合ったメモリセルの一方との間に共有され前記２つのメモリセルの間の共通のエッジの上に置かれている前記金属ストリップを備えている。
【００２８】
この発明の実施例によれば、少なくとも１つのメモリセルが、レベル２であって前記のビットラインに平行であり更にＰチャネルＭＯＳトランジスタの上に位置する導電性ストリップを備えている。
【００２９】
この発明の実施例によれば、同一のメモリブロックの横の行に属するメモリブロックのメモリセルの横の行に関連付けられたワードラインが共通であり、同一のメモリブロックの縦の列に属するメモリブロックのメモリセルの縦の列に関連付けられたビットラインが別々であり、更に、メモリブロックの列毎に、メモリブロックの縦の列の方向にのびる少なくとも１つの追加ビットラインを備え、隣り合ったビットラインの一方に接続する様にされている。
【００３０】
【発明の実施の形態】
この発明の今まで述べた目的、特徴及び利点を添付の図面に関する次の特別な実施例の記載であり、しかもこれに制限されない記載によりに詳細に述べる。
【００３１】
明確にするため、同じ要素は異なる図でも同じ参照番号で示している。
【００３２】
図５は横の行毎に４つのワードラインを有したＳＲＡＭを示している。縦の列は２×２のビットラインであるＢＬ０−
【外１４】
及びＢＬ１−
【外１５】
を共有している。次にビットラインのそれぞれは、横の行のそれぞれに対して２つの隣り合ったメモリセルのスイッチに接続されている。従って、例えばメモリセルＭＣ００がワードラインＷＬ００により選択される時、書き込み及び／又は読み出し動作は、ビットラインＢＬ０及び
【外１６】
から直接前記メモリセル内で行われるが、これは前記のビットラインが更に接続されているメモリセルＭＣ０１が選択されないからである。
【００３３】
図６は図５のメモリセルＭＣ０１に関するトポロジーの例の簡略図を示している。図４の前記メモリセルに関して、電気回路を形成するため使用される技術で他のポリシリコン及びメタライゼーションのレベルが存在し、使用することが知られており１つのポリシリコンのレベルと３つのメタライゼーションのレベルを有した技術である。図４に関して同じ方法が使用されているが、図６では水平の太い線がレベル３の金属ストリップに対応し、垂直の太い線がレベル２の金属ストリップに対応している点が異なっている。
【００３４】
４つのＮチャネルＭＯＳトランジスタＭ１、ＮＩ１、ＮＩ２及びＭ２は、図の左側に位置しており同一で垂直なアクテイブ領域のストリップ内にこの順序で形成されている。ＰチャネルＭＯＳトランジスタＰＩ１とＰＩ２は図の右側に位置しており独立したアクティブ領域内に形成されている。
【００３５】
ＭＯＳトランジスタＭ２のゲートＧＭ２はポリシリコンのストリップ２０の一部分に対応している。ＭＯＳトランジスタＮＩ２とＰＩ２のゲートＧＮＩ２とＧＰＩ２はポリシリコンのストリップ２１の向かい合った端にそれぞれ位置している部分に対応している。トランジスタＮＩ１とＰＩ１のゲートＧＮＩ１とＧＰＩ１はポリシリコンのストリップ２２の一部分に対応している。次に、ＭＯＳトランジスタＭ１のゲートＧＭ１はポリシリコンのストリップ２３の一部分に対応している。
【００３６】
電源線ＶＤＤとＧＮＤは前記メモリセルを横方向に区切るレベル２の垂直な金属ストリップから形成されている。電源線ＧＮＤはＮチャネルＭＯＳトランジスタを備えたアクテイブ領域のすぐ近くに配置されている。
【００３７】
ビットライン
【外１７】
は並べられてトランジスタＭ２、ＮＩ２、ＮＩ１及びＭ１の上に実質的に位置しているレベル２の垂直な金属ストリップに対応している。 ビットラインと電源線ＶＤＤの間に置かれレベル２の垂直な金属ストリップ３０は端子とビアによりポリシリコンのストリップ２０と２３に、従ってＭＯＳトランジスタＭ２とＭ１のそれぞれのゲートＧＭ２、ＧＭ１に前記ストリップの端で接続されている金属ストリップ３０は更にワードラインＷＬ０１にビアにより接続されている。
【００３８】
ワードラインＷＬ００からＷＬ０３は、レベル３の水平な金属ストリップに対応し、前記メモリセルの上に均等に分散している。この均一な分散は他の接続が第３のメタライゼーションのレベルを使用していることにより可能である。
【００３９】
ＭＯＳトランジスタＰＩ２とＰＩ１は垂直に配置され、垂直な金属ストリップ３０と電源線ＶＤＤにより区切られた領域内に実質的に並べられている。トランジスタＰＩ２のソースＳＰＩ２は前記メモリセルの底に向かい配置され、トランジスタＰＩ１のソースＳＰＩ１は前記メモリの上部に向かって配置されている。ＭＯＳトランジスタＰＩ２のソースＳＰＩ２は端子とビア及びレベル１の水平な金属ストリップを通り垂直な電源線ＶＤＤに接続されている。同様にＭＯＳトランジスタＰＩ１のソースＳＰＩ１は端子とビア及びレベル１の水平な金属ストリップ３２を通り電源線ＶＤＤに接続されている。
【００４０】
ＭＯＳトランジスタＭ２とＮＩ２のドレインＤＭ２とＤＮＩ２はレベル１の金属ストリップ３３に接続され、前記ストリップ３３はＭＯＳトランジスタＰＩ２のドレインＤＰＩ２とポリシリコンのストリップ２２の両方に接続されている。ＭＯＳトランジスタＭ１とＮＩ１のドレインＤＭ１とＤＮＩ１はレベル１の金属ストリップ３４に接続され、前記ストリップ３４はＭＯＳトランジスタＰＩ１のドレインＤＰＩ１とポリシリコンのストリップ２１の両方に接続されている。
【００４１】
図７は前記メモリセルのＮチャネルＭＯＳトランジスタを含むアクテイブ領域に沿って広がるＶＩＩ−ＶＩＩの線に沿った図６の断面図を示している。ＭＯＳトランジスタＭ２のドレインＤＭ２とＭＯＳトランジスタＮＩ２のドレインＤＮＩ２は同一の領域４０に対応している。同様に、ＭＯＳトランジスタＮＩ２のソースＳＮＩ２とＭＯＳトランジスタＮＩ１のソースＳＮＩ１は同一の領域４１に対応している。次に、ＭＯＳトランジスタＮＩ１のドレインＤＮＩ１とＭＯＳトランジスタＭ１のドレインＤＭ１は同一の領域４２に対応している。
【００４２】
ＭＯＳトランジスタＮＩ２、ＮＩ１のそれぞれのソースＳＮＩ２、ＳＮＺ１は端子とビア及びレベル１の水平な金属ストリップ４３を経由して垂直の電源線ＧＮＤに接続されている；ＭＯＳトランジスタＭ２のソースＳＭ２はレベル１の水平な金属ストリップ４６の上に結合されている端子４４とビア４５を通り垂直なビットライン
【外１８】
に接続されている。
【００４３】
ＭＯＳトランジスタＭ１のソースＳＭ１は、端子とビア及び隣り合ったセルの上に広がるレベル１の水平な金属ストリップ４７を通り、図６に示すメモリセルの左側に位置する隣り合ったメモリセルの上に配置されたビットラインＢＬ０（図示していない）に接続されている。前記の隣り合ったメモリセルは１８０度回転して（ワードラインＷＬ０１に接続された前記ビアを除く）、又は前記の図示したメモリセルの電源線ＧＮＤ（ビア４５及びワードラインＷＬ０１に接続されたビアを除く）に対し対称に得られ、更に電源線ＧＮＤに隣り合ったレベル２の垂直なビットラインＢＬ０と交差しており、前記の電源線ＧＮＤにより２つのメモリセル間の境界が区切られている。
【００４４】
図８は、ＶＩＩＩ−ＶＩＩＩの線に基づく図６の断面図を示している。この図でより明確になるように、水平なポリシリコンのストリップ２０は端子４８とビア５０によりレベル２の垂直な金属ストリップ３０の端の一方に接続されている。同様に、水平なポリシリコンのストリップ２３は端子５０とビア５１により金属ストリップ３０の他の端に接続されている。金属ストリップ３０はワードラインＷＬ００からＷＬ０３に対応するレベル３の４つの水平なストリップの下に実質的に広がっており、ビア５２によりワードラインＷＬ０１に接続されている。
【００４５】
図９は図６のＸＩ−ＸＩの線に沿った断面図を示している。ＭＯＳトランジスタＰＩ２のソースＳＰＩ２はレベル１の水平な金属ストリップ３１に端子により接続され、ＭＯＳトランジスタＰＬ１のドレインＤＰＩ１はレベル１の水平な金属ストリップ３２に端子により接続されていることが判る。ＭＯＳトランジスタＰＩ２のドレインＤＰＩ２はレベル１の金属ストリップ３３に端子により接続され、ＭＯＳトランジスタＰＩ１のソースＳＰＩ１はレベル１の金属ストリップ３４に端子により接続されている。
【００４６】
図７、図８及び図９から明らかなように、水平なワードラインＷＬ００からＷＬ０３のみが３つのメタライゼーションのレベルを取っている。従って、電源線ＧＮＤ、ＶＤＤビットライン
【外１９】
及び金属ストリップ３０は第二のメタライゼーションのレベルを取っている垂直な金属ストリップに全て対応している。
【００４７】
ＭＯＳトランジスタＮＩ２とＮＩ１のそれぞれのソースＳＮＩ２とＳＮＩ１及びＭＯＳトランジスタＰＩ１とＰＩ２のそれぞれのソースＳＰＩ１とＳＰＩ２を前記セルの横方向のエッジの近くに配置することにより、電源線ＶＤＤとＧＮＤの前記の金属ストリップを前記セルの前記横方向のエッジ上に置くことができる。電源線ＶＤＤはこのように図示のメモリセルの右側に置かれた同一の横の行の前記メモリセルと共有することができ、電源線ＧＮＤは図示のメモリセルの左側に置かれた同一の横の行の前記メモリセルと共有することができる。又、ＭＯＳトランジスタＭ２とＭ１のそれぞれのソースＳＭ２とＳＭ１及び前記メモリセルの上側又は下側のエッジ及びレベル１の水平な金属ストリップ３１、３２、４６、４７の近くにあるＭＯＳトランジスタＭ２とＭ１のそれぞれのソースＳＭ２とＳＭ１及びＭＯＳトランジスタＰＩ１とＰＩ２のそれぞれのソースＳＰＩ１とＳＰＩ２は、前記メモリセルの上側又は下側のエッジの上に置くことができる。金属ストリップ３１と４６及び関連付けられたビアと端子は図示のメモリセルの下にある同一の縦の列の前記メモリセルと共有することができ、更に金属ストリップ３２と４７及びそれに関連付けられたビアと端子は図示のメモリセルの上に置かれた同一の縦の列の前記メモリセルと共有することができる。
【００４８】
メモリを形成する時、前記メモリをメモリサブブロックに分けることができる。前記メモリサブブロックのそれぞれは、例えばメモリセルの横の行の数に対応しており、これはサブブロックの前記メモリセルの前記ビットラインが隣り合ったサブブロックの対応するビットラインに接続されていないからである。
【００４９】
図１０はメモリサブブロックに分けられた横の行毎に４つのワードラインを有するメモリ構造の例を図示している。この図はサブブロック毎に１つの横の行のみを示しているが、サブブロックのそれぞれはより大きな数の横の行を備えることができることは明らかである。
【００５０】
前記メモリは全てのサブブロックのビットラインを、例えば図１０に示す様に全ての前記メモリサブブロックの上に広げることにより、読み出し書き込み増幅器に接続することができる前記メモリセルの前記ビットラインに並列な垂直のグローバルビットラインＧＢＬ０、
【外２０】
、ＧＢＬ１、
【外２１】
を備えている。この例では、２つのグローバルビットラインが４つの隣り合ったメモリセルに関連付けられたサブブロックのそれぞれの４つのビットラインに接続されている。前記の接続は選択ラインＳＥＬ００、ＳＥＬ０１、ＳＥＬ１０、ＳＥＬ１１により制御されるスイッチを経由して複合のセルのレベルで行われている。この様に、決められたメモリセル内での読み出し又は書き込み動作において、このメモリセルに関連付けられた２つのビットラインのみが前記グローバルラインに接続される。前記読み出し書き込み増幅器により調べられる電荷はこの様にサブブロックのビットライン上にある電荷及び前記グローバルビットライン上にある電荷に制限される。
【００５１】
従来のメモリセル技術によるグローバルビットラインＧＢＬ０、
【外２２】
、ＧＢＬ１，
【外２３】
を加えることにより、メモリの表面積が増えるか又は追加のメタライゼーションのレベルを使用することが必要となる。これに対し、この発明に基づくメモリセルの空間配列を使用すると、グローバルビットラインを加えることは前記のメモリの表面積に変更を生じない。
【００５２】
図１１は図７の前記メモリのセルＭＣ０１のトポロジーの例を示している。前記の空間配列は図６の空間配列に対応しており、図６の空間配列に対してレベル２である１つの垂直なグローバルビットラインＧＢＬ０が加えられている。前記の垂直なグローバルビットラインＧＢＬ０はレベル２の垂直な金属ストリップ３０とレベル２の垂直な電源線ＶＤＤの間に置かれている。前記メモリセルのリセットの空間配列を変えることなくグローバルビットラインＧＢＬ０を加えることができる。これはこの発明に基づくメモリセルが０．１８μｍの場合、アクティブ領域とポリシリコンのストリップの配列により２．５８μｍの幅Δｘを有しており、換言すれば図４のメモリセルの２．１６μｍの幅を越えており、更に垂直な金属ストリップと同じ数であるからである（この発明ではレベル２であり、図４のメモリセルの場合はレベル３である）。
【００５３】
２．８８μｍのセルの高さΔｙが得られ、図４のセルの５．２４μｍの高さより小さく、更に図４の空間配列と同じ空間配列に基づく横の行当たり１ワードラインを有したセルの３．６μｍの高さよりも小さい。幾つかの要素が高さの利得に加えられている。特に：同一の縦の列の隣り合ったメモリセルと金属ストリップ３１、３２、４６、４７を共有すること；同一のトランジスタのソースとドレインに関連付けられた端子に対し、トランジスタＭ１とＭ２のゲートに関連付けられたビア４９と５１及び端子４８，５０を垂直方向に沿ってさいころの五の目形に置くことができる前記トランジスタの垂直の配置；メモリセルの高さを変えることなく４つのワードラインを延ばすことができる第３の金属レベルの上のワードラインの配置で、これにより前記のワードラインの存在はワードラインの追加のそれぞれがメモリセルの高さを増やす図４の空間配列に対し逆に言えばメモリセルの高さを制限する要素でない。
【００５４】
同一の横方向のエッジに沿ってＮチャネルＭＯＳトランジスタＮＩ１とＮＩ２のソースＳＮＩ１とＳＮＩ２を配置することにより、２つのＮチャネルＭＯＳトランジスタＮＩ１とＮＩ２のみに接続され、言い換えれば２つの電源線ＧＮＤを備え、それぞれの電源線がＮチャネルのＭＯＳトランジスタＮＩ１とＮＩ２の一方のみに接続された図４の前記メモリセル接続された１つの電源線ＧＮＤを有することができることに注意する必要がある。これにより前記２つの電源線ＧＮＤの間に生ずるあらゆるオフセットの問題を避けることができる。
【００５５】
更に図４の前記メモリセル上に水平にある電源線ＶＤＤはこの発明では垂直である。従って、メモリセルがワードラインにより選択されていると、前記ワードラインによって更に選択されている横の行内の全てのメモリセルに電源を加える代わり電源線ＶＤＤは前記のメモリセルのみに加えられる。供給電圧の低下は、メモリポイントからの読み出し又はメモリポイントへの書き込みに悪い影響を及ぼすことになり、更に読み出しの特に前記メモリポイントに記憶された情報に損失を生ずる。従って電力消費のピークにより電源供給の低下が避けられる。
【００５６】
横の行当たり４ワードを有した図４の前記メモリセルの表面積１１．３２μｍ２より３４％少ない７．４３μｍ２のメモリセルの表面積がこの様にして得られる。これは１ワードライン即ち図４の空間配列と同様の空間配列の横の行を有したメモリセルより４％も少ない。従って、電気回路を形成する追加のメタライゼーションレベルを加えることなく、更に従来の技術と比較して製造コストと難しさを増すことなく同様の表面を保つことができる。
【００５７】
この発明は当業者が容易に考えることができる変更、修正及び改善を有することは明らかである。従って、図６と図１１に垂直に示すＰチャネルＭＯＳトランジスタＰＩ１とＰＩ２は水平に配置しソースのそれぞれが図示のセルの右側にある同一の横の行の前記メモリセルのＰチャネルトランジスタと共有することができる。更に、１つのポリシリコンのレベルと３つのメタライゼーションのレベルを実現することに関して前記のメモリセルを作ることを記載している。他の導電性材料で１つ又は幾つかのメタライゼーションのレベルの金属ストリップを置き換えることもかなり可能である。例えば、第一のメタライゼーションのレベルはドーピングされたポリシリコンのレベル２と置き換えることができる。更に前記のメモリポイントのスイッチは前記の必要な適応性を作るＰチャネルＭＯＳトランジスタで形成することができる。又当業者はこの発明を例えば１ビットラインを有したメモリセルを備えたランダムアクセスメモリや、ダブル又はマルチプルアクセスのランダムアクセスメモリ（ＤＰＲＡＭ）や、連想記憶装置（ＣＡＭ）や、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）又はＲＯＭの様なあらゆる拡張したタイプのメモリに適応できる方法が判っている。
【００５８】
この様な変形、修正及び改善をこの発明の精神と範囲内で行うことができる。従って、今までの記載は一例であり、これにより制限されない。この発明は請求項及びこれと同等の内容によりのみ定められる。
【図面の簡単な説明】
【図１】従来のＳＲＡＭのセルの概要図である
【図２】横の行当たり１つのワードラインを有する従来のＳＲＡＭの概要図である
【図３】横の行当たり４つのワードラインを有する従来のＳＲＡＭの概要図である
【図４】横の行当たり４つのワードラインを有するＳＲＡＭのセルの従来の空間配列の例の概要図である
【図５】横の行当たり４つのワードラインを有したこの発明に基づくＳＲＡＭの概要図である
【図６】この発明に基づくメモリセルの実施例を示す図である
【図７】図６のＶＩＩ−ＶＩＩの線に沿った断面の簡略図である
【図８】図６のＶＩＩＩ−ＶＩＩＩの線に沿った断面の簡略図である
【図９】図６のＩＸ−ＩＸの線に沿った断面の簡略図である
【図１０】サブブロックに分けたＳＲＡＭの概要図である
【図１１】図６の前記メモリの他の実施例を示す図である
【符号の説明】
１、２ インバータ
３ スイッチ
１０、１３、１４ ポリシリコンのストリップ
１１、１２ アクティブ領域
１７、３０、３１、３２、３３、３４、４６、４７ 金属ストリップ
４０、４１、４２ 同一の領域
４４、４８、５０、５２ 端子
４５、４９、５１ ビア
【発明の属する技術分野】
この発明は、一般にメモリセルの横と縦のネットワークを備えたメモリ及びそれに関連付けられたメモリセルに関する。
【０００２】
【従来の技術】
図１は従来の構造のランダムアクセスタイプのスタティックメモリ（ＳＲＡＭ）のセルの概要を示している。前記メモリセルは逆平行に接続されたインバータ１、２を備えている。インバータ１、２の入力のそれぞれはワードラインＷＬにより運ばれる横の行の選択信号で制御されるスイッチ３を経由してビットラインＢＬ，
【外９】
【０００３】
情報を前記メモリセル内に書き込むため、電圧ＶＤＤがビットラインＢＬ又は
【外１０】
【０００４】
前記メモリセルから情報を読み出すときは、ビットラインＢＬと
【外１１】
【０００５】
インバータ１はＮチャネルＭＯＳトランジスタＮＩ１と直列にＰチャネルＭＯＳトランジスタＰＩ１を備えている。トランジスタＰＩ１のソースは電源ＶＤＤに接続され、トランジスタＮＩ１のソースは電圧ＧＮＤに接続されている。トランジスタＰＩ１とＮＩ１のドレインは点Ｏ２で接続されている。トランジスタＰＩ１とＮＩ１のゲートは更に点Ｏ１で接続されている。
【０００６】
同様に、インバータ２はトランジスタＰＩ１とＮＩ１の様に接続されたトランジスタＰＩ２とＮＩ２を備え、トランジスタＰＩ２とＮＩ２のゲートは端子Ｏ２に接続され、トランジスタＰＩ２とＮＩ２の共通のドレインは端子Ｏ１に接続されている。スイッチ３は一般にＮチャネルを備えたＭＯＳトランジスタＭ１，Ｍ２から形成されている。
【０００７】
図２は従来のＳＲＡＭの一部を示しており、メモリセルのそれぞれは参照のブロックＭＣｉｊで示している。８個のセルをｉが０から１まで、ｊが０から３まで変化させて示している。従来、シングルワードライン（ＷＬｉ，ｉは０から１まで変化）はメモリセルの横の行に対応し、２つのビットライン（ＢＬｊ及び
【外１２】
【０００８】
この種のメモリでは、データをメモリセルに書き込む時又はメモリセルから読み出す時、ワードラインＷＬ０，ＷＬ１の１つを用い、サーチされたメモリセルが存在する前記横の行内の全てのメモリセルを選択する必要がある。これは横の行のそれぞれを形成するメモリセルの数により増加する電力消費となる。
【０００９】
図３は４つのワードラインが横の行のそれぞれと関連付けられたメモリを示しており、ワードラインのそれぞれは４つのメモリセル内の１つに接続されている。一般に、メモリが横の行当たりＮ個のワードラインを備えていれば、ワードラインにより同時に選択されるメモリセルの数はＮ分割される。書き込み及び／又は読み出し動作で選択されたメモリセルの数を少なくすることにより、メモリの電力消費が少なくなる。
【００１０】
しかし、横の行当たりのワードラインの数の増加によりメモリの表面積が増える。
【００１１】
図４は図３の前記メモリセルＭＣ０１のトポロジー（空間配列）の例の概略を示しており、図１の電気回路と追加したワードラインは１つのポリシリコンのレベルと３つのメタライゼーションのレベルを有する技術で形成されている。他のポリシリコン及びメタライゼーションのレベルも存在し使用することができる。
【００１２】
細い線で区切った表面は、半導体基板のアクティブ領域に、即ち前記基板に堆積されＭＯＳトランジスタのゲートに対応するポリシリコンのストリップに対応している。この図は縮尺通りに図示していないが、領域のそれぞれの相対的な大きさと位置は保たれており、集積回路の実際の大きさを示している。二重線はレベル１の金属ストリップに対応している。水平の太い黒線はレベル２の金属ストリップに対応し、垂直の太いブロック線はレベル３の金属ストリップに対応している。ばつ印はメタライゼーションのレベルとポリシリコンのレベルの間にある絶縁層を通して金属ストリップをアクティブ領域即ちポリシリコンのストリップに接続する接続を、又はメタライゼーションのレベルの間にある絶縁層を通して金属ストリップを他の金属ストリップに接続するビアを示している。明確にするため、前記の金属ストリップはアクティブ領域の表面積に比例した表面積で示していない。しかし、各線の位置は集積回路内の対応する金属ストリップの実際の位置に一致している。
【００１３】
図４では、図１に示す種々の要素を示している。種々のトランジスタのゲート、ソース及びドレイン領域をトランジスタの参照に付けた文字Ｇ、Ｓ又はＤで示している。
【００１４】
ＭＯＳトランジスタＭ１とＭ２のそれぞれのゲートＧＭ１とＧＭ２はポリシリコンのストリップ１０の一部分に対応している。アクティブ領域１１はＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＮＩ２と、これらのトランジスタ間の接続に対応している。同様に、アクティブ領域１２はＭＯＳトランジスタＭ２と、ＭＯＳトランジスタＮＩ１と、これらのトランジスタの間の接続に対応している。ＭＯＳトランジスタＮＩ２とＰＩ２のそれぞれのゲートＧＮＩ２とＧＰＩ２はポリシリコンのストリップ１３の一部分に対応している。同様に、ＭＯＳトランジスタＮＩ１とＰＩ１のそれぞれのゲートＧＮＩ１とＧＰＩ１はポリシリコンのストリップ１４の一部分に対応している。
【００１５】
レベル１、２及び３の異なる金属ストリップはアクティブ領域とポリシリコンのストリップを接続するため使用され図１に示す図と同等な電気的な線図が得られている。特に、トランジスタＭ１とＭ２のゲートＧＭ１、ＧＭ２に接続された前記ワードラインは、この例ではレベル１の垂直な金属ストリップ１７を通りポリシリコンのストリップ１０に接続されているレベル２の水平な金属のストリップに対応しているワードラインＷＬ０１である。
【００１６】
このセルのトポロジーによりワードラインＷＬ００，ＷＬ０１，ＷＬ０２及びＷＬ０３はレベル２の水平な金属ストリップに対応しており、ワードラインＢＬ１及び
【外１３】
【００１７】
【発明が解決しようとする課題】
この発明はメモリ構造と、関連付けられたメモリセルのトポロジーを提供することを目的としている。
【００１８】
この発明は横の行毎のワードラインの数が増加する時変化しない表面積を有するメモリを提供することを目的としている。特に、この発明は横の行毎の幾つかのワードラインにより、横の行毎のシングルワードラインを有する従来の構造と同等のメモリより小さいか又は同程度の全表面積を有するメモリを提供することを目的としている。
【００１９】
【課題を解決するための手段】
これらの目的を達成するため、メモリセルの横と縦のネットワークを備え、メモリセルのそれぞれがワードラインと少なくとも１つのビットラインとに接続されており、少なくとも２つのワードラインがそれぞれ横の行に関連付けられ、少なくとも２つの隣り合った縦の列が少なくとも１つの同一のビットラインを共有し、同じ横の行に属する前記２つの隣り合った縦の列の２つのメモリセルが異なるワードラインに接続されているメモリブロックを提供している。
【００２０】
この発明の実施例によれば、前記メモリセルが半導体基板内に形成され、トランジスタを備え、前記トランジスタのゲートがポリシリコンの同一のレベルに対応し前記トランジスタの相互接続が３つのレベルの上に分散している導電性のストリップにより形成され、ワードラインを形成する導電性のストリップがレベル３にあり、更にレベル２であるビットラインを形成する導電性のストリップを備えている。
【００２１】
この発明の実施例によれば、同一の横の行の２つの別のメモリセルの間に配置されたメモリセルのそれぞれが異なる電圧の２つの電源線に接続され、電源線のそれぞれが前記メモリセル及び前記の隣り合ったメモリセルの一方の間に共有されており、更に前記２つのメモリセルの間の共通のエッジの上に置かれている。
【００２２】
この発明の実施例によれば、前記の電源線がレベル２であり、前記ビットラインに平行であって、更に前記ワードラインに直角である。
【００２３】
この発明の実施例によれば、同一の横の行の２つの別のメモリセルの間に配置されたメモリセルのそれぞれが、同一のアクティブ領域に形成され前記メモリセル及び隣り合ったメモリセルの１つの間の共通なエッジに沿って並べられているソース及びドレインを有する４つのＮチャネルＭＯＳトランジスタを備えている。
【００２４】
この発明の実施例によれば、同一の横の行の２つの別のメモリセルの間に配置されたメモリセルのそれぞれが、前記メモリセル及び隣り合ったメモリセルの１つの間の共通のエッジに沿って並べられているソース及びドレインを有する２つのＰチャネルＭＯＳトランジスタを備えている。
【００２５】
この発明の実施例によれば、前記のメモリセルが、レベル２でありワードラインに直角であって、前記ワードラインの一方及び２つのＭＯＳトランジスタに接続された導電性ストリップを備えている。
【００２６】
この発明の実施例によれば、メモリセルのそれぞれが、前記のビットラインに接続されたトランジスタと、レベル１であって同一の横の行の隣り合ったセルの上に位置するビットラインにトランジスタを接続する金属ストリップとを備えている。
【００２７】
この発明の実施例によれば、同一の縦の列の２つの別のメモリセルの間に配置されたメモリセルのそれぞれが、レベル１でありトランジスタを電源線又はビットラインに接続する金属ストリップであって、前記金属ストリップが前記メモリセル及び隣り合ったメモリセルの一方との間に共有され前記２つのメモリセルの間の共通のエッジの上に置かれている前記金属ストリップを備えている。
【００２８】
この発明の実施例によれば、少なくとも１つのメモリセルが、レベル２であって前記のビットラインに平行であり更にＰチャネルＭＯＳトランジスタの上に位置する導電性ストリップを備えている。
【００２９】
この発明の実施例によれば、同一のメモリブロックの横の行に属するメモリブロックのメモリセルの横の行に関連付けられたワードラインが共通であり、同一のメモリブロックの縦の列に属するメモリブロックのメモリセルの縦の列に関連付けられたビットラインが別々であり、更に、メモリブロックの列毎に、メモリブロックの縦の列の方向にのびる少なくとも１つの追加ビットラインを備え、隣り合ったビットラインの一方に接続する様にされている。
【００３０】
【発明の実施の形態】
この発明の今まで述べた目的、特徴及び利点を添付の図面に関する次の特別な実施例の記載であり、しかもこれに制限されない記載によりに詳細に述べる。
【００３１】
明確にするため、同じ要素は異なる図でも同じ参照番号で示している。
【００３２】
図５は横の行毎に４つのワードラインを有したＳＲＡＭを示している。縦の列は２×２のビットラインであるＢＬ０−
【外１４】
【外１５】
【外１６】
【００３３】
図６は図５のメモリセルＭＣ０１に関するトポロジーの例の簡略図を示している。図４の前記メモリセルに関して、電気回路を形成するため使用される技術で他のポリシリコン及びメタライゼーションのレベルが存在し、使用することが知られており１つのポリシリコンのレベルと３つのメタライゼーションのレベルを有した技術である。図４に関して同じ方法が使用されているが、図６では水平の太い線がレベル３の金属ストリップに対応し、垂直の太い線がレベル２の金属ストリップに対応している点が異なっている。
【００３４】
４つのＮチャネルＭＯＳトランジスタＭ１、ＮＩ１、ＮＩ２及びＭ２は、図の左側に位置しており同一で垂直なアクテイブ領域のストリップ内にこの順序で形成されている。ＰチャネルＭＯＳトランジスタＰＩ１とＰＩ２は図の右側に位置しており独立したアクティブ領域内に形成されている。
【００３５】
ＭＯＳトランジスタＭ２のゲートＧＭ２はポリシリコンのストリップ２０の一部分に対応している。ＭＯＳトランジスタＮＩ２とＰＩ２のゲートＧＮＩ２とＧＰＩ２はポリシリコンのストリップ２１の向かい合った端にそれぞれ位置している部分に対応している。トランジスタＮＩ１とＰＩ１のゲートＧＮＩ１とＧＰＩ１はポリシリコンのストリップ２２の一部分に対応している。次に、ＭＯＳトランジスタＭ１のゲートＧＭ１はポリシリコンのストリップ２３の一部分に対応している。
【００３６】
電源線ＶＤＤとＧＮＤは前記メモリセルを横方向に区切るレベル２の垂直な金属ストリップから形成されている。電源線ＧＮＤはＮチャネルＭＯＳトランジスタを備えたアクテイブ領域のすぐ近くに配置されている。
【００３７】
ビットライン
【外１７】
【００３８】
ワードラインＷＬ００からＷＬ０３は、レベル３の水平な金属ストリップに対応し、前記メモリセルの上に均等に分散している。この均一な分散は他の接続が第３のメタライゼーションのレベルを使用していることにより可能である。
【００３９】
ＭＯＳトランジスタＰＩ２とＰＩ１は垂直に配置され、垂直な金属ストリップ３０と電源線ＶＤＤにより区切られた領域内に実質的に並べられている。トランジスタＰＩ２のソースＳＰＩ２は前記メモリセルの底に向かい配置され、トランジスタＰＩ１のソースＳＰＩ１は前記メモリの上部に向かって配置されている。ＭＯＳトランジスタＰＩ２のソースＳＰＩ２は端子とビア及びレベル１の水平な金属ストリップを通り垂直な電源線ＶＤＤに接続されている。同様にＭＯＳトランジスタＰＩ１のソースＳＰＩ１は端子とビア及びレベル１の水平な金属ストリップ３２を通り電源線ＶＤＤに接続されている。
【００４０】
ＭＯＳトランジスタＭ２とＮＩ２のドレインＤＭ２とＤＮＩ２はレベル１の金属ストリップ３３に接続され、前記ストリップ３３はＭＯＳトランジスタＰＩ２のドレインＤＰＩ２とポリシリコンのストリップ２２の両方に接続されている。ＭＯＳトランジスタＭ１とＮＩ１のドレインＤＭ１とＤＮＩ１はレベル１の金属ストリップ３４に接続され、前記ストリップ３４はＭＯＳトランジスタＰＩ１のドレインＤＰＩ１とポリシリコンのストリップ２１の両方に接続されている。
【００４１】
図７は前記メモリセルのＮチャネルＭＯＳトランジスタを含むアクテイブ領域に沿って広がるＶＩＩ−ＶＩＩの線に沿った図６の断面図を示している。ＭＯＳトランジスタＭ２のドレインＤＭ２とＭＯＳトランジスタＮＩ２のドレインＤＮＩ２は同一の領域４０に対応している。同様に、ＭＯＳトランジスタＮＩ２のソースＳＮＩ２とＭＯＳトランジスタＮＩ１のソースＳＮＩ１は同一の領域４１に対応している。次に、ＭＯＳトランジスタＮＩ１のドレインＤＮＩ１とＭＯＳトランジスタＭ１のドレインＤＭ１は同一の領域４２に対応している。
【００４２】
ＭＯＳトランジスタＮＩ２、ＮＩ１のそれぞれのソースＳＮＩ２、ＳＮＺ１は端子とビア及びレベル１の水平な金属ストリップ４３を経由して垂直の電源線ＧＮＤに接続されている；ＭＯＳトランジスタＭ２のソースＳＭ２はレベル１の水平な金属ストリップ４６の上に結合されている端子４４とビア４５を通り垂直なビットライン
【外１８】
【００４３】
ＭＯＳトランジスタＭ１のソースＳＭ１は、端子とビア及び隣り合ったセルの上に広がるレベル１の水平な金属ストリップ４７を通り、図６に示すメモリセルの左側に位置する隣り合ったメモリセルの上に配置されたビットラインＢＬ０（図示していない）に接続されている。前記の隣り合ったメモリセルは１８０度回転して（ワードラインＷＬ０１に接続された前記ビアを除く）、又は前記の図示したメモリセルの電源線ＧＮＤ（ビア４５及びワードラインＷＬ０１に接続されたビアを除く）に対し対称に得られ、更に電源線ＧＮＤに隣り合ったレベル２の垂直なビットラインＢＬ０と交差しており、前記の電源線ＧＮＤにより２つのメモリセル間の境界が区切られている。
【００４４】
図８は、ＶＩＩＩ−ＶＩＩＩの線に基づく図６の断面図を示している。この図でより明確になるように、水平なポリシリコンのストリップ２０は端子４８とビア５０によりレベル２の垂直な金属ストリップ３０の端の一方に接続されている。同様に、水平なポリシリコンのストリップ２３は端子５０とビア５１により金属ストリップ３０の他の端に接続されている。金属ストリップ３０はワードラインＷＬ００からＷＬ０３に対応するレベル３の４つの水平なストリップの下に実質的に広がっており、ビア５２によりワードラインＷＬ０１に接続されている。
【００４５】
図９は図６のＸＩ−ＸＩの線に沿った断面図を示している。ＭＯＳトランジスタＰＩ２のソースＳＰＩ２はレベル１の水平な金属ストリップ３１に端子により接続され、ＭＯＳトランジスタＰＬ１のドレインＤＰＩ１はレベル１の水平な金属ストリップ３２に端子により接続されていることが判る。ＭＯＳトランジスタＰＩ２のドレインＤＰＩ２はレベル１の金属ストリップ３３に端子により接続され、ＭＯＳトランジスタＰＩ１のソースＳＰＩ１はレベル１の金属ストリップ３４に端子により接続されている。
【００４６】
図７、図８及び図９から明らかなように、水平なワードラインＷＬ００からＷＬ０３のみが３つのメタライゼーションのレベルを取っている。従って、電源線ＧＮＤ、ＶＤＤビットライン
【外１９】
【００４７】
ＭＯＳトランジスタＮＩ２とＮＩ１のそれぞれのソースＳＮＩ２とＳＮＩ１及びＭＯＳトランジスタＰＩ１とＰＩ２のそれぞれのソースＳＰＩ１とＳＰＩ２を前記セルの横方向のエッジの近くに配置することにより、電源線ＶＤＤとＧＮＤの前記の金属ストリップを前記セルの前記横方向のエッジ上に置くことができる。電源線ＶＤＤはこのように図示のメモリセルの右側に置かれた同一の横の行の前記メモリセルと共有することができ、電源線ＧＮＤは図示のメモリセルの左側に置かれた同一の横の行の前記メモリセルと共有することができる。又、ＭＯＳトランジスタＭ２とＭ１のそれぞれのソースＳＭ２とＳＭ１及び前記メモリセルの上側又は下側のエッジ及びレベル１の水平な金属ストリップ３１、３２、４６、４７の近くにあるＭＯＳトランジスタＭ２とＭ１のそれぞれのソースＳＭ２とＳＭ１及びＭＯＳトランジスタＰＩ１とＰＩ２のそれぞれのソースＳＰＩ１とＳＰＩ２は、前記メモリセルの上側又は下側のエッジの上に置くことができる。金属ストリップ３１と４６及び関連付けられたビアと端子は図示のメモリセルの下にある同一の縦の列の前記メモリセルと共有することができ、更に金属ストリップ３２と４７及びそれに関連付けられたビアと端子は図示のメモリセルの上に置かれた同一の縦の列の前記メモリセルと共有することができる。
【００４８】
メモリを形成する時、前記メモリをメモリサブブロックに分けることができる。前記メモリサブブロックのそれぞれは、例えばメモリセルの横の行の数に対応しており、これはサブブロックの前記メモリセルの前記ビットラインが隣り合ったサブブロックの対応するビットラインに接続されていないからである。
【００４９】
図１０はメモリサブブロックに分けられた横の行毎に４つのワードラインを有するメモリ構造の例を図示している。この図はサブブロック毎に１つの横の行のみを示しているが、サブブロックのそれぞれはより大きな数の横の行を備えることができることは明らかである。
【００５０】
前記メモリは全てのサブブロックのビットラインを、例えば図１０に示す様に全ての前記メモリサブブロックの上に広げることにより、読み出し書き込み増幅器に接続することができる前記メモリセルの前記ビットラインに並列な垂直のグローバルビットラインＧＢＬ０、
【外２０】
【外２１】
【００５１】
従来のメモリセル技術によるグローバルビットラインＧＢＬ０、
【外２２】
【外２３】
【００５２】
図１１は図７の前記メモリのセルＭＣ０１のトポロジーの例を示している。前記の空間配列は図６の空間配列に対応しており、図６の空間配列に対してレベル２である１つの垂直なグローバルビットラインＧＢＬ０が加えられている。前記の垂直なグローバルビットラインＧＢＬ０はレベル２の垂直な金属ストリップ３０とレベル２の垂直な電源線ＶＤＤの間に置かれている。前記メモリセルのリセットの空間配列を変えることなくグローバルビットラインＧＢＬ０を加えることができる。これはこの発明に基づくメモリセルが０．１８μｍの場合、アクティブ領域とポリシリコンのストリップの配列により２．５８μｍの幅Δｘを有しており、換言すれば図４のメモリセルの２．１６μｍの幅を越えており、更に垂直な金属ストリップと同じ数であるからである（この発明ではレベル２であり、図４のメモリセルの場合はレベル３である）。
【００５３】
２．８８μｍのセルの高さΔｙが得られ、図４のセルの５．２４μｍの高さより小さく、更に図４の空間配列と同じ空間配列に基づく横の行当たり１ワードラインを有したセルの３．６μｍの高さよりも小さい。幾つかの要素が高さの利得に加えられている。特に：同一の縦の列の隣り合ったメモリセルと金属ストリップ３１、３２、４６、４７を共有すること；同一のトランジスタのソースとドレインに関連付けられた端子に対し、トランジスタＭ１とＭ２のゲートに関連付けられたビア４９と５１及び端子４８，５０を垂直方向に沿ってさいころの五の目形に置くことができる前記トランジスタの垂直の配置；メモリセルの高さを変えることなく４つのワードラインを延ばすことができる第３の金属レベルの上のワードラインの配置で、これにより前記のワードラインの存在はワードラインの追加のそれぞれがメモリセルの高さを増やす図４の空間配列に対し逆に言えばメモリセルの高さを制限する要素でない。
【００５４】
同一の横方向のエッジに沿ってＮチャネルＭＯＳトランジスタＮＩ１とＮＩ２のソースＳＮＩ１とＳＮＩ２を配置することにより、２つのＮチャネルＭＯＳトランジスタＮＩ１とＮＩ２のみに接続され、言い換えれば２つの電源線ＧＮＤを備え、それぞれの電源線がＮチャネルのＭＯＳトランジスタＮＩ１とＮＩ２の一方のみに接続された図４の前記メモリセル接続された１つの電源線ＧＮＤを有することができることに注意する必要がある。これにより前記２つの電源線ＧＮＤの間に生ずるあらゆるオフセットの問題を避けることができる。
【００５５】
更に図４の前記メモリセル上に水平にある電源線ＶＤＤはこの発明では垂直である。従って、メモリセルがワードラインにより選択されていると、前記ワードラインによって更に選択されている横の行内の全てのメモリセルに電源を加える代わり電源線ＶＤＤは前記のメモリセルのみに加えられる。供給電圧の低下は、メモリポイントからの読み出し又はメモリポイントへの書き込みに悪い影響を及ぼすことになり、更に読み出しの特に前記メモリポイントに記憶された情報に損失を生ずる。従って電力消費のピークにより電源供給の低下が避けられる。
【００５６】
横の行当たり４ワードを有した図４の前記メモリセルの表面積１１．３２μｍ２より３４％少ない７．４３μｍ２のメモリセルの表面積がこの様にして得られる。これは１ワードライン即ち図４の空間配列と同様の空間配列の横の行を有したメモリセルより４％も少ない。従って、電気回路を形成する追加のメタライゼーションレベルを加えることなく、更に従来の技術と比較して製造コストと難しさを増すことなく同様の表面を保つことができる。
【００５７】
この発明は当業者が容易に考えることができる変更、修正及び改善を有することは明らかである。従って、図６と図１１に垂直に示すＰチャネルＭＯＳトランジスタＰＩ１とＰＩ２は水平に配置しソースのそれぞれが図示のセルの右側にある同一の横の行の前記メモリセルのＰチャネルトランジスタと共有することができる。更に、１つのポリシリコンのレベルと３つのメタライゼーションのレベルを実現することに関して前記のメモリセルを作ることを記載している。他の導電性材料で１つ又は幾つかのメタライゼーションのレベルの金属ストリップを置き換えることもかなり可能である。例えば、第一のメタライゼーションのレベルはドーピングされたポリシリコンのレベル２と置き換えることができる。更に前記のメモリポイントのスイッチは前記の必要な適応性を作るＰチャネルＭＯＳトランジスタで形成することができる。又当業者はこの発明を例えば１ビットラインを有したメモリセルを備えたランダムアクセスメモリや、ダブル又はマルチプルアクセスのランダムアクセスメモリ（ＤＰＲＡＭ）や、連想記憶装置（ＣＡＭ）や、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）又はＲＯＭの様なあらゆる拡張したタイプのメモリに適応できる方法が判っている。
【００５８】
この様な変形、修正及び改善をこの発明の精神と範囲内で行うことができる。従って、今までの記載は一例であり、これにより制限されない。この発明は請求項及びこれと同等の内容によりのみ定められる。
【図面の簡単な説明】
【図１】従来のＳＲＡＭのセルの概要図である
【図２】横の行当たり１つのワードラインを有する従来のＳＲＡＭの概要図である
【図３】横の行当たり４つのワードラインを有する従来のＳＲＡＭの概要図である
【図４】横の行当たり４つのワードラインを有するＳＲＡＭのセルの従来の空間配列の例の概要図である
【図５】横の行当たり４つのワードラインを有したこの発明に基づくＳＲＡＭの概要図である
【図６】この発明に基づくメモリセルの実施例を示す図である
【図７】図６のＶＩＩ−ＶＩＩの線に沿った断面の簡略図である
【図８】図６のＶＩＩＩ−ＶＩＩＩの線に沿った断面の簡略図である
【図９】図６のＩＸ−ＩＸの線に沿った断面の簡略図である
【図１０】サブブロックに分けたＳＲＡＭの概要図である
【図１１】図６の前記メモリの他の実施例を示す図である
【符号の説明】
１、２ インバータ
３ スイッチ
１０、１３、１４ ポリシリコンのストリップ
１１、１２ アクティブ領域
１７、３０、３１、３２、３３、３４、４６、４７ 金属ストリップ
４０、４１、４２ 同一の領域
４４、４８、５０、５２ 端子
４５、４９、５１ ビア
Claims (11)
- メモリセルの横と縦のネットワークを備え、前記メモリセルのそれぞれがワードライン（ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３）と２つのビットライン（ＢＬ０，
【外１】
）とに接続されており、少なくとも２つの前記ワードラインがそれぞれ横の行に関連付けられ、隣り合った縦の列の２つの前記メモリセルが前記２つのビットラインを共有し、同じ横の行に属する隣り合った縦の列の２つの前記メモリセルが異なる前記ワードラインに接続されているメモリブロック。 - 前記メモリセルが半導体基板内に形成され、複数のＭＯＳトランジスタ（Ｍ１，Ｍ２，ＮＴ１，ＮＴ２，ＰＩ１，ＰＩ２）を備え、前記複数のＭＯＳトランジスタのゲート（ＧＭ１，ＧＭ２，ＧＮＩ１，ＧＮＩ２，ＧＰＩ１，ＧＰＩ２）がポリシリコンの同一のレベルに対応し、前記複数のＭＯＳトランジスタの相互接続が３つのレベルの上に分散している導電性のストリップにより形成され、前記ワードライン（ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３）を形成する導電性ストリップがレベル３にあり、前記ビットライン（ＢＬ０，
【外２】
）を形成する導電性ストリップがレベル２にあることを特徴とする請求項１に記載のメモリブロック。 - 前記メモリセルのそれぞれが異なる電圧の２つの電源線（ＶＤＤ，ＧＮＤ）に接続され、前記２つの電源線の一方が前記メモリセル及び同一の横の行において一方に隣り合った別の前記メモリセルの間に共有されており、更にそれら２つのメモリセルの間の共通のエッジの上に置かれ、前記２つの電源線の他方が前記メモリセル及び同一の横の行において他方に隣り合った別の前記メモリセルの間に共有されており、更にそれら２つのメモリセルの間の共通のエッジの上に置かれていることを特徴とする請求項２に記載のメモリブロック。
- 前記電源線（ＶＤＤ，ＧＮＤ）を形成する導電性ストリップがレベル２であり、前記ビットライン（ＢＬ０，
【外３】
）を形成する導電性ストリップに平行であって、更に前記ワードライン（ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３）を形成する導電性ストリップに直角であることを特徴とする請求項３に記載のメモリブロック。 - 前記メモリセルのそれぞれが、同一のアクティブ領域に形成され前記メモリセル及び同一の横の行において隣り合った別の前記メモリセルの間の共通なエッジに沿って並べられているソース（ＳＭ１，ＳＭ２，ＳＮＩ１，ＳＮＩ２）とドレイン（ＤＭ１，ＤＭ２，ＤＮＩ１，ＤＮＩ２）を有する４つのＮチャネル型の前記ＭＯＳトランジスタ（Ｍ１，Ｍ２，ＮＩ１，ＮＩ２）を備えていることを特徴とする請求項２に記載のメモリブロック。
- 前記メモリセルのそれぞれが、前記メモリセル及び同一の横の行において隣り合った別の前記メモリセルの間の共通のエッジに沿って並べられているソース（ＳＰＩ１，ＳＰＩ２）とドレイン（ＤＰＩ１，ＤＰＩ２）とを有する２つのＰチャネル型の前記ＭＯＳトランジスタ（ＰＩ１，ＰＩ２）を備えていることを特徴とする請求項２に記載のメモリブロック。
- 前記メモリセルのそれぞれが、レベル２であり、前記ワードライン（ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３）を形成する導電性ストリップに直角であって、前記ワードライン（ＷＬ００，ＷＬ０１，ＷＬ０２，ＷＬ０３）の一つと、前記２つのビットラインのそれぞれに接続された２つの前記ＭＯＳトランジスタ（Ｍ１，Ｍ２）のゲートとを相互接続する導電性ストリップ（３０）を備えていることを特徴とする請求項２に記載のメモリブロック。
- 前記メモリセルのそれぞれが、前記２つのビットライン（ＢＬ０，
【外４】
）のそれぞれに接続された２つの前記ＭＯＳトランジスタ（Ｍ１，Ｍ２）と、レベル１である２つの導電性ストラップとを備え、２つの前記ＭＯＳトランジスタの一方は、前記２つの導電性ストラップの一方を介して、同一の横の行において隣り合った別の前記メモリセルの上に位置する前記２つのビットライン（ＢＬ０，
【外５】
）の一方に接続されることを特徴する請求項２に記載のメモリブロック。 - 前記メモリセルのそれぞれが、レベル１である複数の導電性ストリップを含み、
前記複数の導電性ストリップは、
前記２つの電源線の一方の電源線と、前記複数のＭＯＳトランジスタのうちの、１つのＭＯＳトランジスタのソースとに接続され、前記メモリセルと、前記メモリセルと同一の縦の行において隣り合った別の前記メモリセルとの間の共通のエッジに沿って設けられた導電性ストリップ（３１、３２）と、
前記２つのビットライン（ＢＬ０，
【外６】
）の一方のビットラインと、前記複数のＭＯＳトランジスタのうちの、別の１つのＭＯＳトランジスタのソースとに接続され、前記メモリセルと、前記メモリセルと同一の縦の行において隣り合った別の前記メモリセルとの間の共通のエッジに沿って設けられた導電性ストリップ（４６、４７）と、
を備えていることを特徴とする請求項３に記載のメモリブロック。 - 少なくとも１つの前記メモリセルが、レベル２であって、前記ビットライン（ＢＬ０，
【外７】
）を形成する導電性ストリップに平行であり、更にＰチャネル型の前記ＭＯＳトランジスタ（ＰＩ１，ＰＩ２）の上に位置する導電性ストリップ（ＧＢＬ０，
【外８】
）を備えていることを特徴とする請求項６に記載のメモリブロック。 - 同一の横の行に属する複数の前記メモリブロックにおいて、それぞれの前記メモリセルの横の行に関連付けられたワードラインが共通であり、同一の縦の列に属する複数の前記メモリブロックにおいて、それぞれの前記メモリセルの縦の列に関連付けられた前記ビットラインが別々であり、更に、前記メモリブロックの縦の列に関連付けられた少なくとも１つの追加ビットラインを備え、隣り合った前記２つのビットラインのそれぞれに接続する様にされていることを特徴とする請求項１から１０のいずれか１つに記載の前記メモリブロックの横と縦のネットワークで形成されたメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0111298 | 2001-08-31 | ||
| FR0111298A FR2829278B1 (fr) | 2001-08-31 | 2001-08-31 | Memoire a lignes de bits partagees |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003152112A JP2003152112A (ja) | 2003-05-23 |
| JP4321022B2 true JP4321022B2 (ja) | 2009-08-26 |
Family
ID=8866854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002247169A Expired - Fee Related JP4321022B2 (ja) | 2001-08-31 | 2002-08-27 | 共有のビットラインを備えたメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6775179B2 (ja) |
| JP (1) | JP4321022B2 (ja) |
| FR (1) | FR2829278B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7366046B2 (en) * | 2005-08-16 | 2008-04-29 | Novelics, Llc | DRAM density enhancements |
| US8760955B2 (en) * | 2011-10-21 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse memory arrays |
| ITTO20120682A1 (it) * | 2012-07-31 | 2014-02-01 | St Microelectronics Pvt Ltd | Dispositivo di memoria non volatile con celle raggruppate |
| KR102475446B1 (ko) * | 2016-09-20 | 2022-12-08 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2600304B2 (ja) * | 1988-06-30 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置とこれを用いたデータパス |
| US5276650A (en) * | 1992-07-29 | 1994-01-04 | Intel Corporation | Memory array size reduction |
| JP2732762B2 (ja) * | 1992-09-21 | 1998-03-30 | 株式会社東芝 | 半導体記憶装置 |
| JPH06334138A (ja) * | 1993-03-26 | 1994-12-02 | Sony Corp | 半導体記憶装置 |
-
2001
- 2001-08-31 FR FR0111298A patent/FR2829278B1/fr not_active Expired - Lifetime
-
2002
- 2002-08-27 JP JP2002247169A patent/JP4321022B2/ja not_active Expired - Fee Related
- 2002-08-30 US US10/232,256 patent/US6775179B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6775179B2 (en) | 2004-08-10 |
| JP2003152112A (ja) | 2003-05-23 |
| FR2829278A1 (fr) | 2003-03-07 |
| US20030063501A1 (en) | 2003-04-03 |
| FR2829278B1 (fr) | 2005-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7355873B2 (en) | Highly integrated ternary semiconductor memory device | |
| US5117389A (en) | Flat-cell read-only-memory integrated circuit | |
| KR930008008B1 (ko) | 반도체 메모리셀 | |
| JP3104319B2 (ja) | 不揮発性記憶装置 | |
| US8488358B2 (en) | Semiconductor storage device | |
| JP2863661B2 (ja) | 読出専用メモリ | |
| KR20030041817A (ko) | 반도체기억장치 | |
| EP0184464A1 (en) | Gate array integrated circuit device and production method therefor | |
| JPH04226070A (ja) | 半導体メモリ・デバイス | |
| US6879511B2 (en) | Memory on a SOI substrate | |
| US7259977B2 (en) | Semiconductor device having hierarchized bit lines | |
| JPH0562461A (ja) | 半導体記憶装置 | |
| EP0880144A2 (en) | Read only memory | |
| US5621697A (en) | High density integrated circuit with bank select structure | |
| US6538946B2 (en) | Semiconductor integrated circuit device | |
| JP4321022B2 (ja) | 共有のビットラインを備えたメモリ | |
| US6768143B1 (en) | Structure and method of making three finger folded field effect transistors having shared junctions | |
| JP2001014876A (ja) | 半導体記憶装置 | |
| JP3393600B2 (ja) | 半導体記憶装置 | |
| KR100214436B1 (ko) | 반도체 기억장치 | |
| JPH1187642A (ja) | ダイナミックランダムアクセスメモリ回路のビットライン対をプリチャージするためのイコライザ回路とその方法 | |
| WO2023157724A1 (ja) | 半導体記憶装置 | |
| WO2024018875A1 (ja) | 半導体記憶装置 | |
| JPH11145426A (ja) | Ｄｒａｍ及びそのメモリセルアレイ | |
| JP3579068B2 (ja) | 論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050602 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071031 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090512 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090525 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |