JP2002025247A

JP2002025247A - 半導体記憶装置

Info

Publication number: JP2002025247A
Application number: JP2000210474A
Authority: JP
Inventors: Daizaburo Takashima; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-07-11
Filing date: 2000-07-11
Publication date: 2002-01-25
Anticipated expiration: 2020-07-11
Also published as: US6507510B2; US20030053357A1; US20020021579A1; JP4005764B2; US6625053B2

Abstract

(57)【要約】【課題】配線層を増加させること無く、階層ワード線や
階層ブロック選択線方式を適用し、チップ面積を削減す
ると共にプロセスコストを低減する。【解決手段】セルブロック内のメモリセル、メモリセル
間に使用する金属配線ＣＩや、プレート線ＰＬ，／ＰＬ
と同じ配線層を用いて、メインローデコーダＭＲＤとサ
ブローデコーダＳＲＤを接続するメインブロック選択線
ＭＢＳ０，ＭＢＳ１を構成することを特徴としている。
階層ワード線や階層ブロック選択線方式を適用しても、
新たに配線層を設ける必要がないので、プロセスコスト
を低減できる。これにより、サブローデコーダには、ア
レイ内のどのセルブロックを選択するかを決めるデコー
ダ回路が不要になり、チップサイズを縮小出来る。ま
た、サブローデコーダ面積が小さくなることにより、サ
ブアレイサイズを小さく出来、消費電力の低減、ワード
線やプレート線の遅延時間低減による高速化が実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、強誘電体キャパシタを用いた不揮発性の半
導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体メモリは、大型コンピュー
タの主記憶から、パーソナルコンピュータ、家電製品、
携帯電話等、至る所で利用されている。半導体メモリの
種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ）や
ＳＲＡＭ（Static ＲＡＭ）、不揮発性のＭＲＯＭ（Mas
k ＲＯＭ）やフラッシュ（Flash）Ｅ^２ＰＲＯＭ等が市
場に出まわっている。特に、ＤＲＡＭは揮発性メモリで
あるにも拘わらず、その低コスト性（ＳＲＡＭに比べて
セル面積が１／４）、高速性（フラッシュＥ^２ＰＲＯＭ
に比べて）の点で優れており、市場の殆どを占めている
のが現状である。書き換え可能で不揮発性のフラッシュ
Ｅ^２ＰＲＯＭは、不揮発で電源を切ることが可能ではあ
るが、書き換え回数（Ｗ／Ｅ回数）が１０の６乗程度し
かなく、書き込む時間がマイクロ秒程度かかり、さらに
書き込みに高電圧（１２Ｖ〜２２Ｖ）を印加する必要が
ある等の欠点があるため、ＤＲＡＭ程は市場がひらけて
いない。

【０００３】これに対して、強誘電体キャパシタ（Ferr
oelectric Capacitor）を用いた不揮発性メモリ（Ferro
electric ＲＡＭ）は、１９８０年に提案されて以来、
不揮発性で、しかも書き換え回数が１０の１２乗、読み
出し書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の
多くの長所があるため、全メモリ市場を置き換える可能
性があり、各メーカが開発を行っている。

【０００４】図２８に、従来の強誘電体メモリにおける
１トランジスタ（transistor）＋１キャパシタ（capaci
tor）構成のメモリセルと、そのセルアレイ構成を示
す。従来の強誘電体メモリにおけるメモリセルＭＣの構
成は、セルトランジスタＣＴとセルキャパシタ（強誘電
体キャパシタ）ＦＣを直列接続する構成である。セルア
レイ（Cell Array）ＣＡは、データを読み出すビット線
／ＢＬ，ＢＬと、セルトランジスタＣＴを選択するワー
ド線ＷＬ０，ＷＬ１と、強誘電体キャパシタＦＣの一方
の電極を駆動するプレート線ＰＬ０，ＰＬ１から構成さ
れ、セルアレイＣＡ端に、上記ワード線ＷＬ０，ＷＬ１
とプレート線ＰＬ０，ＰＬ１を駆動するローデコーダ
（正確には、ローデコーダとプレートドライバ（Row De
coder & Plate Driver））ＲＤが配置された構成とな
る。

【０００５】図２９には、上記メモリセルＭＣの構成例
を示す。強誘電体キャパシタＦＣは、下部電極ＢＥ（プ
レート電極ＰＬ）、強誘電体材料膜ＦＥ、及び上部電極
ＴＥで構成され、上部電極ＴＥは、コンタクトＴＷを介
して金属配線Ｍ１に接続される。この金属配線Ｍ１は、
コンタクトＡＷを介して、セルトランジスタＣＴにおけ
るドレインとしてのアクティブエリア（Active Area）
ＡＡに接続される。セルトランジスタＣＴのソースとし
てのアクティブエリアＡＡは、コンタクトＡＷを介して
金属配線Ｍ１に接続され、この金属配線Ｍ１は、コンタ
クトＶＩＡを介して金属配線Ｍ２で形成されたビット線
／ＢＬに接続された構成となる。

【０００６】この様な、図２８のセルアレイ構成、並び
に図２９のメモリセル構成においては、次のような問題
点が存在した。即ち、ワード線ＷＬ０，ＷＬ１はセルト
ランジスタＣＴのゲート電極ＧＣが延設されて構成され
るため、低抵抗のゲート配線層の形成が難しく、結果と
して、シート抵抗は数オーム／□以上になってしまう。
よって、メモリセルアレイマットの面積を大きくして、
ローデコーダＲＤの面積比率を下げ、チップサイズを縮
小しようとすると、ゲート遅延が非常に大きな値になっ
てしまう。同様に、プレート線ＰＬ０，ＰＬ１はＰｔ，
Ｉｒ，ＩｒＯ２，Ｒｕ，ＳｔＲｕＯ等の材料で形成され
るため、やはりシート抵抗は数オーム／□以上になって
しまう。よって、メモリセルアレイマットの面積を大き
くして、ローデコーダＲＤの面積比率を下げ、チップサ
イズを縮小しようとすると、プレート線ＰＬ０，ＰＬ１
による遅延が非常に大きな値になってしまう。

【０００７】この問題を解決する一つの解は、ＤＲＡＭ
等で用いられるワード線シャント（shunt）方式や、図
３０に示すような階層ワード線方式を採用することであ
る。

【０００８】図３０は、上記階層ワード線方式を採用し
た強誘電体メモリのセルアレイを示すブロック図であ
る。セルアレイ（Cell Array）ＣＡは複数のサブアレイ
ＳＣＡに分割され、各サブアレイＳＣＡに対応して、サ
ブローデコーダ（Sub ＲＤ）ＳＲＤが配置される。サブ
アレイＳＣＡ内のメモリセルトランジスタのゲートとな
るサブワード線ＳＷＬ０〜ＳＷＬ３を駆動する回路は、
上記サブローデコーダＳＲＤ内に配置される。このセル
アレイＣＡの端部にはメインローデコーダ（MainＲＤ）
ＭＲＤが配置され、メインワード線ＭＷＬ０，ＭＷＬ１
は上記メインローデコーダＭＲＤからセルアレイＣＡ上
を延設され、各々のサブローデコーダＳＲＤに接続され
る。サブローデコーダＳＲＤでは、このメインワード線
ＭＷＬ０，ＭＷＬ１の信号と、ビット線方向に延設され
たワード線駆動信号線ＷＤＶ０〜ＷＤＶ７の信号（ワー
ド線駆動信号）の論理積を取って、サブワード線ＳＷＬ
０〜ＳＷＬ３の駆動信号を生成している。たとえばメイ
ンワード線ＭＷＬ０＝Ｈｉｇｈレベルで、ワード線駆動
信号線ＷＤＶ０＝Ｈｉｇｈレベルの時、サブワード線Ｓ
ＷＬ０がＨｉｇｈレベルとなるわけである。

【０００９】この様な構成にすると、サブローデコーダ
ＳＲＤには、簡単なデコード回路とドライバ（driver）
回路のみ配置し、外部アドレス（address）から複数の
メインワード線ＭＷＬｉ（ｉ＝０，１，…）のうち、ど
れを選ぶかのデコード（decode）回路等は、メインロー
デコーダＭＲＤに共通化して配置すれば良い。この結
果、図２８に示したセルアレイ構成に比べて、動作速度
を保ちつつ、各ローデコーダの回路を減らし、サブロー
デコーダＳＲＤの面積を小さくすることが出来、チップ
サイズを縮小できる。同様に、プレート線駆動回路にお
いてもサブローデコーダＳＲＤの面積が低減出来る。

【００１０】しかしながら、この方式においては、図３
１のメモリセルＭＣの断面図に示すように、金属配線Ｍ
２の上に、金属配線Ｍ３を新設して、メインワード線Ｍ
ＷＬを引き回すしかなく、結果として、金属配線層を一
層追加したプロセスが必要となり、プロセスコストが上
昇してしまう。

【００１１】このように、従来の強誘電体メモリにおい
ては、階層ワード線方式を適用しないと、チップ（chi
p）面積が大きくなり、階層ワード線方式を適用する
と、プロセスコストが上昇してしまうという問題があっ
た。

【００１２】また、本発明者は、先願である特願平９−
１５３１３７号（特開平１０−２５５４８３号公報）に
おいて、不揮発性の強誘電体メモリで、（１）小さい４
Ｆ^２サイズのメモリセル、（２）製造が容易な平面トラ
ンジスタ、（３）汎用性のあるランダムアクセス機能、
の３点が両立出来る、新しい強誘電体メモリを提案して
いる。

【００１３】図３２（ａ），（ｂ）に、この先願に係る
強誘電体メモリの構成例と動作例を示す。先願において
は、１個のメモリセルＭＣは、セルトランジスタＣＴと
強誘電体キャパシタＦＣが並列接続されて構成され、１
つのメモリセルブロックＭＣＢは、この並列接続のメモ
リセルＭＣが複数個直列接続され、一端がブロック選択
トランジスタＢＳＴを介してビット線／ＢＬまたはＢＬ
に接続され、他端がプレート線ＰＬまたは／ＰＬに接続
されて構成されている。上記各セルトランジスタＣＴ
は、ローデコーダ（Row Decoder）ＲＤの出力でワード
線ＷＬ０〜ＷＬ７が選択的に駆動されることによりＯＮ
／ＯＦＦ制御される。また、上記各ブロック選択トラン
ジスタＢＳＴは、上記ローデコーダＲＤの出力でブロッ
ク選択線ＢＳ０，ＢＳ１が選択的に駆動されることによ
りＯＮ／ＯＦＦ制御される。上記プレート線ＰＬ，／Ｐ
Ｌは、プレートドライバ（PL Driver）ＰＬＤにより駆
動される。そして、上記ビット線／ＢＬ，ＢＬの電位差
がセンスアンプＳＡで増幅されるようになっている。こ
の構成により、平面トランジスタを用いて、最小４Ｆ ^２
サイズのメモリセルが実現出来る。

【００１４】上記の様な構成において、スタンドバイ
（stand-by）時には、全てのワード線ＷＬ０〜ＷＬ７を
Ｈｉｇｈレベルにして、セルトランジスタＣＴをＯＮに
しておき、ブロック選択線ＢＳ０，ＢＳ１をＬｏｗレベ
ルにして、ブロック選択トランジスタＢＳＴをＯＦＦに
しておく。こうすることにより、強誘電体キャパシタＦ
Ｃの両端は、ＯＮしているセルトランジスタＣＴにより
電気的にショート（short）されるため、この強誘電体
キャパシタＦＣの両端に電位差は発生せず、記憶分極は
安定に保持される。

【００１５】これに対し、アクティブ（active）時は、
読み出したい強誘電体キャパシタＦＣに並列に接続され
ているメモリセルトランジスタＣＴのみＯＦＦにして、
ブロック選択トランジスタＢＳＴをＯＮにする。例え
ば、メモリセルキャパシタＦＣとして、図３２（ａ）に
示す強誘電体キャパシタＣ１を選択する場合、図３２
（ｂ）に示すようにワード線ＷＬ６をＬｏｗレベルにす
る。その後、強誘電体キャパシタＣ１側のプレート線／
ＰＬをＨｉｇｈレベル、強誘電体キャパシタＣ１側のブ
ロック選択線ＢＳ０をＨｉｇｈレベルにすることによ
り、プレート線／ＰＬとビット線／ＢＬ間の電位差が、
ＯＦＦしたメモリセルトランジスタＣＴに並列接続した
強誘電体キャパシタＣ１の両端にのみ印加され、この強
誘電体キャパシタＣ１の分極情報がビット線／ＢＬに読
み出される。よって、メモリセルＭＣを直列接続して
も、任意のワード線を選択することにより、任意の強誘
電体キャパシタＦＣのセル情報を読み出すことができ、
完全なランダムアクセスが実現出来るわけである。

【００１６】しかしながら、先願で開示した種々の構成
の強誘電体メモリにおいても、図２８〜図３１に示した
構成と同様な問題は発生する。図３２（ａ）の回路構成
のメモリセルのパターンレイアウト（pattern layout）
を図３３に、この図３３の断面図を図３４にそれぞれ示
す。図３４において、メモリセルトランジスタのゲート
電極ＧＣ（ゲート配線）には高低抗材料しか使えず、メ
モリセルの内部配線（Cell Interconnection）には金属
配線Ｍ１を用い、ビット線ＢＬ，／ＢＬには金属配線Ｍ
２を用いてしまっている。このため、図３０に示したよ
うな階層ワード線方式や階層プレート線方式を適用しよ
うとすると、図３４に示すように、上層に新たなメイン
ブロック選択線やメインワード線ＭＷＬ０，ＭＷＬ１の
ような金属配線Ｍ３が必要になってしまう。

【００１７】

【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、階層ワード線方式や階層プレート線方
式を適用して、チップ面積を削減しようとすると、新た
な配線層が必要となり、プロセスコストが増大してしま
うという問題点があった。

【００１８】この問題点は、製造の容易化とランダムア
クセス機能を保ちつつ、高集積化を実現する先願の強誘
電体メモリにおいても解決することはできず、階層ワー
ド線方式や階層プレート線方式を適用して、チップ面積
を削減しようとすると、やはり新たな配線層が必要とな
り、プロセスコストが増大してしまう。

【００１９】本発明は上記のような事情に鑑みてなされ
たもので、その目的とするところは、配線層を増加させ
ること無く、階層ワード線や階層ブロック選択線方式を
適用してチップ面積を削減することが出来、プロセスコ
ストを低減出来る半導体記憶装置を提供することにあ
る。

【００２０】また、本発明の他の目的は、製造の容易化
と高速ランダムアクセス機能を確保しつつ高集積化を実
現でき、更なるチップ面積の縮小とプロセスコストの低
減を可能にする半導体記憶装置を提供することにある。

【００２１】

【課題を解決するための手段】上記課題を解決するため
に、本発明においては、次のような構成を採用してい
る。

【００２２】即ち、本発明［請求項１］は、セルトラン
ジスタと、このセルトランジスタのソース、ドレイン端
子間に並列接続された強誘電体キャパシタとからメモリ
セルを構成し、このメモリセルを複数個直列接続すると
共に、この直列接続部の少なくとも一端に１個以上の選
択トランジスタを直列接続してメモリセルブロックを構
成して、前記各々のメモリセルブロックの一端をビット
線に接続し、他端をプレート電極に接続し、且つ前記セ
ルトランジスタのゲート端子をサブワード線にそれぞれ
接続し、複数の前記サブワード線、複数の前記ビット
線、複数の前記プレート線、及び複数の前記メモリセル
ブロックで構成され、前記サブワード線方向に複数個配
置されたサブアレイと、これらサブアレイ間に配置され
前記サブワード線をそれぞれ駆動する複数のサブローデ
コーダと、前記複数のサブアレイのサブワード線方向の
端に配置されるメインローデコーダと、このメインロー
デコーダの出力を、前記サブローデコーダにそれぞれ入
力する複数のメインブロック選択線とからメモリセルア
レイを構成した半導体記憶装置であって、前記セルトラ
ンジスタと前記強誘電体キャパシタの並列接続に用いる
金属配線と同一の金属配線層で、前記メインブロック選
択線を構成することを特徴としている。

【００２３】また、本発明［請求項２］は、セルトラン
ジスタと、このセルトランジスタのソース、ドレイン端
子間に並列接続された強誘電体キャパシタとからメモリ
セルを構成し、このメモリセルを複数個直列接続すると
共に、この直列接続部の少なくとも一端に１個以上の選
択トランジスタを直列接続してメモリセルブロックを構
成して、前記各々のメモリセルブロックの一端をビット
線に接続し、他端をプレート電極に接続し、且つ前記セ
ルトランジスタのゲート端子をサブワード線にそれぞれ
接続し、複数の前記サブワード線、複数の前記ビット
線、複数の前記プレート線、及び複数の前記メモリセル
ブロックで構成され、前記サブワード線方向に複数個配
置されたサブアレイと、これらサブアレイ間に配置され
前記サブワード線をそれぞれ駆動する複数のサブローデ
コーダと、前記複数のサブアレイのサブワード線方向の
端に配置されるメインローデコーダと、このメインロー
デコーダの出力を、前記サブローデコーダにそれぞれ入
力する複数のメインブロック選択線とからメモリセルア
レイを構成した半導体記憶装置であって、前記プレート
線に用いる金属配線と同一の金属配線層で、前記メイン
ブロック選択線を構成することを特徴としている。

【００２４】また、本発明［請求項３］は、セルトラン
ジスタと、このセルトランジスタのソース、ドレイン端
子間に並列接続された強誘電体キャパシタとからメモリ
セルを構成し、このメモリセルを複数個直列接続すると
共に、この直列接続部の少なくとも一端に１個以上の選
択トランジスタを直列接続してメモリセルブロックを構
成して、前記各々のメモリセルブロックの一端をビット
線に接続し、他端をプレート電極に接続し、且つ前記セ
ルトランジスタのゲート端子をサブワード線にそれぞれ
接続し、複数の前記サブワード線、複数の前記ビット
線、複数の前記プレート線、及び複数の前記メモリセル
ブロックで構成され、前記サブワード線方向に複数個配
置されたサブアレイと、これらサブアレイ間に配置され
前記サブワード線をそれぞれ駆動する複数のサブローデ
コーダと、前記複数のサブアレイのサブワード線方向の
端に配置されるメインローデコーダと、このメインロー
デコーダの出力を、前記サブローデコーダにそれぞれ入
力する複数のメインブロック選択線とからメモリセルア
レイを構成した半導体記憶装置であって、前記セルトラ
ンジスタと前記強誘電体キャパシタの並列接続に用いる
金属配線、前記プレート線に用いる金属配線、及び前記
メインブロック選択線に用いる金属配線を、同一の金属
配線層で構成することを特徴としている。

【００２５】更に、本発明［請求項４］は、セルトラン
ジスタと、このセルトランジスタのソース、ドレイン端
子間に並列接続された強誘電体キャパシタとからメモリ
セルを構成し、このメモリセルを複数個直列接続すると
共に、この直列接続部の少なくとも一端に１個以上の選
択トランジスタを直列接続してメモリセルブロックを構
成して、前記各々のメモリセルブロックの一端をビット
線に接続し、他端をプレート電極に接続し、且つ前記セ
ルトランジスタのゲート端子をサブワード線にそれぞれ
接続し、複数の前記サブワード線、複数の前記ビット
線、複数の前記プレート線、及び複数の前記メモリセル
ブロックで構成され、前記サブワード線方向に複数個配
置されたサブアレイと、これらサブアレイ間に配置され
前記サブワード線をそれぞれ駆動する複数のサブローデ
コーダと、前記複数のサブアレイのサブワード線方向の
端に配置されるメインローデコーダと、このメインロー
デコーダの出力を、前記サブローデコーダにそれぞれ入
力する複数のメインブロック選択線とからメモリセルア
レイを構成した半導体記憶装置であって、前記メインブ
ロック選択線は、少なくとも一部が、前記選択トランジ
スタのソース、ドレイン、ゲート電極上に形成されるこ
とを特徴としている。

【００２６】また、本発明［請求項５］は、請求項１と
５、請求項２と５を組み合わせたことを特徴とし、前記
メインブロック選択線は、少なくとも一部が前記選択ト
ランジスタのソース、ドレイン、ゲート電極上に形成さ
れる。

【００２７】また、本発明［請求項６］は、請求項５と
６を組み合わせたことを特徴とし、前記選択トランジス
タは２個のトランジスタが直列接続されて構成され、２
個の内１個のトランジスタは閾値電圧が負のトランジス
タで構成される。

【００２８】また、本発明［請求項７］は、請求項５と
７を組み合わせたことを特徴とし、前記選択トランジス
タは、フィールドトランジスタとトランジスタとの２個
のトランジスタが直列接続されて構成され、前記フィー
ルドトランジスタのソース、ドレイン間は、前記強誘電
体キャパシタの下部電極を介して接続される。

【００２９】また、本発明［請求項８］は、請求項１と
８、請求項２と８を組み合わせたことを特徴とし、前記
メインブロック選択線は、前記強誘電体キャパシタの上
部電極に接続される金属配線と同一の金属配線層で形成
される。

【００３０】また、本発明［請求項９］は、請求項１と
９、請求項２と９を組み合わせたことを特徴とし、隣接
したビット線に配置されるメモリセルは、ビット線方向
に前記サブワード線のピッチだけずれて配置される。

【００３１】また、本発明［請求項１０］は、請求項１
と１０、請求項２と１０、請求項９と１０を組み合わせ
たことを特徴とし、ビット線方向に対して、前記メモリ
セルブロック毎に、１本或いは２本のメインブロック選
択線を配置する。

【００３２】更にまた、本発明［請求項１１］は、セル
トランジスタと、このセルトランジスタのソース、ドレ
イン端子間に並列接続された強誘電体キャパシタとから
メモリセルを構成し、このメモリセルを複数個直列接続
すると共に、この直列接続部の少なくとも一端に１個以
上の選択トランジスタを直列接続してメモリセルブロッ
クを構成し、このメモリセルブロックの選択トランジス
タ側の一端をビット線に接続し、他端をプレート電極に
接続した半導体記憶装置であって、前記プレート線に接
続されるメモリセルにおける強誘電体キャパシタの下部
電極を、下部電極−拡散層間コンタクトを介して拡散層
に接続し、前記拡散層は、拡散層−金属配線間コンタク
トを介して、金属配線層で形成されるプレート線に接続
したことを特徴としている。

【００３３】また、本発明［請求項１２］は、請求項１
１と１２を組み合わせたことを特徴とし、前記メモリセ
ルブロックに含まれる全てのメモリセルの強誘電体キャ
パシタの下部電極は、下部電極−拡散層間コンタクトを
介してのみ、前記拡散層に接続される。

【００３４】（作用）本発明（請求項１）によれば、セ
ルブロック内のメモリセル、メモリセル間に使用する金
属配線と同じ配線層を用いて、メインローデコーダとサ
ブローデコーダを接続し、どのメモリセルブロックを選
択するかを決めるメインブロック選択線を実現するた
め、配線層を増加する事無く、即ちプロセスコストを上
げること無く、階層ワード線方式や階層ブロック線方式
を実現できる。これにより、サブローデコーダには、ア
レイ内のどのセルブロックを選択するかを決めるデコー
ダ回路が不要になる。このデコーダ回路は、複数のサブ
ローデコーダで共有化されたメインローデコーダに配置
すれば良く、結果として、このデコーダ回路数を大幅に
低減出来る。即ち、プロセスコストを上げること無くチ
ップサイズを縮小出来る。また、本方式を適用すること
により、プロセスコストを上げること無く、サブローデ
コーダ面積が小さくなることを利用して、サブアレイサ
イズを小さく出来、結果として、消費電力の低減、ワー
ド線の遅延時間低減による高速化が実現できる。

【００３５】本発明（請求項２）によれば、プレート線
に使用する金属配線と同じ配線層を用いて、メインロー
デコーダとサブローデコーダを接続し、どのメモリセル
ブロックを選択するかを決めるメインブロック選択線を
実現するため、配線層を増加する事無く、即ちプロセス
コストを上げること無く、階層ワード線方式や階層ブロ
ック線方式を実現できる。これにより、サブローデコー
ダには、セルアレイ内のどのセルブロックを選択するか
を決めるデコーダ回路が不要になる。このデコーダ回路
は、複数のサブローデコーダで共有化されたメインロー
デコーダに配置すれば良く、結果として、このデコーダ
回路数を大幅に低減出来る。即ち、プロセスコストを上
げること無くチップサイズを縮小出来る。また、本方式
を適用することにより、プロセスコストを上げること無
く、サブローデコーダ面積が小さくなることを利用し
て、サブアレイサイズを小さく出来、結果として、消費
電力の低減、プレート線の遅延時間低減による高速化が
実現できる。

【００３６】本発明（請求項３）によれば、セルブロッ
ク内のメモリセル、メモリセル間に使用する金属配線、
及びプレート線に使用する金属配線と同じ配線層を用い
て、メインローデコーダとサブローデコーダを接続し、
どのメモリセルブロックを選択するかを決めるメインブ
ロック選択線を実現するため、配線層を増加する事無
く、即ちプロセスコストを上げること無く、階層ワード
線方式や階層ブロック線方式を実現できる。これによ
り、サブローデコーダには、アレイ内のどのセルブロッ
クを選択するかを決めるデコーダ回路が不要になる。こ
のデコーダ回路は、複数のサブローデコーダで共有化さ
れたメインローデコーダに配置すれば良く、結果とし
て、このデコーダ回路数を大幅に低減出来る。即ち、プ
ロセスコストを上げること無くチップサイズを縮小出来
る。また、本方式を適用することにより、プロセスコス
トを上げること無く、サブローデコーダ面積が小さくな
ることを利用して、サブアレイサイズを小さく出来、結
果として、消費電力の低減、ワード線やプレート線の遅
延時間低減による高速化が実現できる。

【００３７】本発明（請求項４）によれば、メインブロ
ック選択線を、メモリセル間の金属配線が必要でない選
択トランジスタ上に形成することにより、配線層を増加
する事無く、即ちプロセスコストを上げること無く、階
層ワード線方式や階層ブロック線方式を実現できる。こ
れにより、サブローデコーダには、アレイ内のどのセル
ブロックを選択するかを決めるデコーダ回路が不要にな
る。このデコーダ回路は、複数のサブローデコーダで共
有化されたメインローデコーダに配置すれば良く、結果
として、このデコーダ回路数を大幅に低減出来る。即
ち、プロセスコストを上げること無くチップサイズを縮
小出来る。また、本方式を適用することにより、プロセ
スコストを上げること無く、サブローデコーダ面積が小
さくなることを利用して、サブアレイサイズを小さく出
来る。

【００３８】本発明（請求項５）によれば、メインロー
デコーダとサブローデコーダを接続し、どのメモリセル
ブロックを選択するかを決めるメインブロック選択線
を、ブロック内のメモリセル、メモリセル間に使用する
金属配線と同じ配線層を用いて、メモリセル間の金属配
線が必要でない選択トランジスタ上に形成することによ
り実現するため、配線層を増加する事無く、即ちプロセ
スコストを上げること無く、階層ワード線方式や階層ブ
ロック線方式を実現できる。

【００３９】本発明（請求項６）によれば、通過選択ト
ランジスタをディプリション（depletion）型トランジ
スタで構成することにより、通過選択トランジスタを形
成するのに、このトランジスタのソース、ドレイン間を
短格する金属配線を無くして、金属配線の無い広い領域
が作れ、ブロック内のメモリセル、メモリセル間に使用
する金属配線と同じ配線を用いて、メインローデコーダ
とサブローデコーダを接続し、どのメモリセルブロック
を選択するかを決めるメインブロック選択線を実現出来
るため、配線層を増加する事無く、即ちプロセスコスト
を上げること無く、階層ワード線方式や階層ブロック線
方式を実現できる。

【００４０】本発明（請求項７）によれば、通過選択ト
ランジスタをフィールドトランジスタで構成し、このト
ランジスタのソース、ドレイン間を短絡するのに、メモ
リセルの強誘電体キャパシタの下部電極配線を用いる。
これにより、金属配線の無い広い領域が作れ、ブロック
内のメモリセル、メモリセル間に使用する金属配線と同
じ配線を用いて、メインローデコーダとサブローデコー
ダを接続し、どのメモリセルブロックを選択するかを決
めるメインブロック選択線を実現出来るため、配線層を
増加する事無く、即ちプロセスコストを上げること無
く、階層ワード線方式や階層ブロック線方式を実現でき
る。

【００４１】本発明（請求項８）によれば、セルブロッ
ク内のメモリセル、メモリセル間に使用する配線であ
る、強誘電体キャパシタの上部電極に接続される金属配
線と同じ配線層を用いて、メインローデコーダとサブロ
ーデコーダを接続し、どのメモリセルブロックを選択す
るかを決めるメインブロック選択線を実現出来るため、
配線層を増加する事無く、即ちプロセスコストを上げる
こと無く、階層ワード線方式や階層ブロック線方式を実
現できる。

【００４２】本発明（請求項９）によれば、セルブロッ
ク内のメモリセル、メモリセル間に使用する配線であ
る、強誘電体キャパシタの上部電極に接続される金属配
線と同じ配線層を用いて、メインローデコーダとサブロ
ーデコーダを援続し、どのメモリセルブロックを選択す
るかを決めるメインブロック選択線を実現出来るため、
配線層を増加する事無く、即ちプロセスコストを上げる
こと無く、階層ワード線方式や階層ブロック線方式を実
現できる。

【００４３】本発明（請求項１０）によれば、強誘電体
キャパシタの上部電極に接続される金属配線から、拡散
層へ接続するコンタクトに隣接して、隣接したセルの強
誘電体キャパシタが配置されず、セルサイズが縮小出来
る。また、セルブロックのプレート線接続部の面積を小
さくすることが出来る。

【００４４】本発明（請求項１１）によれば、プレート
線と、メモリセルブロックとの接続を、強誘電体キャパ
シタの下部電極−プレート線金属配線間のコンタクトを
用いずに実現出来るため、上記コンタクト形成に起因す
るプロセスダメージによる強誘電体キャパシタの劣化を
無くすることが出来る。

【００４５】本発明（請求項１２）によれば、セルブロ
ックを形成するのに、強誘電体キャパシタの下部電極−
プレート線金属配線間のコンタクトを用いずに実現出来
るため、コンタクトの種類を減らすことが出来る。ま
た、上記コンタクト形成に起因するプロセスダメージに
よる強誘電体キャパシタの劣化を無くすることが出来
る。

【００４６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
例に係る半導体記憶装置を示すもので、図１（ａ）は強
誘電体メモリにおけるセルアレイの回路構成を示し、図
１（ｂ）はその効果を示す。本発明は、先願である特願
平９−１５３１３７号（特開平１０−２５５４８３号公
報）と同様に、１個のメモリセルＭＣは、セルトランジ
スタＣＴと強誘電体キャパシタＦＣの並列接続で構成さ
れ、１つのメモリセルブロックＭＣＢは、このメモリセ
ルＭＣが複数個直列接続されて、一端がブロック選択ト
ランジスタＢＳＴを介してビット線／ＢＬまたはＢＬに
接続され、他端がプレート線ＰＬまたは／ＰＬに接続さ
れて構成される。この構成により、平面トランジスタを
用いて、４Ｆ^２サイズのメモリセルが実現出来る。

【００４７】また、図１（ａ）に示す如く、メモリセル
アレイＣＡは複数のサブアレイＳＣＡに分割され（この
例では２分割）、各サブアレイＳＣＡに対応してサブロ
ーデコーダＳＲＤが配置されている。これらのサブロー
デコーダＳＲＤ内には、各サブアレイＳＣＡ中のメモリ
セルブロックＭＣＢに接続されるサブワード線ＷＬ０〜
ＷＬ１５及びブロック選択線ＢＳ０〜ＢＳ３を駆動する
回路（Sub RD）とプレート線ＰＬ，／ＰＬを駆動する回
路（Sub PLD）が配置される。サブワード線方向のメモ
リセルアレイＣＡ端には、メインローデコーダ（Main R
D）ＭＲＤが配置される。このメインローデコーダＭＲ
Ｄからは、ビット線方向に配置された複数のメモリセル
ブロックＭＣＢの内の１つを選択するためのメインブロ
ック選択線（ＭＢＳｉ、ｉ＝０，１，…）がサブワード
線方向に延設され、複数の各サブローデコーダＳＲＤに
接続される。

【００４８】図１（ａ）に示す様に、ブロック選択トラ
ンジスタＢＳＴとブロック選択線ＢＳ０，ＢＳ１（また
はＢＳ２，ＢＳ３）を、ビット線／ＢＬ用とＢＬ用に２
種類設けて、ブロック選択線ＢＳ０，ＢＳ１（またはＢ
Ｓ２，ＢＳ３）のどちらか一方をＨｉｇｈレベルにする
と、隣接する２つのメモリセルブロックＭＣＢの一方の
データしかビット線に読み出されず、ビット線対の他方
を基準（refrence）ビット線とするフォールデッド（fo
lded）ビット線構造が実現出来、１個のセルトランジス
タＣＴと１個の強誘電体キャパシタＦＣで１ビットのデ
ータを記憶する１Ｔ／１Ｃセルが構成出来る。さらに、
プレート線も２種類（ＰＬ，／ＰＬ）用意して、選択し
たビット線側のプレート線のみを駆動することにより、
基準（reference）側の非選択のメモリセルＭＣに電圧
が印加されるのを阻止できる。

【００４９】１つのメモリセルブロックＭＣＢに着目し
て簡単に動作を説明すると、スタンドバイ（stand-by）
時には、全てのサブワード線ＷＬ０〜ＷＬ７をＨｉｇｈ
レベルにして、メモリセルトランジスタＣＴをＯＮにし
ておき、ブロック選択線ＢＳ０，ＢＳ１をＬｏｗレベル
にして、ブロック選択トランジスタＢＳＴをＯＦＦにし
ておく。こうすることにより、強誘電体キャパシタＦＣ
の両端は、ＯＮしているセルトランジスタＣＴにより電
気的にショート（short）されるため、この強誘電体キ
ャパシタＦＣの両端に電位差は発生せず、記憶分極は安
定に保持される。

【００５０】一方、アクティブ（active）時は、読み出
したい強誘電体キャパシタＦＣに並列に接続されるメモ
リセルトランジスタＣＴのみＯＦＦにして、ブロック選
択トランジスタＢＳＴをＯＮにする。例えば、図１
（ａ）中のメモリセルキャパシタＦＣとして強誘電体キ
ャパシタＣ１を選択する場合、サブワード線ＷＬ６をＬ
ｏｗレベルにする。その後、強誘電体キャパシタＣ１側
のプレート線／ＰＬをＨｉｇｈレベル、強誘電体キャパ
シタＣ１側のブロック選択線ＢＳ０をＨｉｇｈレベルに
することにより、プレート線／ＰＬとビット線／ＢＬ間
の電位差が、ＯＦＦしたメモリセルトランジスタＣＴに
並列接続されている強誘電体キャパシタＣ１の両端にの
み印加され、この強誘電体キャパシタＣ１の分極情報が
ビット線に読み出される。よって、メモリセルＭＣを直
列接続しても、任意のサブワード線を選択することによ
り、任意の強誘電体キャパシタのセル情報を読み出すこ
とができ、完全なランダムアクセスが実現出来る。

【００５１】この構成により、サブローデコーダＳＲＤ
には、セルアレイＣＡ内のどのセルブロックＭＣＢを選
択するかを決めるデコーダ回路が不要になる。このデコ
ーダ回路は、複数のサブローデコーダＳＲＤで共有化さ
れたメインローデコーダＭＲＤ内に配置すれば良く、結
果として、このデコーダ回路数を大幅に低減出来る。さ
らに、このメインブロック選択線ＭＢＳｉを、セルブロ
ック内の各メモリの強誘電体キャパシタＦＣとセルトラ
ンジスタＣＴとを接続する配線や、セルブロックＭＣＢ
内の各メモリセルＭＣ間を結ぶ配線と同じ金属配線層を
用いることにより、配線層を増加する事無く、即ちプロ
セスコストを上げること無く、階層ワード線方式や階層
ブロック線方式を実現でき、チップサイズを縮小出来
る。

【００５２】より具体的には、図１（ａ）に示すよう
に、セルブロックＭＣＢ内のセル内、セル間配線（金属
配線層）の要らない、ブロック選択トランジスタＢＳＴ
上に、この金属配線層をサブワード線方向に沿って配設
し、これを階層ワード線方式や階層ブロック線方式用の
メインブロック選択線ＭＢＳｉとすれば良いわけであ
る。また、本方式を適用することにより、プロセスコス
トを上げること無く、サブローデコーダＳＲＤの面積が
小さくなることを利用して、サブアレイサイズを小さく
出来、結果として、消費電力の低減、サブワード線やサ
ブプレート線の遅延時間低減による高速化が実現でき
る。

【００５３】図１（ｂ）は、本発明の効果を示してお
り、横軸に、１本のサブワード線と交差するビット線の
数（サブワード線駆動回路に接続されるビット線の本
数）、即ち、１本のサブプレート線と交差するビット線
の数（サブプレート線駆動回路に接続されるビット線の
本数）を示し、縦紬に、本発明で言えば、チップ全体に
占めるサブローデコーダＳＲＤとメインローデコーダＭ
ＲＤの割合、従来方式で言えば、チップ全体に占めるロ
ーデコーダの割合を示す。

【００５４】図１（ｂ）に示す如く、（サブ）ワード線
駆動回路当り１２８本のビット線が接続された場合（１
２８ＢＬ／（Ｓ）ＲＤ）、プロセスコストを上昇させる
事無く、チップサイズを５％も縮小出来ることが分か
る。

【００５５】なお、図示していないが、勿論、先願で示
した各種の変形例に適用しても、プロセスコスト増無
く、階層ブロック線方式を適用できる。例えば、ブロッ
ク選択線が１種類、プレート線が一種類の２Ｔ２Ｃ専用
構成においても本発明は適用できる。

【００５６】図２は本発明の第２の実施例を示す、強誘
電体メモリの構造が分かるセルブロックＭＣＢのレイア
ウト図を示す。図２（ａ）は全体のレイアウトを示し、
図２（ｂ）〜（ｄ）はその内の一部のレイアウトを示
す。図２（ａ）〜（ｄ）において、ＷＬｉ（ｉ＝０，
１，２，…）はサブワード線（Sub-Wordline）、ＣＩは
セルブロック内のセル内、セル間配線（Cell Interconn
ection）、ＢＬはビット線（Bitline）、ＭＢＳはメイ
ンブロック選択線（Main-Block Selecting line）、Ｂ
Ｓ０，ＢＳ１はブロック選択線（Block Selecting lin
e)、／ＰＬ、ＰＬはサブプレート線（Sub-Plate line）
を示す。

【００５７】また、各レイアウト層として図２（ｂ）に
おいて、ＡＡは拡散層（Active Area）、ｃＡＡ−Ｍ１
は拡散層（アクティブエリア）ＡＡ−第１の金属配線Ｍ
１間コンタクト、ＧＣはトランジスタのゲート層（Gate
Conductor）を示す。

【００５８】図２（ｃ）においては、Ｍ１は第１の金属
配線（Metal 1）、Ｍ２は第２の金属配線（Metal
２）、ｃＭ１−Ｍ２は第１の金属配線−第２の金属配線
間コンタクト、ＴＥは強誘電体キャパシタの上部電極
（Top Electrode）、ＢＥは強誘電体キャパシタの下部
電極（Bottom Electrode）、ｃＴＥ−Ｍ１は強誘電体キ
ャパシタの上部電極−第１の金属配線間コンタクト、ｃ
ＢＥ−Ｍ１は強誘電体キャパシタの下部電極−第１の金
属配線間コンタクトを示す。

【００５９】図２（ｄ）において、ＡＡは拡散層（Acti
ve Area）、ｃＡＡ−Ｍ１は拡散層（アクティブエリ
ア）ＡＡ−第１の金属配線間コンタクト、ＧＣはトラン
ジスタのゲート層（Gate Conductor）、Ｍ１は第１の金
属配線（Metal １）、ｃＴＥ−Ｍ１は強誘電体キャパシ
タの上部電極−第１の金属配線間コンタクト、ｃＢＥ−
Ｍ１は強誘電体キャパシタの下部電極−第１の金属配線
間コンタクトを示す。

【００６０】図３は本発明の第３の実施例を示すもの
で、図２に示した強誘電体メモリの断面図を示す。ＷＬ
ｓ（ｓ＝０，１，…）はサブワード線、ＣＩはセルブロ
ック内のセル内、セル間配線、ＢＬはビット線、ＭＢＳ
はメインブロック選択線、ＢＳ０，ＢＳ１はブロック選
択線、／ＰＬ，ＰＬはサブプレート線を示し、符号の後
にカッコを付けて付加したＭ１は第１の金属配線、Ｍ２
は第２の金属配線をそれぞれ示している。

【００６１】図２、図３においては、図１と同じ回路構
成を示し、図１と同じ効果があり、金属配線層を増加す
ること無く、階層ブロック線方式を実現して、サブロー
デコーダの面積低減とチップサイズの縮小を実現してい
る。図２、図３はより具体的な実施例を示しており、強
誘電体キャパシタの下部電極ＢＥから、コンタクトｃＢ
Ｅ−Ｍ１を介して金属配線Ｍ１と接続して、この金属配
線Ｍ１はコンタクトｃＡＡ−Ｍ１を介してセルトランジ
スタＣＴのアクティブエリアＡＡと接続する構成例であ
る。このとき、セル内配線が無い領域を利用して、金属
配線Ｍ１を用いて、サブプレート線／ＰＬ，ＰＬを配設
し、ブロック選択トランジスタＢＳＴ上に、１本のメイ
ンブロック選択線ＭＢＳを配設している。

【００６２】フォールデッドビット線構成をとるため、
図２（ｂ）に示したように、ブロック選択線は２種類
（ＢＳ０，ＢＳ１）が用いられている。通過側のブロッ
ク選択線は、金属配線Ｍ１のブリッジ（bridge）で、フ
ィールド（field）上のゲート層ＧＣと立体交差されて
いるため、この実施例でのメインブロック選択線ＭＢＳ
は、このブリッジの金属配線Ｍ１を避けるように、くね
くねと曲がりながら配設されている。また図２に示すよ
うに、本実施例のセルは、隣接ビット線方向では、メモ
リセルＭＣがサブワード線ＷＬｓの１ピッチ（pitch）
分シフトして配置されている。これにより、強誘電体キ
ャパシタの上部電極に接続される金属配線から、拡散層
に接続するコンタクトに隣接して、隣接したセルの強誘
電体キャパシタが配置されず、セルサイズが縮小出来
る。また、セルブロックのプレート線接続部の面積を小
さくすることが出来る。

【００６３】図４は本発明の第４の実施例を示し、図１
の変形例である。図４において、図１と同一部分には同
じ符号を付してその詳細な説明は省略する。この第４の
実施例は、図１と同様な効果がある。さらに図１に比べ
て、セルブロック上に２本のメインブロック選択線ＭＢ
Ｓ０とＭＢＳ１、ＭＢＳ２とＭＢＳ３、…をそれぞれ通
過させることにより、より設計の自由度が上がり、結果
として、サブローデコーダＳＲＤの回路素子数、回路面
積を低減出来る。

【００６４】図５は本発明の第５の実施例を示し、図４
の回路構成を実現するセルブロックのパターンレイアウ
トの一部を示す。図６は、本発明の第６の実施例を示
し、図１の回路を実現するセルブロックのパターンレイ
アウトの一部を示す。図７は、図５の断面図を示し、図
８は図６の断面図を示している。

【００６５】図５（ａ）〜（ｄ）及び図６（ａ）〜
（ｄ）はそれぞれ、図２（ａ）〜（ｄ）と同じレイアウ
ト（Layout）層を示しており、さらに、図５（ａ），
（ｂ），（ｄ）と図６（ａ），（ｂ），（ｄ）において
は、閾値電圧が負であるディプリション（depletion）
型トランジスタを形成するためのDepletion Implantati
on（Ｄｉｍｐ）のマスク（mask）データが存在してい
る。

【００６６】図５、図６においては、セル部の構成は図
２、図３と同じで、異なる点はブロック選択トランジス
タＢＳＴ０，ＢＳＴ１上に、金属配線Ｍ１用の広い配線
領域を空けることである。

【００６７】図５のセル部には、図４に示すように複数
本のメインブロック選択線ＭＢＳ０とＭＢＳ１、ＭＢＳ
２とＭＢＳ３、…を配設するために、通過ブロック選択
トランジスタＢＳＴ０を形成するのに、ディプリション
型（Ｄタイプ）のトランジスタを採用している。即ち、
金属配線Ｍ１のブリッジに代えて、このＤタイプのブロ
ック選択トランジスタＢＳＴ０を介在してビット線ＢＬ
に接続する。Ｄタイプのトランジスタは、閾値電圧が負
であるため、トランジスタＢＳＴ０のソース、ドレイン
間には電流が常に流れるので、ビット線ＢＬに接続する
ための金属配線Ｍ１のブリッジが不要になり、メインブ
ロック選択線ＭＢＳ０，ＭＢＳ１としての金属配線Ｍ１
用の広い配線領域を確保できている。

【００６８】図６の場合は、Ｄタイプのブロック選択ト
ランジスタＢＳＴ０を利用しているが、余裕をもって１
本のメインブロック選択線ＭＢＳを配設している。これ
によって、メインブロック選択線の寄生容量を減らせ高
速動作が可能となる。図５〜図８において、その他主な
効果は、図１〜図４と同じである。

【００６９】図９〜図１３は本発明の第９〜第１３の実
施例を示す、レイアウト平面図を示し、図１、図４の等
価回路を実現できる。また図１４〜図１７は、図９〜図
１３の断面図を示す。図１８〜図２０は、本発明の第１
８〜図２０の実施例を示す、レイアウト平面図を示し、
図１、図４の等価回路を実現できる。この断面図も、図
１４〜図１７と同様である。勿論これらの主な効果は、
図１〜図８と同様である。

【００７０】上記図９〜図２０は、下部電極ＢＥから、
金属配線Ｍ１を介さずに直接、アクティブエリアＡＡに
コンタクト（ｃＡＡ−ＢＥ）を取るスタック型のセルの
場合を示しており、コンタクトｃＢＥ−Ｍ１、金属配線
Ｍ１、コンタクトｃＡＡ−Ｍ１を介さない分、セルサイ
ズを縮小出来る。

【００７１】図９〜図１３のセルは、隣接したビット線
方向に、同じセル配置をしており、図１８〜図２０のセ
ルは、隣接したビット線方向のセルが、サブワード線の
１ピッチ分、ビット線方向にシフトしたセル構成である
点が異なる。使用レイヤ層、使用コンタクトの種類は、
コンタクトｃＢＥ−Ｍ１が無くなり、コンタクトｃＡＡ
−ＢＥが存在する点を除けば、図２、図３、及び図５〜
図８と同じである。

【００７２】より具体的に言うと、図１４〜図１７に示
すように、下部電極ＢＥはコンタクトｃＡＡ−ＢＥを介
して、セルトランジスタＣＴのアクティブエリアＡＡに
接続され、上部電極ＴＥはコンタクトｃＴＥ−Ｍ１を介
して金属配線Ｍ１に接続され、この金属配線Ｍ１はコン
タクトｃＡＡ−Ｍ１を介してアクティブエリアＡＡと接
続され、強誘電体キャパシタＦＣとセルトランジスタＣ
Ｔの並列接続を実現している。コンタクトｃＡＡ−Ｍ
１，ｃＡＡ−ＢＥは、隣接したセルで共有化して、セル
サイズを縮小している。

【００７３】また、各種メインブロック選択線の構成を
詳細に言うと、図９は、図１５に対応して、Ｄタイプの
通過ブロック選択トランジスタＢＳＴ１を形成し、この
トランジスタＢＳＴ１の上に金属配線Ｍ１の空き領域を
作り、１本の金属配線Ｍ１でのメインブロック選択線Ｍ
ＢＳを配設している。

【００７４】図１０は、図１４に対応して、Ｄタイプの
通過ブロック選択トランジスタＢＳＴ１を形成し、この
トランジスタＢＳＴ１の上に金属配線Ｍ１の空き領域を
作り、２本の金属配線Ｍ１でのメインブロック選択線Ｍ
ＢＳ０，ＭＢＳ１を配設している。

【００７５】図１１、図１２は、図１７に対応して、コ
ンタクトｃＡＡ−ＢＥ、下部電極ＢＥ、コンタクトｃＡ
Ａ−ＢＥのブリッジを形成し、フィールドトランジスタ
（field transistor）からなる通過ブロック選択トラン
ジスタＢＳＴ１ｆを形成し、このトランジスタＢＳＴ１
ｆの上に金属配線Ｍ１の空き領域を作り、１本の金属配
線Ｍ１でのメインブロック選択線ＭＢＳを配設してい
る。図１１においては、さらに、金属配線Ｍ１のブリッ
ジと、下部電極ＢＥのブリッジを両方利用している。

【００７６】図１３は、図１６に対応して、コンタクト
ｃＡＡ−ＢＥ、下部電極ＢＥ、コンタクトｃＡＡ−ＢＥ
のブリッジを作り、フィールドトランジスタからなる通
過ブロック選択トランジスタＢＳＴ１ｆを形成し、この
トランジスタＢＳＴ１ｆの上に金属配線Ｍ１の空き領域
を作り、２本の金属配線Ｍ１でのメインブロック選択線
ＭＢＳ０，ＭＢＳ１を配設している。

【００７７】図１８は、図１４に対応して、Ｄタイプの
通過ブロック選択トランジスタを形成し、このトランジ
スタの上に金属配線Ｍ１の空き領域を作り、２本の金属
配線Ｍ１でのメインブロック選択線ＭＢＳ０，ＭＢＳ１
を配設している。勿論、１本のメインブロック選択線で
も実現できる。

【００７８】図１９は、図１７に対応して、コンタクト
ｃＡＡ−ＢＥ、下部電極ＢＥ、コンタクトｃＡＡ−ＢＥ
のブリッジを作り、フィールドトランジスタの通過ブロ
ック選択トランジスタを形成し、このトランジスタの上
に金属配線Ｍ１の空き領域を作り、１本の金属配線Ｍ１
でのメインブロック選択線ＭＢＳを配設している。さら
に金属配線Ｍ１のブリッジと、下部電極ＢＥのブリッジ
を両方利用している。

【００７９】図２０は、図１６に対応して、コンタクト
ｃＡＡ−ＢＥ、下部電極ＢＥ、コンタクトｃＡＡ−ＢＥ
のブリッジを作り、フィールドトランジスタの通過ブロ
ック選択トランジスタを形成し、このトランジスタの上
に金属配線Ｍ１の空き領域を作り、２本の金属配線Ｍ１
でのメインブロック選択線ＭＢＳ０，ＭＢＳ１を配設し
ている。

【００８０】勿論、これらの発明は各種変形が可能であ
り、例えば、第２の金属配線Ｍ２の形成後に、第１の金
属配線Ｍ１を形成した構造でも、セル配線、プレート
線、及びメインブロック選択線を同じ配線層で形成する
分は、本発明の趣旨と異なることは無い。

【００８１】図９〜図２０においては、上記発明に追加
して、新たな発明が追加されている。勿論、下部電極Ｂ
Ｅから、コンタクトｃＡＡ−ＢＥを介して、アクティブ
エリアＡＡに接続するスタックセル構成にしている分、
コンタクトｃＢＥ−Ｍ１が無くなり、且つセルサイズが
縮小できるが、セルブロック全体でみると、先願につい
て説明した図３３、図３４で示すように、金属配線Ｍ１
のプレート線ＰＬ，／ＰＬと最終端のセルとを接続する
場合、金属配線Ｍ１から、最終端のセルの下部電極ＢＥ
ヘコンタクト（ｃＢＥ−Ｍ１）を落とす必要が生じる。
特にフォールデッドビット線構成では、２本のプレート
線ＰＬ，／ＰＬを交互に、隣接したセルブロックの最終
端と接続する必要があるため、下部電極ＢＥのブリッジ
が必要となるためである。即ち、セルにはコンタクトｃ
ＢＥ−Ｍ１が不要になっても、プレート線ＰＬ，／ＰＬ
との接続で、コンタクトｃＢＥ−Ｍ１が必要になったの
では、プロセスコストを低減出来ない。さらに、コンタ
クトｃＢＥ−Ｍ１は強誘電体膜の形成後に空けて、導電
体を埋めるため、ダメージ等が入り、強誘電体膜の特性
を劣化させる問題がある。

【００８２】この問題を解決するため、図９〜図２０に
おいては、例えば図１４のプレート線コンタクト部に示
すように、セルブロック最終端のセルの下部電極ＢＥ
は、コンタクトｃＡＡ−ＢＥを介してアクティブエリア
ＡＡに接続して、さらにアクティブエリアＡＡから、コ
ンタクトｃＡＡ−Ｍ１を介して、プレート線／ＰＬ（Ｍ
１）に接続して、コンタクトｃＢＥ−Ｍ１を無くしてい
る。このとき、前記コンタクトｃＡＡ−ＢＥ上に、相互
の金属配線Ｍ１からなるプレート線ＰＬを通過させるこ
とにより、サイズオーバヘッドを最小に抑え、フォール
デッドビット線構成を実現している。これらの実施例に
より、コンタクトｃＢＥ−Ｍ１の完全な削減により、コ
ストを低減し、ダメージを無くしつつ、面積増加を抑え
ている。

【００８３】特に、セルをビット線方向に１ピッチシフ
トする図９〜図１３の実施例では、前記コンタクトｃＡ
Ａ−ＢＥ上の金属配線Ｍ１からなるプレート線ＰＬの通
過を、交互に、隣接したブロック間で対称に出来るた
め、プレートコンタクト部でのコンタクト数を、隣接し
たブロック間で、２個のみ形成するだけで実現できる
（１個のコンタクトｃＡＡ−Ｍ１と、１個のコンタクト
ｃＡＡ−ＢＥ）。図１８〜図２０の場合では、３個必要
になる（１個のコンタクトｃＡＡ−Ｍ１と、２個のコン
タクトｃＡＡ−ＢＥ）。この構成は、本発明の階層ブロ
ック選択方式と同時に実現しても良いし、別々に実現し
ても良い。また上記各断面図において、点線は、サブワ
ード線方向に少しずれた位置の断面を表している。

【００８４】図２１、図２２は本発明の第２１、２２の
実施例を示すもので、図１の変形例を示す。主な効果
は、図１と同様である。図２１においては、サブアレイ
ＳＣＡ間に配設されたサブローデコーダＳＲＤからのサ
ブワード線の出力は、サブローデコーダＳＲＤの両側か
ら、その両側に配置されたサブアレイＳＣＡに引き出さ
れている。これにより、ワード線駆動回路を両側のサブ
アレイＳＣＡで共有化して、回路素子数を削減できてい
る。

【００８５】図２２においては、図２１と同様に、サブ
アレイＳＣＡ間に配設されたサブローデコーダＳＲＤか
らのサブワード線ＳＷＬの出力は、サブローデコーダＳ
ＲＤの両側から、その両側に配置されたサブアレイＳＣ
Ａに引き出されている。これにより、ワード線駆動回路
を両側のサブアレイＳＣＡで共有化しているのみなら
ず、ワード線駆動回路の回路配置ピッチを緩和するた
め、サブアレイＳＣＡのサブワード線ＳＷＬを、両側に
配置されたワード線駆動回路で交互に駆動している。同
様に、サブプレート線においても、サブプレート線駆動
回路の共有化や、サブプレート線の交互駆動が可能であ
る。

【００８６】なお、図２１、図２２において、ＭＲＤは
メインローデコーダ、ＭＢＳはメインブロック選択線、
ＳＡはセンスアンプ、ＢＬはビット線である。

【００８７】図２３は、本発明の第２３の実施例を示
し、図１のサブローデコーダ部（SubRD）の回路構成例
を示す。また、図２４は本発明の第２４の実施例を示
し、図２３の具体的な動作例を示す。複数のセルブロッ
クから選択されたセルブロックにおいて、メインブロッ
ク選択線ＭＢＳ０がＨｉｇｈレベルになり、セルブロッ
ク内の８本のサブワード線ＷＬ０〜ＷＬ７から選択した
サブワード線を選ぶための、ワード線駆動信号線ＷＬＤ
Ｖ３がＨｉｇｈレベルになると、サブワード線ＷＬ３の
みＨｉｇｈレベルからＬｏｗレベルに下がり、選択セル
のセルトランジスタがＯＦＦになる。その後、ビット線
／ＢＬ側のブロック選択駆動信号ＢＳＥ０、プレート選
択駆動信号ＰＬＥ０がＨｉｇｈレベルになると、メイン
ブロック選択線ＭＢＳ０がＨｉｇｈレベルであるため、
ブロック選択線ＢＳ０及びプレート線ＰＬ０がＨｉｇｈ
レベルになり、セルデータがビット線に読み出される。
このとき、プレート選択駆動信号ＰＬＥ０，ＰＬＥ１と
ブロック選択駆動信号ＢＳＥ０，ＢＳＥ１が全てＨｉｇ
ｈレベルになると、ブロック選択線ＢＳ０，ＢＳ１とプ
レート線ＰＬ０，ＰＬ１が全てＨｉｇｈレベルとなり、
２Ｔ２Ｃ動作が可能となる。なおプレート信号は、隣接
したセルブロックで共有化しているため、メインブロッ
ク選択線ＭＢＳ０，ＭＢＳ１のどちらか一方がＨｉｇｈ
レベルの時動作するような回路になっている。

【００８８】図２５は、本発明の第２５の実施例を示
し、図４のサブローデコーダ部の回路構成例を示す。こ
の回路は、ほぼ図２３と同じであるが、メインブロック
選択線ＭＢＳ０，ＭＢＳ１がセルブロック当り２本ある
のを利用して、ビット線／ＢＬとＢＬで異なるプレート
線を選ぶプレート選択駆動信号ＰＬＥ０，ＰＬＥ１を１
つに減らしつつ、メインブロック選択線ＭＢＳ０，ＭＢ
Ｓ１でＯＲを取っていた回路を削り、直接、隣接したセ
ルブロックがどちらか選ばれ、且つビット線／ＢＬが選
ばれる場合にメインブロック選択線ＭＢＳ１をＨｉｇｈ
レベル、隣接したセルブロックがどちらか選ばれ、且つ
ビット線ＢＬが選ばれる場合にメインブロック選択線Ｍ
ＢＳ３をＨｉｇｈレベルにする回路をメインローデコー
ダに搭載することにより、サブローデコーダの素子数を
削減出来る。

【００８９】図２６は、本発明の第２６の実施例を示
し、図４のサブローデコーダＳＲＤ部の回路構成例を示
す。図２７は本発明の第２７の実施例を示し、図２６の
具体的な動作例を示す。メインブロック選択線をセルブ
ロック当り２本に増加したことを利用して、メインブロ
ック選択線ＭＢＳ０が選択された場合、ワード線ＷＬ０
〜ＷＬ３を選択して、メインブロック選択線ＭＢＳ１が
選択された場合、ワード線ＷＬ４〜ＷＬ７が選択される
ように制御している。これにより、図２３では、８本存
在した、ワード線駆動信号線ＷＬＤＶｉ（ｉ＝０，１，
２，…）を半分の４本に削減できる。

【００９０】以上実施の形態を用いて本発明の説明を行
ったが、本発明は上記実施の形態に限定されるものでは
なく、実施段階ではその要旨を逸脱しない範囲で種々に
変形することが可能である。更に、上記実施の形態には
種々の段階の発明が含まれており、開示される複数の構
成要件の適宜な組み合わせにより種々の発明が抽出され
得る。例えば実施の形態に示される全構成要件からいく
つかの構成要件が削除されても、発明が解決しようとす
る課題の欄で述べた課題の少なくとも１つが解決でき、
発明の効果の欄で述べられている効果の少なくとも１つ
が得られる場合には、この構成要件が削除された構成が
発明として抽出され得る。

【００９１】

【発明の効果】以上詳述してきたように本発明によれ
ば、不揮発性で、平面トランジスタで容易に製造出来、
しかも、ランダムアクセス機能を保ちつつ、高集積化を
実現出来、セルブロック内のメモリセル、メモリセル間
に使用する金属配線や、プレート配線と同じ配線層を用
いて、メインローデコーダとサブローデコーダを接続す
るメインブロック選択線を実現するため、配線層を増加
する事無く、即ちプロセスコストを上げること無く、階
層ワード線方式や階層ブロック線方式を実現できる。こ
れにより、デコーダの面積が大幅に削減できチップサイ
ズを縮小出来る。

【００９２】また、本方式を適用することにより、プロ
セスコストを上げること無く、サブローデコーダ面積が
小さくなることを利用して、サブアレイサイズを小さく
出来、結果として、消費電力の低減、ワード線の遅延時
間低減による高速化が実現できる。

【００９３】更に、セルブロック全てにおいて、強誘電
体キャパシタの下部電極から、より上層に形成した、金
属配線を介さずに、拡散層に接続できるため、下部電極
−金属配線間コンタクトを無くし、コストを低減しつ
つ、このコンタクト形成によるプロセスダメージによる
強誘電体キャパシタの劣化を無くすることが出来る。

【００９４】従って、配線層を増加させること無く、階
層ワード線や階層ブロック選択線方式を適用してチップ
面積を削減することが出来、プロセスコストを低減出来
る半導体記憶装置を提供することができる。

【００９５】また、製造の容易化と高速ランダムアクセ
ス機能を確保しつつ高集積化を実現でき、更なるチップ
面積の縮小とプロセスコストの低減を可能にする半導体
記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す、強誘電体メモリ
のセルブロック回路構成と効果を表す図。

【図２】本発明の第２の実施例を示す、強誘電体メモリ
のセルブロックレイアウト図。

【図３】本発明の第３の実施例を示す、強誘電体メモリ
のセルブロックの断面図。

【図４】本発明の第４の実施例を示す、強誘電体メモリ
のセルブロック回路構成と効果を表す図。

【図５】本発明の第５の実施例を示す、強誘電体メモリ
のセルブロックレイアウト図。

【図６】本発明の第６の実施例を示す、強誘電体メモリ
のセルブロックレイアウト図。

【図７】本発明の第７の実施例を示す、強誘電体メモリ
のセルブロックの断面図。

【図８】本発明の第８の実施例を示す、強誘電体メモリ
のセルブロックの断面図。

【図９】本発明の第９の実施例を示す、強誘電体メモリ
のセルブロックレイアウト図。

【図１０】本発明の第１０の実施例を示す、強誘電体メ
モリのセルブロックレイアウト図。

【図１１】本発明の第１１の実施例を示す、強誘電体メ
モリのセルブロックレイアウト図。

【図１２】本発明の第１２の実施例を示す、強誘電体メ
モリのセルブロックレイアウト図。

【図１３】本発明の第１３の実施例を示す、強誘電体メ
モリのセルブロックレイアウト図。

【図１４】本発明の第１４の実施例を示す、強誘電体メ
モリのセルブロックの断面図。

【図１５】本発明の第１５の実施例を示す、強誘電体メ
モリのセルブロックの断面図。

【図１６】本発明の第１６の実施例を示す、強誘電体メ
モリのセルブロックの断面図。

【図１７】本発明の第１７の実施例を示す、強誘電体メ
モリのセルブロックの断面図。

【図１８】本発明の第１８の実施例を示す、強誘電体メ
モリのセルブロックレイアウト図。

【図１９】本発明の第１９の実施例を示す、強誘電体メ
モリのセルブロックレイアウト図。

【図２０】本発明の第２０の実施例を示す、強誘電体メ
モリのセルブロックレイアウト図。

【図２１】本発明の第２１の実施例を示す、階層ブロッ
ク線方式のブロック配置図。

【図２２】本発明の第２２の実施例を示す、階層ブロッ
ク線方式のブロック配置図。

【図２３】本発明の第２３の実施例を示す、サブローデ
コーダの回路図。

【図２４】本発明の第２４の実施例を示す、サブローデ
コーダ動作タイミングチャート図。

【図２５】本発明の第２５の実施例を示す、サブローデ
コーダの回路図。

【図２６】本発明の第２６の実施例を示す、サブローデ
コーダの回路図。

【図２７】本発明の第２７の実施例を示す、サブローデ
コーダ動作タイミングチャート図。

【図２８】従来の強誘電体メモリの構成図。

【図２９】従来の強誘電体メモリのメモリセル断面図。

【図３０】従来の強誘電体メモリで階層ワード線を構成
した場合のブロック図。

【図３１】従来の強誘電体メモリで階層ワード線を構成
した場合のメモリセルの断面図。

【図３２】先願で開示した強誘電体メモリのセルブロッ
ク構成と動作例について説明するための図。

【図３３】先願の強誘電体メモリのセルブロックレイア
ウト図。

【図３４】先願の強誘電体メモリのセルブロックに階層
ワード線を適用した場合の断面図。

【符号の説明】

ＭＣ…メモリセル、ＣＴ…セルトランジスタ、ＦＣ…強誘電体キャパシタ、ＴＥ…強誘電体キャパシタの上部電極、ＢＥ…強誘電体キャパシタの下部電極、ＦＥ…強誘電体材料膜、ＢＳＴ，ＢＳＴ０，ＢＳＴ１…ブロック選択トランジス
タ（選択トランジスタ）、ＭＣＢ…メモリセルブロック、ＲＤ…ローデコーダ、ＭＲＤ…メインローデコーダ、ＳＲＤ…サブローデコーダ、ＰＬＤ…プレートドライバ、ＳＡ…センスアンプ、ＣＡ…セルアレイ、ＳＣＡ…サブアレイ、／ＢＬ，ＢＬ…ビット線、ＰＬ，／ＰＬ…プレート電極、ＷＬ，ＷＬｉ‥ワード線、ＳＷＬ，ＳＷＬ０〜ＳＷＬ３，ＷＬｓ…サブワード線、ＭＷＬ０，ＭＷＬ１，ＭＷＬｉ…メインワード線、ＭＢＳ０，ＭＢＳ１，ＭＢＳ２，ＭＢＳ３…メインブロ
ック選択線、ＢＳ０，ＢＳ１，ＢＳ２，ＢＳ３…ブロック選択線、ＣＩ…セルブロック内のセル内、セル間配線、ＡＡ…拡散層（アクティブエリア）、ＧＣ…トランジスタのゲート層、Ｍ１…第１の金属配線、Ｍ２…第２の金属配線、ｃＡＡ−Ｍ１…拡散層（アクティブエリア）−第１の金
属配線間コンタクト、ｃＭ１−Ｍ２…第１の金属配線−第２の金属配線間コン
タクト、ｃＴＥ−Ｍ１…上部電極−第１の金属配線間コンタク
ト、ｃＢＥ−Ｍ１…下部電極−第１の金属配線間コンタク
ト。

Claims

【特許請求の範囲】

【請求項１】セルトランジスタと、このセルトランジ
スタのソース、ドレイン端子間に並列接続された強誘電
体キャパシタとからメモリセルを構成し、このメモリセルを複数個直列接続すると共に、この直列
接続部の少なくとも一端に１個以上の選択トランジスタ
を直列接続してメモリセルブロックを構成して、前記各
々のメモリセルブロックの一端をビット線に接続し、他
端をプレート電極に接続し、且つ前記セルトランジスタ
のゲート端子をサブワード線にそれぞれ接続し、複数の前記サブワード線、複数の前記ビット線、複数の
前記プレート線、及び複数の前記メモリセルブロックで
構成され、前記サブワード線方向に複数個配置されたサ
ブアレイと、これらサブアレイ間に配置され前記サブワ
ード線をそれぞれ駆動する複数のサブローデコーダと、
前記複数のサブアレイのサブワード線方向の端に配置さ
れるメインローデコーダと、このメインローデコーダの
出力を、前記サブローデコーダにそれぞれ入力する複数
のメインブロック選択線とからメモリセルアレイを構成
した半導体記憶装置であって、前記セルトランジスタと前記強誘電体キャパシタの並列
接続に用いる金属配線と同一の金属配線層で、前記メイ
ンブロック選択線を構成することを特徴とする半導体記
憶装置。
【請求項２】セルトランジスタと、このセルトランジ
スタのソース、ドレイン端子間に並列接続された強誘電
体キャパシタとからメモリセルを構成し、このメモリセルを複数個直列接続すると共に、この直列
接続部の少なくとも一端に１個以上の選択トランジスタ
を直列接続してメモリセルブロックを構成して、前記各
々のメモリセルブロックの一端をビット線に接続し、他
端をプレート電極に接続し、且つ前記セルトランジスタ
のゲート端子をサブワード線にそれぞれ接続し、複数の前記サブワード線、複数の前記ビット線、複数の
前記プレート線、及び複数の前記メモリセルブロックで
構成され、前記サブワード線方向に複数個配置されたサ
ブアレイと、これらサブアレイ間に配置され前記サブワ
ード線をそれぞれ駆動する複数のサブローデコーダと、
前記複数のサブアレイのサブワード線方向の端に配置さ
れるメインローデコーダと、このメインローデコーダの
出力を、前記サブローデコーダにそれぞれ入力する複数
のメインブロック選択線とからメモリセルアレイを構成
した半導体記憶装置であって、前記プレート線に用いる金属配線と同一の金属配線層
で、前記メインブロック選択線を構成することを特徴と
する半導体記憶装置。
【請求項３】セルトランジスタと、このセルトランジ
スタのソース、ドレイン端子間に並列接続された強誘電
体キャパシタとからメモリセルを構成し、このメモリセルを複数個直列接続すると共に、この直列
接続部の少なくとも一端に１個以上の選択トランジスタ
を直列接続してメモリセルブロックを構成して、前記各
々のメモリセルブロックの一端をビット線に接続し、他
端をプレート電極に接続し、且つ前記セルトランジスタ
のゲート端子をサブワード線にそれぞれ接続し、複数の前記サブワード線、複数の前記ビット線、複数の
前記プレート線、及び複数の前記メモリセルブロックで
構成され、前記サブワード線方向に複数個配置されたサ
ブアレイと、これらサブアレイ間に配置され前記サブワ
ード線をそれぞれ駆動する複数のサブローデコーダと、
前記複数のサブアレイのサブワード線方向の端に配置さ
れるメインローデコーダと、このメインローデコーダの
出力を、前記サブローデコーダにそれぞれ入力する複数
のメインブロック選択線とからメモリセルアレイを構成
した半導体記憶装置であって、前記セルトランジスタと前記強誘電体キャパシタの並列
接続に用いる金属配線、前記プレート線に用いる金属配
線、及び前記メインブロック選択線に用いる金属配線
を、同一の金属配線層で構成することを特徴とする半導
体記憶装置。
【請求項４】セルトランジスタと、このセルトランジ
スタのソース、ドレイン端子間に並列接続された強誘電
体キャパシタとからメモリセルを構成し、このメモリセルを複数個直列接続すると共に、この直列
接続部の少なくとも一端に１個以上の選択トランジスタ
を直列接続してメモリセルブロックを構成して、前記各
々のメモリセルブロックの一端をビット線に接続し、他
端をプレート電極に接続し、且つ前記セルトランジスタ
のゲート端子をサブワード線にそれぞれ接続し、複数の前記サブワード線、複数の前記ビット線、複数の
前記プレート線、及び複数の前記メモリセルブロックで
構成され、前記サブワード線方向に複数個配置されたサ
ブアレイと、これらサブアレイ間に配置され前記サブワ
ード線をそれぞれ駆動する複数のサブローデコーダと、
前記複数のサブアレイのサブワード線方向の端に配置さ
れるメインローデコーダと、このメインローデコーダの
出力を、前記サブローデコーダにそれぞれ入力する複数
のメインブロック選択線とからメモリセルアレイを構成
した半導体記憶装置であって、前記メインブロック選択線は、少なくとも一部が、前記
選択トランジスタのソース、ドレイン、ゲート電極上に
形成されることを特徴とする半導体記憶装置。
【請求項５】請求項１または２に記載の半導体記憶装
置において、前記メインブロック選択線は、少なくとも
一部が、前記選択トランジスタのソース、ドレイン、ゲ
ート電極上に形成されることを特徴とする半導体記憶装
置。
【請求項６】請求項５記載の半導体記憶装置におい
て、前記選択トランジスタは２個のトランジスタが直列
接続されて構成され、２個の内１個のトランジスタは閾
値電圧が負のトランジスタで構成されることを特徴とす
る半導体記憶装置。
【請求項７】請求項５記載の半導体記憶装置におい
て、前記選択トランジスタは、フィールドトランジスタ
とトランジスタとの２個のトランジスタが直列接続され
て構成され、前記フィールドトランジスタのソース、ド
レイン間は、前記強誘電体キャパシタの下部電極を介し
て接続されることを特徴とする半導体記憶装置。
【請求項８】請求項１または２に記載の半導体記憶装
置において、前記メインブロック選択線は、前記強誘電
体キャパシタの上部電極に接続される金属配線と同一の
金属配線層で形成されることを特徴とする半導体記憶装
置。
【請求項９】請求項１または２に記載の半導体記憶装
置において、隣接したビット線に配置されるメモリセル
は、ビット線方向に前記サブワード線のピッチだけずれ
て配置されることを特徴とする半導体記憶装置。
【請求項１０】請求項１、または２、または９に記載
の半導体記憶装置において、ビット線方向に対して、前
記メモリセルブロック毎に、１本或いは２本のメインブ
ロック選択線を配置することを特徴とする半導体記憶装
置。
【請求項１１】セルトランジスタと、このセルトラン
ジスタのソース、ドレイン端子間に並列接続された強誘
電体キャパシタとからメモリセルを構成し、このメモリセルを複数個直列接続すると共に、この直列
接続部の少なくとも一端に１個以上の選択トランジスタ
を直列接続してメモリセルブロックを構成し、このメモ
リセルブロックの選択トランジスタ側の一端をビット線
に接続し、他端をプレート電極に接続した半導体記憶装
置であって、前記プレート線に接続されるメモリセルにおける強誘電
体キャパシタの下部電極を、下部電極−拡散層間コンタ
クトを介して拡散層に接続し、前記拡散層は、拡散層−金属配線間コンタクトを介し
て、金属配線層で形成されるプレート線に接続したこと
を特徴とする半導体記憶装置。
【請求項１２】請求項１１記載の半導体記憶装置にお
いて、前記メモリセルブロックに含まれる全てのメモリ
セルの強誘電体キャパシタの下部電極は、下部電極−拡
散層間コンタクトを介してのみ、前記拡散層に接続され
ることを特徴とする半導体記憶装置。