JPS59161061A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59161061A JPS59161061A JP58019697A JP1969783A JPS59161061A JP S59161061 A JPS59161061 A JP S59161061A JP 58019697 A JP58019697 A JP 58019697A JP 1969783 A JP1969783 A JP 1969783A JP S59161061 A JPS59161061 A JP S59161061A
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- Japan
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- bit
- semiconductor memory
- memory device
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- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１ン 発明の技術分野
本発明は、半導体記憶装置に関し、特にビット−〇ピッ
チが微細化され得るパターン配置方法を用いた半導体記
憶装置に関する。
チが微細化され得るパターン配置方法を用いた半導体記
憶装置に関する。
（２）技術の前置
一般に、半導体記憶装置においては、複数のワード線お
よび複数のピッｔｉ＋が互いに直交して配列され、各ワ
ード線と各ビットの交叉する位置にメモリセルがそれぞ
れ設けられている。各ワード線はローデコーダ回路に接
続されておシ、谷ビットｆｍｒｄヒ、ト勝迷択トラ／ソ
スタを介してセンスアンプ回路に接続される。各ビット
線逃択トランジうタのケ９−トは、コラムデコーダ回路
に接続される。
よび複数のピッｔｉ＋が互いに直交して配列され、各ワ
ード線と各ビットの交叉する位置にメモリセルがそれぞ
れ設けられている。各ワード線はローデコーダ回路に接
続されておシ、谷ビットｆｍｒｄヒ、ト勝迷択トラ／ソ
スタを介してセンスアンプ回路に接続される。各ビット
線逃択トランジうタのケ９−トは、コラムデコーダ回路
に接続される。
ところで、近年半導体記憶装置の果狽朋を増大すること
が要丞されるに従い、各ワード線および各ビット線の微
細化が生じている。ビット線パクーーンを微細化するた
めには、轟然ビット巌タパ択トランジスタの配列間隔を
微細化することか要求される。
が要丞されるに従い、各ワード線および各ビット線の微
細化が生じている。ビット線パクーーンを微細化するた
めには、轟然ビット巌タパ択トランジスタの配列間隔を
微細化することか要求される。
（３）従来技術と問題点
従来形の半導体記憶装置におけるビット勝選択トランジ
スタの配列方法が第１図に示される。第１図において、
ＢＬＩ 、Ｂｌ２・・・Ｂｌ８はビット線であり、Ｂｌ
、Ｂ２・・・Ｂ８はコラムデコーダ回路からのデコード
信号である。ＦＬＩ 、ＦＬ２ 。
スタの配列方法が第１図に示される。第１図において、
ＢＬＩ 、Ｂｌ２・・・Ｂｌ８はビット線であり、Ｂｌ
、Ｂ２・・・Ｂ８はコラムデコーダ回路からのデコード
信号である。ＦＬＩ 、ＦＬ２ 。
ＦＬ３ 、ＦＬ４はビット線選択トランジスタ形成フィ
ールドでアシ、斜線部で示されるＰＳＩｌｄ、ｄ１層配
線層（例えばポリシリコン層）である。各フィールドに
は、２個ずつのビット＃選択トランジスタが形成される
。ところで、第１図の７９ターンにおいては、ビット線
選択トランジスタはビット線の走行方向に対して垂直な
方向に配列されておシ、従ってビットｉＢＬのピッチは
各トランジスタの形成される幅より小さくすることがで
きないという問題がある。
ールドでアシ、斜線部で示されるＰＳＩｌｄ、ｄ１層配
線層（例えばポリシリコン層）である。各フィールドに
は、２個ずつのビット＃選択トランジスタが形成される
。ところで、第１図の７９ターンにおいては、ビット線
選択トランジスタはビット線の走行方向に対して垂直な
方向に配列されておシ、従ってビットｉＢＬのピッチは
各トランジスタの形成される幅より小さくすることがで
きないという問題がある。
（４）発明の目的
本発明の目的は、前記の従来形の問題点にかんがみ、半
導体記憶装置においてビット線選択トランジスタの配列
方向を変えることによりビット称パターンを微細化する
ことを可能ならしめることにある。
導体記憶装置においてビット線選択トランジスタの配列
方向を変えることによりビット称パターンを微細化する
ことを可能ならしめることにある。
（５）発明の構成
本発明においては、複数のワード線および複数のビット
ｍＭが互いに直交して配列され、各ワード線と各ピッｌ
が交叉する位動、にメモリセルがそれぞれ配置され、各
ビット線はビット線選択トランジスタを介してセンスア
ンプ回路に接続され、かつ該ビット選択トランジスタの
ケゝ−トにコラム選択信号を受ける半導体記憶装置であ
って、該ピッＨＭ選択トランソスタは該ビット線の舛在
する方向に複数個配列され、”かつ該ビン）線選択トラ
ンジスタのケゞ−トがそれぞれ該ビット線の延在する方
向に直交するように配置されていることを特徴とする半
導体記憶装置が提供される。
ｍＭが互いに直交して配列され、各ワード線と各ピッｌ
が交叉する位動、にメモリセルがそれぞれ配置され、各
ビット線はビット線選択トランジスタを介してセンスア
ンプ回路に接続され、かつ該ビット選択トランジスタの
ケゝ−トにコラム選択信号を受ける半導体記憶装置であ
って、該ピッＨＭ選択トランソスタは該ビット線の舛在
する方向に複数個配列され、”かつ該ビン）線選択トラ
ンジスタのケゞ−トがそれぞれ該ビット線の延在する方
向に直交するように配置されていることを特徴とする半
導体記憶装置が提供される。
（６）発明の実施例
本発明の一実施例としての半導体記憶装置が図面を参照
して以下に説明される。
して以下に説明される。
本発明による半導体記憶装置の概略的な回路構成が第２
図に示きれる。第２図の半導体記憶装置におけるビット
線選択トランジスタの基板上での配列パターンが第３図
に示される。
図に示きれる。第２図の半導体記憶装置におけるビット
線選択トランジスタの基板上での配列パターンが第３図
に示される。
第２図の半導体記憶装置においては、メモリセル領域１
において複数のワード線ＷＬと複数のビット線ＢＬは互
いに直交して配列されており、各ワード線ＷＬと各ビッ
ト線ＢＬの交叉する位置にメモリセルＭＣが個別に設け
られている。各ワード線ＷＬはローデコーダ回路２に接
続されている。
において複数のワード線ＷＬと複数のビット線ＢＬは互
いに直交して配列されており、各ワード線ＷＬと各ビッ
ト線ＢＬの交叉する位置にメモリセルＭＣが個別に設け
られている。各ワード線ＷＬはローデコーダ回路２に接
続されている。
各ビット線ＢＬは、ビット線選択トランジスタＱＢに接
続される。ビット線選択トランジスタＱＢは４′″：）
のブロック３１，３２，３３．３４に分けられておｐ１
各ブロックに属するビット線選択トランジスタＱＢのゲ
ートには第１のコラムデコーダ回路４からのコラム選択
信号Ｂｌ、Ｂ２．・・、Ｂ８がそれぞれ印加さ・れてい
る。第１のコラムデコーダ回路４は下位のアドレス信号
ａＯ＋ ａｌ 、Ｂ２をデコードし、アドレス信号ａ
ｏ 、ａｌ ＋ａ２のパターンに応じて８本のコラ
ム選択信号Ｂｌ。
続される。ビット線選択トランジスタＱＢは４′″：）
のブロック３１，３２，３３．３４に分けられておｐ１
各ブロックに属するビット線選択トランジスタＱＢのゲ
ートには第１のコラムデコーダ回路４からのコラム選択
信号Ｂｌ、Ｂ２．・・、Ｂ８がそれぞれ印加さ・れてい
る。第１のコラムデコーダ回路４は下位のアドレス信号
ａＯ＋ ａｌ 、Ｂ２をデコードし、アドレス信号ａ
ｏ 、ａｌ ＋ａ２のパターンに応じて８本のコラ
ム選択信号Ｂｌ。
Ｂ２．・・・、Ｂ８の１本のみを選択して°°Ｈ″にす
る。各ブロックに属するビット線トランソスタＱＢから
のど、）＃ＢＬは、ブロック毎に共フｉ続され、それぞ
れブロック選択トランジスタＱＡを介してセンスアンプ
回路ＳＡに接糾される。各ブロック選択トランジスタＱ
ＡＯケゝ−トには第２のコラムデコーダ回路５からのブ
ロック選択信号Ａｉ 、Ａ２ 、Ａ３ 、Ａ４が印加さ
れる。第２のコラムデコーダ回路５は上位のアドレス信
号ａ３ 。
る。各ブロックに属するビット線トランソスタＱＢから
のど、）＃ＢＬは、ブロック毎に共フｉ続され、それぞ
れブロック選択トランジスタＱＡを介してセンスアンプ
回路ＳＡに接糾される。各ブロック選択トランジスタＱ
ＡＯケゝ−トには第２のコラムデコーダ回路５からのブ
ロック選択信号Ａｉ 、Ａ２ 、Ａ３ 、Ａ４が印加さ
れる。第２のコラムデコーダ回路５は上位のアドレス信
号ａ３ 。
Ａ４にデコードして、アドレス信号ａ３＋ａ４のパター
ンに応じてプロ、り選択信号ＡＩ、Ａ２゜Ａ３．Ａ４の
１つを選択して°′Ｈ”にする。
ンに応じてプロ、り選択信号ＡＩ、Ａ２゜Ａ３．Ａ４の
１つを選択して°′Ｈ”にする。
第２図の半導体記憶装置のビット線選択トランジスタＱ
、 Ｂが形成される部分の平面７Ｎｏターンが第３図に
示される。第３図において、１はメモリセル形成領域で
あり、２はローデコーダ回路形成領でｈＤ、４工１は第
１および第２コラムデコーダ回路形成領域である。ビッ
ト線選択トランジスタＱＢは、矩形フィールドＦＬ内に
２個ずつ形成される。メモリセル形成領域１からのビッ
ト線ＢＬはＡｌ配線パターンで各ビット選択トランジス
タＱＢに接続される。第１コラムデコーダ回路４からの
デコード信号Ｂｌ、Ｂ２．・・・Ｂ８は、ビット線ＢＬ
に対し直交して配列されるポリシリコン層により各ビッ
ト線選択トランジスタＱＢに接続される。斜線により示
されるポリンリコン層は各ビット線選択トランジスタＱ
ＢＯケ゛−トを構成している。各プロ、り３１に属する
８個のトランジスタＱＢは、第３図に示されるようにビ
ット線ＢＬの走行方向に沿って配列される。他のブロッ
ク３２．３３．３４についても同様である。矩形フィー
ルドＦＬ’は、ブロック速択トランソスタＱＡを形成す
るためのフィールドであり、それぞれ２個のトランジス
タＱＡが形成されている。第３図のノｅターンにおいて
は、各ブロックに属するビット線選択トランジスタＱＢ
がビ、４想ＢＬの走行方向に沿って配列されているため
にピッＭｍのパ４−ンをトランジスタＱＢの形成される
領域の１腿よりも微細化されている。
、 Ｂが形成される部分の平面７Ｎｏターンが第３図に
示される。第３図において、１はメモリセル形成領域で
あり、２はローデコーダ回路形成領でｈＤ、４工１は第
１および第２コラムデコーダ回路形成領域である。ビッ
ト線選択トランジスタＱＢは、矩形フィールドＦＬ内に
２個ずつ形成される。メモリセル形成領域１からのビッ
ト線ＢＬはＡｌ配線パターンで各ビット選択トランジス
タＱＢに接続される。第１コラムデコーダ回路４からの
デコード信号Ｂｌ、Ｂ２．・・・Ｂ８は、ビット線ＢＬ
に対し直交して配列されるポリシリコン層により各ビッ
ト線選択トランジスタＱＢに接続される。斜線により示
されるポリンリコン層は各ビット線選択トランジスタＱ
ＢＯケ゛−トを構成している。各プロ、り３１に属する
８個のトランジスタＱＢは、第３図に示されるようにビ
ット線ＢＬの走行方向に沿って配列される。他のブロッ
ク３２．３３．３４についても同様である。矩形フィー
ルドＦＬ’は、ブロック速択トランソスタＱＡを形成す
るためのフィールドであり、それぞれ２個のトランジス
タＱＡが形成されている。第３図のノｅターンにおいて
は、各ブロックに属するビット線選択トランジスタＱＢ
がビ、４想ＢＬの走行方向に沿って配列されているため
にピッＭｍのパ４−ンをトランジスタＱＢの形成される
領域の１腿よりも微細化されている。
第４図には、本発明による半導体記憶装置におけるピッ
、ト線選択トランジスタの配列方法をより簡単化して説
明する図である。
、ト線選択トランジスタの配列方法をより簡単化して説
明する図である。
（７）発明の効果
本発明によれば、半導体記憶装置において、ビット線の
パターンを微細化することができ、それにより半導体記
憶装置の集積度を向上させることができる。
パターンを微細化することができ、それにより半導体記
憶装置の集積度を向上させることができる。
第１図は、従来形の半導体記憶装置におけるビット線選
択トランジスタの配列パターンを示す図、第２図は、本
発明による半導体記憶装置の概略的回路構成を示す図、
第３図は、第２図の半導体記憶装置におけるビット疎選
択トランジスタの配列ノ（ターンを示す図、第４図は、
本発明による半導体記憶装置におけるビット軌迷択トラ
ンソスタの配列方法を簡単化して示す図である。 （符号の説明） １・・・メモリセル領域、２・・・ローデコーダ回路、
３１．３２．３３．・３４・・・ビット瞼カ択トランノ
スタのブロック、４・・・第１コラムデコーダ回路、５
・・・第２コラムデコーダ回路、ＷＬ・・・ワード組、
ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＱＢ・・
・ビット線選択トランジスタ、ＱＡ・・・ブロック選択
トランジスタ。 第４回 手続補正書（自発） 日召和５８年３ 月２３日 特許庁長官 若杉和 夫 殿 １、事件の表示 昭和５８年 特許願 第１９６９７号２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名 称 （５２２）冨士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 （］）明細書の「特許請求の範囲」の榴（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」の欄を別紙のとおり
補正する。 （２）明細書の「発明の詳細な説明」の欄を次のとおり
補正する。 第４頁第１〜１２行目 「本発明においては、・・・・・・が提供される。」を
削除し、下記の文章に置き換える。 「上記９目的は、抜取のワード線おまひ初数のビット線
が互いｉ／（ｍ直交して配列され、各ワード線と各ビッ
ト線が交叉する位置にメモリセルがそれぞれ配置され、
各ビット線はビット線選択トランジスタを介してセンス
アンプ回路に接続され、該ビット線選択トランジスタは
該ビット線の延在する方向に複数個配列され、かつ該ビ
ット線選択トランジスタのゲートがそれぞれ該ビット線
の延在する方向と直交するように配置され、それぞれの
該ゲートにコラム選択信号を受る様に構成されているこ
とを特徴とする半導体記憶装置によって達成される。」 ７、添付＠類の目録 補正特許請求の範囲 １ 通２、特許請求の
範囲 複数のワード線および複数のビット線が互いに直交して
配列され、各ワード線と各ビット線が交叉する位置にメ
モリセルがそれぞれ配置され、各ビット線はビット線選
択トランジスタを介してセンスアンプ回路に接続され、
該ビット線選択トランジスタは該ビット線の延在する方
向に複数個配列され、かつ該ピント線選択トランジスタ
のゲートがそれぞれ該ビット線の延在する方向と直交す
るように配置され、それぞれの該ゲートにコラム選択信
号を受る様に構成されていることを特徴とする半導体記
憶装置。 手続補正書 昭和５９年４ 月 ７７日 特許庁長官若杉 和 夫 殿 １、事件の表示 昭和５８年 特許願 第０１９６９７号２、発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 ５、補正の対象 明細書全文 ６、補正の内容 明細書全文を別紙のとおりに補正する。 ｌ 添付書類の目録 全文補正明細書 １１ｍ 全文補正明細書 １、発明の名称 半導体記憶装置 ２、特許請求の範囲 共通接続したことを特徴とする半導体記憶装置。 ５、 発明の詳細な説明 発明の技術分野 本発明は、半導体記憶装置に関し、特にビット線のピッ
チが微細化され得るノくターン配置方法を用いた半導体
記憶装置に関する。 技術の背景 一般に、半導体記憶装置においては、複数のワード線お
よび複数のビット線が互いに直交して配列され、各ワー
ド線と各ビット線の交叉する位置にメモリセルがそれぞ
れ設けられている。各ワード線はローデコーダ回路に接
続されており、各ビット線はビット線選択トランジスタ
を介してセンスアンプ回路に接続される。各ビット！選
択トランジスタのゲートは、コラムデコーダ回路に接続
される。 ところで、近年半導体記憶装置の集積庁ヲ増大すること
が要求されるに従い、各ワード線および各ビット線の微
細化が生じている。ビット線パターンを微細化するため
には、当然ビット線選択トランジスタの配列間隔を微細
化することが要求される。 従来技術と問題点 従来形の半導体記憶装置におけるビット線選択トランジ
スタの配列方法が第１図に示される。第１図において、
ＢＬＩ、ＢＬ２．、・ＢＬ８はビット線であり、Ｂ１．
Ｂ２・・・Ｂ８はコラムデコーダ回路からのデコード信
号である。Ｆｌ、Ｆ２．Ｆ３゜Ｆ４はビット線選択トラ
ンジスタ形成フィールドであり、斜線部で示されるＰＳ
Ｌは第１層配線層（例えばポリシリコン層）である。各
フィールドには、２個ずつのビットａ選択トランジスタ
が形成される。ところで、第１図のパターンにおいては
、ビット線選択トランジスタはビット線の走行方向に対
して垂直な方向に配列されており、従ってピット、＠Ｂ
Ｌのピッチは各トランジスタの形成される幅より小ざく
することができないという問題がある。 発明の目的 本発明の目的は、前記の従来形の問題点にかんがみ、半
導体記憶装置においてビット線選択トランジスタの配列
方向を変えることによりビットｌパターンを微細化する
ことを、可能ならしめることにある。 発明の構成 上記の目的は、複数のビット線から成るビ・シト線群に
対して、選択トランジスタをビット線数に対応する数該
ビット線の延在方向に配列した列を複数設け、各列の選
択トランジスタのゲート電極をそれぞれ該ビット線の延
在する方向と直交する方向に延在させて隣接する列の選
択トランジスタのゲート電極と共通接続したことを特徴
とする半導体記憶装置によって達成される。 発明の実施例 本発明の一実施例としての半導体記憶装置が図面を参照
して以下に説明される。 本発明による半導体記憶装置の概略的な回路構成が第２
図に示されるａ第２図の半導体記憶装置に藝けるビット
線選択トランジスタの基板上での配列パターンが第３図
に示される。 第２図の半導体記憶装置においては、メモリセル領域１
において複数のワード＠ＷＬと複数のビット線ＢＬは互
いに直交して配列されており、各ワード線ＷＬと各ビッ
ト線ＢＬの交叉する位置にメモリセルＭＣが個別に設け
られている。各ワード線ＷＬはローデコーダ回路２に接
続されている。 各ビット線ＢＬは、ビット線選択トランジスタＱＢに接
続される。ビット線選択トランジスタＱＢは４つのブロ
ック３１．３２，３３．３４に分けられており、各ブロ
ックに属するビットａ選択トランジスタＱＢのゲートに
は第１のコラムデコーダ回路４からのコラム選択信号Ｂ
１．Ｂ２．・・・、Ｂ８がそれぞれ印加されている。第
１のコラムデコーダ回路４は下位のアドレス信号ａ。、
ａ １． ａ ２をデコードし、アドレス信号ａ
。Ｉ ａｌｌ Ａ２のパターンに応じて８本のコラ
ム選択信号 Ｂ１゜Ｂ２．・・・、Ｂ８の１本のみを選
択して“Ｈ”にする。各ブロックに属するビット線トラ
ンジスタＱＢからのビット線ＢＬは、ブロック毎に共通
接続され、それぞれブロック選択トランジスタＱＡを介
してセンスアンプ回路ＳＡに接続される。各ブロック選
択トランジスタＱＡのゲートには第２のコラムデコーダ
回路５からのブロック選択信号ＡＩ、Δ２ 、Ａ３ 、
Ａ４が印加される。第２のコラムデコーダ回路５は上位
のアドレス信号ａ３゜ａ４ｆデコードして、アドレス信
号ａ、、ａ４のパターンに応じてブロック選択信号Ａ１
．Ａ２゜Ａ３ 、Ａ４の１つを選択してＨ′にする０第
２図の半導体記憶装置のビット線選択トランジスタＱＢ
が形成される部分の乎面パターンが第３図に示される。 第３図において、１はメモリセル形成領域であり、２は
ローデコーダ回路形成領域であり、４゜５は第１および
第２コラムデコーダ回路形成領域である。ビット線選択
トランジスタＱＢは、矩形フィールドＦＬ内に２個ずつ
形成される。メモリセル形成領域１からのビットｆｆａ
Ｂ ＬけＡｔ配線パターンで各ビット選択トランジス
タＱＢに接続される。第１コラムデコーダ回路４からの
デコード信号Ｂ１．Ｂ２．・・・、Ｂ８は、ビット線Ｂ
Ｌに対し直交して配列されるポリシリコン層により各ビ
ット線選択トランジスタＱＢに接続される。胴線により
示されるポリシリコン層は各ビット線選択トランジスタ
ＱＢのゲート（ｌ−構成している。各ブロック３１に属
する８個のトランジスタＱＢは、第３図に示されるよう
にビット線ＢＬの走行方向に沿って配列される。弛のブ
ロック３２．３３．３４［ついても同様である。矩形フ
ィールドＦＬ／ば、ブロック選択トランジスタＱＡを形
成するためのフィールドであり、それぞれ２個のトラン
ジスタＱＡが形成されている。第３図のパターンにおい
ては、各ブロックに属するビット線選択トランジスタＱ
Ｂ７′ｌＫピッ）線ＢＬの走行方向に沿って配列きれて
いるためにビット線のパターンをトランジスタＱＢの形
成される領域の幅よりも微細化されている。 第４図は、本発明による半導体記憶装置におけるビット
線選択トランジスタの配列方法をより簡単化して説明す
る図である。 発明の効果 本発明によれば、半導体記憶装置において、ビット線の
パターンを微細化することができ、それにより半導体記
憶装置の集積度を向上させることができる。 ４、図面の簡単な説明 第１図は、従来形の半導体記憶装置におけるビット線選
択トランジスタの配列パターンを示す図、第２図は、本
発明による半導体記憶装置の概略的回路構成を示す図、
第３図は、第２図の半導体記憶装置におけるビット線選
択トランジスタの配列パターンを示す図、第４図は、本
発明による半導体記憶装置におけるビット線選択トラン
ジスタの配列方法を簡単化して示す図である。 （符号の説明） １・・・メモリセル領域、 ２・・・ローデコーダ回
路、３１．３２，３３．３４・・・ビット線選択トラン
ジスタのブロック、 ４・・・第１コラムデコーダ回
路。 ５・・・第２コラムデコーダ回路、 ＷＬ・・・ワー
ド線、ＢＬ・・・ビットＨＨ１Ｍ Ｃ・・・メモリセル
、 ＱＢ・・・ビット線選択トランジスタ、 ＱＡ
・・・プロνり選択トランジスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之
択トランジスタの配列パターンを示す図、第２図は、本
発明による半導体記憶装置の概略的回路構成を示す図、
第３図は、第２図の半導体記憶装置におけるビット疎選
択トランジスタの配列ノ（ターンを示す図、第４図は、
本発明による半導体記憶装置におけるビット軌迷択トラ
ンソスタの配列方法を簡単化して示す図である。 （符号の説明） １・・・メモリセル領域、２・・・ローデコーダ回路、
３１．３２．３３．・３４・・・ビット瞼カ択トランノ
スタのブロック、４・・・第１コラムデコーダ回路、５
・・・第２コラムデコーダ回路、ＷＬ・・・ワード組、
ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＱＢ・・
・ビット線選択トランジスタ、ＱＡ・・・ブロック選択
トランジスタ。 第４回 手続補正書（自発） 日召和５８年３ 月２３日 特許庁長官 若杉和 夫 殿 １、事件の表示 昭和５８年 特許願 第１９６９７号２、発明の名称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名 称 （５２２）冨士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 （］）明細書の「特許請求の範囲」の榴（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」の欄を別紙のとおり
補正する。 （２）明細書の「発明の詳細な説明」の欄を次のとおり
補正する。 第４頁第１〜１２行目 「本発明においては、・・・・・・が提供される。」を
削除し、下記の文章に置き換える。 「上記９目的は、抜取のワード線おまひ初数のビット線
が互いｉ／（ｍ直交して配列され、各ワード線と各ビッ
ト線が交叉する位置にメモリセルがそれぞれ配置され、
各ビット線はビット線選択トランジスタを介してセンス
アンプ回路に接続され、該ビット線選択トランジスタは
該ビット線の延在する方向に複数個配列され、かつ該ビ
ット線選択トランジスタのゲートがそれぞれ該ビット線
の延在する方向と直交するように配置され、それぞれの
該ゲートにコラム選択信号を受る様に構成されているこ
とを特徴とする半導体記憶装置によって達成される。」 ７、添付＠類の目録 補正特許請求の範囲 １ 通２、特許請求の
範囲 複数のワード線および複数のビット線が互いに直交して
配列され、各ワード線と各ビット線が交叉する位置にメ
モリセルがそれぞれ配置され、各ビット線はビット線選
択トランジスタを介してセンスアンプ回路に接続され、
該ビット線選択トランジスタは該ビット線の延在する方
向に複数個配列され、かつ該ピント線選択トランジスタ
のゲートがそれぞれ該ビット線の延在する方向と直交す
るように配置され、それぞれの該ゲートにコラム選択信
号を受る様に構成されていることを特徴とする半導体記
憶装置。 手続補正書 昭和５９年４ 月 ７７日 特許庁長官若杉 和 夫 殿 １、事件の表示 昭和５８年 特許願 第０１９６９７号２、発明の名
称 半導体記憶装置 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 ５、補正の対象 明細書全文 ６、補正の内容 明細書全文を別紙のとおりに補正する。 ｌ 添付書類の目録 全文補正明細書 １１ｍ 全文補正明細書 １、発明の名称 半導体記憶装置 ２、特許請求の範囲 共通接続したことを特徴とする半導体記憶装置。 ５、 発明の詳細な説明 発明の技術分野 本発明は、半導体記憶装置に関し、特にビット線のピッ
チが微細化され得るノくターン配置方法を用いた半導体
記憶装置に関する。 技術の背景 一般に、半導体記憶装置においては、複数のワード線お
よび複数のビット線が互いに直交して配列され、各ワー
ド線と各ビット線の交叉する位置にメモリセルがそれぞ
れ設けられている。各ワード線はローデコーダ回路に接
続されており、各ビット線はビット線選択トランジスタ
を介してセンスアンプ回路に接続される。各ビット！選
択トランジスタのゲートは、コラムデコーダ回路に接続
される。 ところで、近年半導体記憶装置の集積庁ヲ増大すること
が要求されるに従い、各ワード線および各ビット線の微
細化が生じている。ビット線パターンを微細化するため
には、当然ビット線選択トランジスタの配列間隔を微細
化することが要求される。 従来技術と問題点 従来形の半導体記憶装置におけるビット線選択トランジ
スタの配列方法が第１図に示される。第１図において、
ＢＬＩ、ＢＬ２．、・ＢＬ８はビット線であり、Ｂ１．
Ｂ２・・・Ｂ８はコラムデコーダ回路からのデコード信
号である。Ｆｌ、Ｆ２．Ｆ３゜Ｆ４はビット線選択トラ
ンジスタ形成フィールドであり、斜線部で示されるＰＳ
Ｌは第１層配線層（例えばポリシリコン層）である。各
フィールドには、２個ずつのビットａ選択トランジスタ
が形成される。ところで、第１図のパターンにおいては
、ビット線選択トランジスタはビット線の走行方向に対
して垂直な方向に配列されており、従ってピット、＠Ｂ
Ｌのピッチは各トランジスタの形成される幅より小ざく
することができないという問題がある。 発明の目的 本発明の目的は、前記の従来形の問題点にかんがみ、半
導体記憶装置においてビット線選択トランジスタの配列
方向を変えることによりビットｌパターンを微細化する
ことを、可能ならしめることにある。 発明の構成 上記の目的は、複数のビット線から成るビ・シト線群に
対して、選択トランジスタをビット線数に対応する数該
ビット線の延在方向に配列した列を複数設け、各列の選
択トランジスタのゲート電極をそれぞれ該ビット線の延
在する方向と直交する方向に延在させて隣接する列の選
択トランジスタのゲート電極と共通接続したことを特徴
とする半導体記憶装置によって達成される。 発明の実施例 本発明の一実施例としての半導体記憶装置が図面を参照
して以下に説明される。 本発明による半導体記憶装置の概略的な回路構成が第２
図に示されるａ第２図の半導体記憶装置に藝けるビット
線選択トランジスタの基板上での配列パターンが第３図
に示される。 第２図の半導体記憶装置においては、メモリセル領域１
において複数のワード＠ＷＬと複数のビット線ＢＬは互
いに直交して配列されており、各ワード線ＷＬと各ビッ
ト線ＢＬの交叉する位置にメモリセルＭＣが個別に設け
られている。各ワード線ＷＬはローデコーダ回路２に接
続されている。 各ビット線ＢＬは、ビット線選択トランジスタＱＢに接
続される。ビット線選択トランジスタＱＢは４つのブロ
ック３１．３２，３３．３４に分けられており、各ブロ
ックに属するビットａ選択トランジスタＱＢのゲートに
は第１のコラムデコーダ回路４からのコラム選択信号Ｂ
１．Ｂ２．・・・、Ｂ８がそれぞれ印加されている。第
１のコラムデコーダ回路４は下位のアドレス信号ａ。、
ａ １． ａ ２をデコードし、アドレス信号ａ
。Ｉ ａｌｌ Ａ２のパターンに応じて８本のコラ
ム選択信号 Ｂ１゜Ｂ２．・・・、Ｂ８の１本のみを選
択して“Ｈ”にする。各ブロックに属するビット線トラ
ンジスタＱＢからのビット線ＢＬは、ブロック毎に共通
接続され、それぞれブロック選択トランジスタＱＡを介
してセンスアンプ回路ＳＡに接続される。各ブロック選
択トランジスタＱＡのゲートには第２のコラムデコーダ
回路５からのブロック選択信号ＡＩ、Δ２ 、Ａ３ 、
Ａ４が印加される。第２のコラムデコーダ回路５は上位
のアドレス信号ａ３゜ａ４ｆデコードして、アドレス信
号ａ、、ａ４のパターンに応じてブロック選択信号Ａ１
．Ａ２゜Ａ３ 、Ａ４の１つを選択してＨ′にする０第
２図の半導体記憶装置のビット線選択トランジスタＱＢ
が形成される部分の乎面パターンが第３図に示される。 第３図において、１はメモリセル形成領域であり、２は
ローデコーダ回路形成領域であり、４゜５は第１および
第２コラムデコーダ回路形成領域である。ビット線選択
トランジスタＱＢは、矩形フィールドＦＬ内に２個ずつ
形成される。メモリセル形成領域１からのビットｆｆａ
Ｂ ＬけＡｔ配線パターンで各ビット選択トランジス
タＱＢに接続される。第１コラムデコーダ回路４からの
デコード信号Ｂ１．Ｂ２．・・・、Ｂ８は、ビット線Ｂ
Ｌに対し直交して配列されるポリシリコン層により各ビ
ット線選択トランジスタＱＢに接続される。胴線により
示されるポリシリコン層は各ビット線選択トランジスタ
ＱＢのゲート（ｌ−構成している。各ブロック３１に属
する８個のトランジスタＱＢは、第３図に示されるよう
にビット線ＢＬの走行方向に沿って配列される。弛のブ
ロック３２．３３．３４［ついても同様である。矩形フ
ィールドＦＬ／ば、ブロック選択トランジスタＱＡを形
成するためのフィールドであり、それぞれ２個のトラン
ジスタＱＡが形成されている。第３図のパターンにおい
ては、各ブロックに属するビット線選択トランジスタＱ
Ｂ７′ｌＫピッ）線ＢＬの走行方向に沿って配列きれて
いるためにビット線のパターンをトランジスタＱＢの形
成される領域の幅よりも微細化されている。 第４図は、本発明による半導体記憶装置におけるビット
線選択トランジスタの配列方法をより簡単化して説明す
る図である。 発明の効果 本発明によれば、半導体記憶装置において、ビット線の
パターンを微細化することができ、それにより半導体記
憶装置の集積度を向上させることができる。 ４、図面の簡単な説明 第１図は、従来形の半導体記憶装置におけるビット線選
択トランジスタの配列パターンを示す図、第２図は、本
発明による半導体記憶装置の概略的回路構成を示す図、
第３図は、第２図の半導体記憶装置におけるビット線選
択トランジスタの配列パターンを示す図、第４図は、本
発明による半導体記憶装置におけるビット線選択トラン
ジスタの配列方法を簡単化して示す図である。 （符号の説明） １・・・メモリセル領域、 ２・・・ローデコーダ回
路、３１．３２，３３．３４・・・ビット線選択トラン
ジスタのブロック、 ４・・・第１コラムデコーダ回
路。 ５・・・第２コラムデコーダ回路、 ＷＬ・・・ワー
ド線、ＢＬ・・・ビットＨＨ１Ｍ Ｃ・・・メモリセル
、 ＱＢ・・・ビット線選択トランジスタ、 ＱＡ
・・・プロνり選択トランジスタ。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之
Claims (1)
- 複数のワード線および複数のビット線が互いに直交して
配列され、各ワード線と各ピント線が交叉する位置にメ
モリセルがそれぞれ配置され、各ビットｍはビットｅ選
択トランジスタを介してセンスアンプ回路に接続され、
かつ該ビット倫選択トランノスタのゲートにコラム選択
侶号全受ける半導体記憶装置であって、該ビット線選択
トラ／ノスタは該ビア）紛の延在する方向に因数個配夕
１］され、かつ該ビットａｔ＋選択トランジスタのゲー
トがそれぞれ該ビット線の延在する方向と直交するよう
に自１１涯されていることを特徴とする半導体り１憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019697A JPS59161061A (ja) | 1983-02-10 | 1983-02-10 | 半導体記憶装置 |
| US06/577,998 US4615021A (en) | 1983-02-10 | 1984-02-08 | Semiconductor memory device |
| EP84300789A EP0119002B1 (en) | 1983-02-10 | 1984-02-08 | Semiconductor memory device |
| DE8484300789T DE3484519D1 (de) | 1983-02-10 | 1984-02-08 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019697A JPS59161061A (ja) | 1983-02-10 | 1983-02-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161061A true JPS59161061A (ja) | 1984-09-11 |
| JPS6332271B2 JPS6332271B2 (ja) | 1988-06-29 |
Family
ID=12006450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58019697A Granted JPS59161061A (ja) | 1983-02-10 | 1983-02-10 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4615021A (ja) |
| EP (1) | EP0119002B1 (ja) |
| JP (1) | JPS59161061A (ja) |
| DE (1) | DE3484519D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0391193A (ja) * | 1989-08-31 | 1991-04-16 | Fujitsu Ltd | 半導体記憶装置 |
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1983
- 1983-02-10 JP JP58019697A patent/JPS59161061A/ja active Granted
-
1984
- 1984-02-08 EP EP84300789A patent/EP0119002B1/en not_active Expired - Lifetime
- 1984-02-08 DE DE8484300789T patent/DE3484519D1/de not_active Expired - Fee Related
- 1984-02-08 US US06/577,998 patent/US4615021A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6332271B2 (ja) | 1988-06-29 |
| EP0119002A3 (en) | 1988-01-27 |
| US4615021A (en) | 1986-09-30 |
| EP0119002A2 (en) | 1984-09-19 |
| EP0119002B1 (en) | 1991-05-02 |
| DE3484519D1 (de) | 1991-06-06 |
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