JPH0772991B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0772991B2 JPH0772991B2 JP63309236A JP30923688A JPH0772991B2 JP H0772991 B2 JPH0772991 B2 JP H0772991B2 JP 63309236 A JP63309236 A JP 63309236A JP 30923688 A JP30923688 A JP 30923688A JP H0772991 B2 JPH0772991 B2 JP H0772991B2
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
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- G11C—STATIC STORES
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に複数のメモリア
レイからなる半導体記憶装置に関する。
レイからなる半導体記憶装置に関する。
［従来の技術］ 第７図は、一般的なダイナミック・ランダム・アクセス
・メモリ（以下、DRAMという）の主要部の構成を示す回
路図である。
・メモリ（以下、DRAMという）の主要部の構成を示す回
路図である。
第７図において、メモリアレイ10には、複数のワード線
WL0〜WLiおよび複数のビット線対B0,▲▼〜Bj,▲
▼が互いに交差するように配置されており、それらの
交点にメモリセルMCが設けられている。すなわち、複数
のメモリセルMCがマトリクス状に配置されている。ビッ
ト線対B0,▲▼〜Bj,▲▼の各々は、トランジス
タQ1,Q2からなるI/Oゲートを介して入出力線対I/O,▲
▼に接続されている。また、ビット線対B0,▲
▼〜Bj,▲▼の各々には、センスアンプSAが接続さ
れている。複数のセンスアンプSAがセンスアンプ部30を
構成し、複数のI/OゲートがI/Oゲート部40を構成する。
WL0〜WLiおよび複数のビット線対B0,▲▼〜Bj,▲
▼が互いに交差するように配置されており、それらの
交点にメモリセルMCが設けられている。すなわち、複数
のメモリセルMCがマトリクス状に配置されている。ビッ
ト線対B0,▲▼〜Bj,▲▼の各々は、トランジス
タQ1,Q2からなるI/Oゲートを介して入出力線対I/O,▲
▼に接続されている。また、ビット線対B0,▲
▼〜Bj,▲▼の各々には、センスアンプSAが接続さ
れている。複数のセンスアンプSAがセンスアンプ部30を
構成し、複数のI/OゲートがI/Oゲート部40を構成する。
Ｘデコーダ20は、外部から与えられるＸアドレス信号に
応答して、ワード線WL0〜WLiのうち１つを選択し、その
ワード線の電位を立上げる。これにより、選択されたワ
ード線に接続される複数のメモリセルMCに蓄えられた情
報電荷が、データとしてそれぞれ対応するビット線に読
出される。その結果、各ビット線対を構成する２つのビ
ット線間に微小な電位差が生じる。この微小な電位差が
対応するセンスアンプSAにより増幅される。一方、Ｙデ
コーダ50は、外部から与えられるＹアドレス信号に応答
して、１組のビット線対を選択し、対応するI/Oゲート
にコラム選択線CLを介してコラム選択信号を与える。こ
れにより、選択されたビット線対が入出力線対I/O,▲
▼に接続される。その結果、入出力線対I/O,▲
▼にデータが読出され、そのデータは出力系回路（図
示せず）を通して外部出力ピンに出力される。
応答して、ワード線WL0〜WLiのうち１つを選択し、その
ワード線の電位を立上げる。これにより、選択されたワ
ード線に接続される複数のメモリセルMCに蓄えられた情
報電荷が、データとしてそれぞれ対応するビット線に読
出される。その結果、各ビット線対を構成する２つのビ
ット線間に微小な電位差が生じる。この微小な電位差が
対応するセンスアンプSAにより増幅される。一方、Ｙデ
コーダ50は、外部から与えられるＹアドレス信号に応答
して、１組のビット線対を選択し、対応するI/Oゲート
にコラム選択線CLを介してコラム選択信号を与える。こ
れにより、選択されたビット線対が入出力線対I/O,▲
▼に接続される。その結果、入出力線対I/O,▲
▼にデータが読出され、そのデータは出力系回路（図
示せず）を通して外部出力ピンに出力される。
第8A図は、最も一般的なDRAMのメモリセルの断面図であ
る。シリコン基板101上にn+拡散領域102および105が形
成されている。n+拡散領域102、第１ポリシリコン層103
およびこれらの間の薄い酸化膜104により蓄積容量が形
成される。また、n+拡散領域102、n+拡散領域105、およ
びそれらの間の領域の上部に絶縁膜を介して設けられた
第２ポリシリコン層106によりアクセストランジスタが
形成される。さらに、第１アルミニウム層107とn+拡散
領域105との間にコンタクトが形成されている。第１ポ
リシリコン層103がセルプレート電極として用いられ、
第２ポリシリコン層106がワード線として用いられ、第
１アルミニウム層107がビット線として用いられる。な
お、このようにして形成されたメモリセルは酸化シリコ
ン膜108により他のメモリセルから分離されている。
る。シリコン基板101上にn+拡散領域102および105が形
成されている。n+拡散領域102、第１ポリシリコン層103
およびこれらの間の薄い酸化膜104により蓄積容量が形
成される。また、n+拡散領域102、n+拡散領域105、およ
びそれらの間の領域の上部に絶縁膜を介して設けられた
第２ポリシリコン層106によりアクセストランジスタが
形成される。さらに、第１アルミニウム層107とn+拡散
領域105との間にコンタクトが形成されている。第１ポ
リシリコン層103がセルプレート電極として用いられ、
第２ポリシリコン層106がワード線として用いられ、第
１アルミニウム層107がビット線として用いられる。な
お、このようにして形成されたメモリセルは酸化シリコ
ン膜108により他のメモリセルから分離されている。
メモリセルの等価回路を第8C図に示す。ビット線BLが第
8A図の第１アルミニウム層107により形成され、ワード
線WLが第２ポリシリコン層106により形成される。ま
た、ストレージノードＮがn+拡散領域102により形成さ
れ、セルプレート電極PLが第１ポリシコン層103により
形成される。
8A図の第１アルミニウム層107により形成され、ワード
線WLが第２ポリシリコン層106により形成される。ま
た、ストレージノードＮがn+拡散領域102により形成さ
れ、セルプレート電極PLが第１ポリシコン層103により
形成される。
ポリシリコン層およびアルミニウム層は容易に形成され
るので、従来より半導体記憶装置の配線材料として多く
用いられてきた。なお、アルミニウムの融点はポリシリ
コンの融点よりも低いので、ワード線WLとしてはポリシ
リコン層が用いられる。
るので、従来より半導体記憶装置の配線材料として多く
用いられてきた。なお、アルミニウムの融点はポリシリ
コンの融点よりも低いので、ワード線WLとしてはポリシ
リコン層が用いられる。
第９図は、第７図に示した構成を有するDRAMの全体のレ
イアウトを示すブロック図である。
イアウトを示すブロック図である。
このDRAMは、１列に配列された８個のメモリアレイを含
む。これらの８個のメモリアレイは、４つのブロックに
分割され、各ブロックはメモリアレイ10aおよびメモリ
アレイ10bを含む。メモリアレイ10aとメモリアレイ10b
との間には、メモリアレイ10aに対応するセンスアンプ
部30およびI/Oゲート部40、メモリアレイ10bに対応する
センスアンプ部30およびI/Oゲート部40、およびそれら
に共通のＹデコーダ50が配置されている。また、メモリ
アレイ10aおよび10bの各々にはＸデコーダ20が設けられ
ている。さらに、１列に配列された８個のメモリアレイ
の側部には、周辺回路60が設けられている。周辺回路60
は、メモリアレイ10a,10b、Ｘデコーダ20、Ｙデコーダ5
0、センスアンプ部30などを駆動するための信号を発生
する回路、外部から与えられるアドレス信号をＸデコー
ダ20およびＹデコーダ50に与えるためのアドレスバッフ
ァ、およびデータをI/Oゲート部40に入力または出力す
るための回路などを含む。
む。これらの８個のメモリアレイは、４つのブロックに
分割され、各ブロックはメモリアレイ10aおよびメモリ
アレイ10bを含む。メモリアレイ10aとメモリアレイ10b
との間には、メモリアレイ10aに対応するセンスアンプ
部30およびI/Oゲート部40、メモリアレイ10bに対応する
センスアンプ部30およびI/Oゲート部40、およびそれら
に共通のＹデコーダ50が配置されている。また、メモリ
アレイ10aおよび10bの各々にはＸデコーダ20が設けられ
ている。さらに、１列に配列された８個のメモリアレイ
の側部には、周辺回路60が設けられている。周辺回路60
は、メモリアレイ10a,10b、Ｘデコーダ20、Ｙデコーダ5
0、センスアンプ部30などを駆動するための信号を発生
する回路、外部から与えられるアドレス信号をＸデコー
ダ20およびＹデコーダ50に与えるためのアドレスバッフ
ァ、およびデータをI/Oゲート部40に入力または出力す
るための回路などを含む。
なお、特開昭62−180594号公報には、２つのメモリセル
アレイブロックを備え、かつそれらのメモリセルアレイ
ブロックの間に通常アクセス用周辺回路およびリフレッ
シュ用周辺回路が配置された半導体記憶装置が開示され
ている。この半導体記憶装置においては、２つのメモリ
セルアレイブロックのうちいずれか一方が選択的に駆動
される。この半導体記憶装置は、通常アクセス用周辺回
路およびリフレッシュ用周辺回路と２つのメモリセルア
レイブロックとの間に接続される配線が短くて済むとい
う利点を有する。しかしながら、通常アクセス用周辺回
路およびリフレッシュ用周辺回路により２つのメモリセ
ルアレイブロックしか駆動されないので、大容量化に限
度があるという欠点がある。
アレイブロックを備え、かつそれらのメモリセルアレイ
ブロックの間に通常アクセス用周辺回路およびリフレッ
シュ用周辺回路が配置された半導体記憶装置が開示され
ている。この半導体記憶装置においては、２つのメモリ
セルアレイブロックのうちいずれか一方が選択的に駆動
される。この半導体記憶装置は、通常アクセス用周辺回
路およびリフレッシュ用周辺回路と２つのメモリセルア
レイブロックとの間に接続される配線が短くて済むとい
う利点を有する。しかしながら、通常アクセス用周辺回
路およびリフレッシュ用周辺回路により２つのメモリセ
ルアレイブロックしか駆動されないので、大容量化に限
度があるという欠点がある。
ところで、たとえば1MビットDRAMの場合、１つのメモリ
アレイには、256本のワード線、および512組のビット線
対が含まれる。したがって、各ワード線は1024本のビッ
ト線を横切ることになり、かなり長くなる。そのため、
上記のようにワード線がポリシリコン層により形成され
ている場合、そのワード線の抵抗値が高くなる。その結
果、Ｘデコーダ20の出力が立上がってから、Ｘデコーダ
20から最も遠い位置にあるメモリセルのアクセストラン
ジスタのゲート電位が立上がるまで、かなりの遅延時間
がある。この遅延時間はDRAMのアクセス時間の遅延につ
ながり、そのDRAMの性能を劣化させることになり好まし
くない。
アレイには、256本のワード線、および512組のビット線
対が含まれる。したがって、各ワード線は1024本のビッ
ト線を横切ることになり、かなり長くなる。そのため、
上記のようにワード線がポリシリコン層により形成され
ている場合、そのワード線の抵抗値が高くなる。その結
果、Ｘデコーダ20の出力が立上がってから、Ｘデコーダ
20から最も遠い位置にあるメモリセルのアクセストラン
ジスタのゲート電位が立上がるまで、かなりの遅延時間
がある。この遅延時間はDRAMのアクセス時間の遅延につ
ながり、そのDRAMの性能を劣化させることになり好まし
くない。
そこでワード線における遅延を解消するために、次の述
べるワード線の杭打ち配線が用いられている。このワー
ド線の杭打ち配線を説明するための図を第10A図および
第10B図に示す。ポリシリコン層により形成されたワー
ド線WLの上部にアルミニウム層ALが設けられている。ワ
ード線WLを４等分することにより得られた３つの点およ
び両端の２つの点において、ワード線WLとアルミニウム
層ALとの間にコンタクト部CNが形成される。アルミニウ
ムのシート抵抗（単位幅当たりの抵抗）はポリシリコン
のシート抵抗よりも３桁程度低いので、無視することが
できる。杭打ち配線がない場合のＸデコーダ20から最も
遠い位置にあるメモリセルまでのワード線WLの抵抗値を
4R0とする。第10A図に示すように杭打ち配線がある場合
には、互いに隣り合うコンタクト部CNとコンタクト部CN
との中間の位置にあるメモリセルまでの抵抗値が最も高
くなる。しかし、この場合の抵抗値は（1/2）R0とな
り、杭打ち配線がない場合の抵抗値に比べて1/8にな
る。
べるワード線の杭打ち配線が用いられている。このワー
ド線の杭打ち配線を説明するための図を第10A図および
第10B図に示す。ポリシリコン層により形成されたワー
ド線WLの上部にアルミニウム層ALが設けられている。ワ
ード線WLを４等分することにより得られた３つの点およ
び両端の２つの点において、ワード線WLとアルミニウム
層ALとの間にコンタクト部CNが形成される。アルミニウ
ムのシート抵抗（単位幅当たりの抵抗）はポリシリコン
のシート抵抗よりも３桁程度低いので、無視することが
できる。杭打ち配線がない場合のＸデコーダ20から最も
遠い位置にあるメモリセルまでのワード線WLの抵抗値を
4R0とする。第10A図に示すように杭打ち配線がある場合
には、互いに隣り合うコンタクト部CNとコンタクト部CN
との中間の位置にあるメモリセルまでの抵抗値が最も高
くなる。しかし、この場合の抵抗値は（1/2）R0とな
り、杭打ち配線がない場合の抵抗値に比べて1/8にな
る。
上記のようにワード線に杭打ち配線を設ける場合には、
ワード線とアルミニウム層とのコンタクト部を設けるた
めに、メモリセル間に隙間を設ける必要がある。そのた
め、第10B図に示すように、メモリアレイ10は、４つの
メモリセル群11に分割され、メモリセル群11とメモリセ
ル群11との間に杭打ち部12となる隙間が設けられる。
ワード線とアルミニウム層とのコンタクト部を設けるた
めに、メモリセル間に隙間を設ける必要がある。そのた
め、第10B図に示すように、メモリアレイ10は、４つの
メモリセル群11に分割され、メモリセル群11とメモリセ
ル群11との間に杭打ち部12となる隙間が設けられる。
このようにワード線の杭打ち配線が設けられる場合のメ
モリセルの断面図を第8B図に示す。第8B図のメモリセル
においては、ビット線が第１アルミニウム層107の代わ
りに第３ポリシリコン層109により形成される。また、
ワード線となる第２ポリシリコン層106の上部に第１ア
ルミニウム層110がその第２ポリシリコン層106と平行に
形成される。第１アルミニウム層110と第２ポリシリコ
ン層106との間に、第10A図に示すように、一定距離ごと
にコンタクト部が形成される。これにより、第２ポリシ
リコン層106からなるワード線の抵抗値が減少し、ワー
ド線により伝達される電位変化の遅延時間が減少する。
モリセルの断面図を第8B図に示す。第8B図のメモリセル
においては、ビット線が第１アルミニウム層107の代わ
りに第３ポリシリコン層109により形成される。また、
ワード線となる第２ポリシリコン層106の上部に第１ア
ルミニウム層110がその第２ポリシリコン層106と平行に
形成される。第１アルミニウム層110と第２ポリシリコ
ン層106との間に、第10A図に示すように、一定距離ごと
にコンタクト部が形成される。これにより、第２ポリシ
リコン層106からなるワード線の抵抗値が減少し、ワー
ド線により伝達される電位変化の遅延時間が減少する。
次に、第11図は、他のDRAMの主要部の構成を示す回路図
である。このDRAMにおいては、Ｙデコーダ50が複数のメ
モリアレイに共通に用いられる。第11図においては、Ｙ
デコーダ50はメモリアレイ10aおよび10bに共通に用いら
れている。この場合、Ｙデコーダ50のコラム選択線CLは
アルミニウム層により形成される。このコラム選択線CL
はメモリアレイ10aおよび10bを縦断するように設けられ
る。通常のコラム選択線は、ビット線、ワード線および
ワード線の杭打ち配線のいずれかを形成する配線層と同
じ配線層で形成されているので、コラム選択線がメモリ
アレイを縦断することはできない。そのため、第8A図お
よび第8B図に示されるようにメモリセル内で第１アルミ
ニウム層が用いられている場合は、コラム選択線は第２
アルミニウム層により形成される。
である。このDRAMにおいては、Ｙデコーダ50が複数のメ
モリアレイに共通に用いられる。第11図においては、Ｙ
デコーダ50はメモリアレイ10aおよび10bに共通に用いら
れている。この場合、Ｙデコーダ50のコラム選択線CLは
アルミニウム層により形成される。このコラム選択線CL
はメモリアレイ10aおよび10bを縦断するように設けられ
る。通常のコラム選択線は、ビット線、ワード線および
ワード線の杭打ち配線のいずれかを形成する配線層と同
じ配線層で形成されているので、コラム選択線がメモリ
アレイを縦断することはできない。そのため、第8A図お
よび第8B図に示されるようにメモリセル内で第１アルミ
ニウム層が用いられている場合は、コラム選択線は第２
アルミニウム層により形成される。
上記のことに関しては、たとえば、IEEE JOURNAL OF
SOLID−STATE CIRCUITS,VOL.SC−21,NO.3,JUNE 198
6の第８図にも示されている。
SOLID−STATE CIRCUITS,VOL.SC−21,NO.3,JUNE 198
6の第８図にも示されている。
第11図に示される構成の利点は、１つのＹデコーダがメ
モリアレイ群の端部に設けられ、かつコラム選択線のみ
が複数のメモリアレイに延ばされているので、メモリア
レイごとにＹデコーダが設けられる必要がないことであ
る。
モリアレイ群の端部に設けられ、かつコラム選択線のみ
が複数のメモリアレイに延ばされているので、メモリア
レイごとにＹデコーダが設けられる必要がないことであ
る。
また、第11図のDRAMにおいては、シェアードセンスアン
プが用いられている。シェアードセンスアンプにおいて
は、第11図に示すように、１つのセンスアンプSAにより
２組のビット線対が駆動される。すなわち、センスアン
プSAは、トランジスタQ3,Q4を介してメモリアレイ10aの
ビット線対BL1,BL2に接続されかつトランジスタQ5,Q6を
介してメモリアレイ10bのビット線対BL3,BL4に接続され
ている。複数のトランジスタQ3およびQ4が第１のアレイ
選択スイッチ70aを構成し、複数のトランジスタQ5およ
びQ6が第２のアレイ選択スイッチ70bを構成する。
プが用いられている。シェアードセンスアンプにおいて
は、第11図に示すように、１つのセンスアンプSAにより
２組のビット線対が駆動される。すなわち、センスアン
プSAは、トランジスタQ3,Q4を介してメモリアレイ10aの
ビット線対BL1,BL2に接続されかつトランジスタQ5,Q6を
介してメモリアレイ10bのビット線対BL3,BL4に接続され
ている。複数のトランジスタQ3およびQ4が第１のアレイ
選択スイッチ70aを構成し、複数のトランジスタQ5およ
びQ6が第２のアレイ選択スイッチ70bを構成する。
第11図に示されるシェアードセンスアンプの動作を第12
図のタイミングチャートを用いて簡単に説明する。
図のタイミングチャートを用いて簡単に説明する。
第12図において、外部から与えられるロウアドレススト
ローブ信号▲▼が「Ｈ」レベルである非活性時に
は、第１のスイッチ活性化信号φs1および第２のスイッ
チ活性化信号φs2はともに「Ｈ」レベルとなっている。
したがって、トランジスタQ3〜Q6はすべてオン状態とな
っており、ビット線対BL1,BL2およびビット線対BL3,BL4
がセンスアンプSAに接続されている。
ローブ信号▲▼が「Ｈ」レベルである非活性時に
は、第１のスイッチ活性化信号φs1および第２のスイッ
チ活性化信号φs2はともに「Ｈ」レベルとなっている。
したがって、トランジスタQ3〜Q6はすべてオン状態とな
っており、ビット線対BL1,BL2およびビット線対BL3,BL4
がセンスアンプSAに接続されている。
ロウアドレスストローブ信号▲▼が「Ｌ」レベル
に立下がることによりDRAMが活性状態となると、外部か
ら与えられるＸアドレス信号に応答して、メモリアレイ
10aおよび10bのうちいずれか一方が選択される。たとえ
ば、メモリアレイ10aが選択されると、第１のスイッチ
活性化信号φS1は「Ｈ」レベルを維持するが第２のスイ
ッチ活性化信号φS2は「Ｌ」レベルに立下がる。これに
より、トランジスタQ5,Q6がオフ状態となり、ビット線
対BL3,BL4がセンスアンプSAから切り離される。この場
合、メモリアレイ10b内のすべてのビット線対がセンス
アンプから切り離される。
に立下がることによりDRAMが活性状態となると、外部か
ら与えられるＸアドレス信号に応答して、メモリアレイ
10aおよび10bのうちいずれか一方が選択される。たとえ
ば、メモリアレイ10aが選択されると、第１のスイッチ
活性化信号φS1は「Ｈ」レベルを維持するが第２のスイ
ッチ活性化信号φS2は「Ｌ」レベルに立下がる。これに
より、トランジスタQ5,Q6がオフ状態となり、ビット線
対BL3,BL4がセンスアンプSAから切り離される。この場
合、メモリアレイ10b内のすべてのビット線対がセンス
アンプから切り離される。
次に、Ｘアドレス信号に応答して、メモリアレイ10a内
の１本のワード線WLの電位が立上がり、そのワード線に
接続された複数のメモリセルに蓄えられた情報電荷がそ
れぞれ対応するビット線に読出される。このとき、メモ
リアレイ10b内のワード線の電位は立上がらない。セン
スアンプ活性化信号φSAが「Ｈ」レベルに立上がること
によりセンスアンプSAが活性化され、各ビット線対を構
成する２本のビット線間の電位差が増幅される。第12図
においてビット線対の各ビット線の電位は、BL,▲
▼で示される。その後、外部から与えられるＹアドレス
信号に応答して、１つのコラム選択線CLが選択され、そ
のコラム選択線CLに与えられるコラム選択信号φCSが
「Ｈ」レベルに立上がる。その結果、１組のトランジス
タQ1,Q2がオンし、対応するビット線対BL1,BL2が入出力
線対I/O,▲▼に接続される。
の１本のワード線WLの電位が立上がり、そのワード線に
接続された複数のメモリセルに蓄えられた情報電荷がそ
れぞれ対応するビット線に読出される。このとき、メモ
リアレイ10b内のワード線の電位は立上がらない。セン
スアンプ活性化信号φSAが「Ｈ」レベルに立上がること
によりセンスアンプSAが活性化され、各ビット線対を構
成する２本のビット線間の電位差が増幅される。第12図
においてビット線対の各ビット線の電位は、BL,▲
▼で示される。その後、外部から与えられるＹアドレス
信号に応答して、１つのコラム選択線CLが選択され、そ
のコラム選択線CLに与えられるコラム選択信号φCSが
「Ｈ」レベルに立上がる。その結果、１組のトランジス
タQ1,Q2がオンし、対応するビット線対BL1,BL2が入出力
線対I/O,▲▼に接続される。
なお、上記のようなシェアードセンスアンプは、第13図
に示すように、コラム選択線がメモリアレイを縦断しな
い構成を有するDRAMにも適用可能である。この場合は、
第13図に示すように、メモリアレイ10a内のビット線対B
L1,BL2を入出力線対I/O,▲▼に接続するために
は、センスアンプSAの活性化後、再びトランジスタQ5,Q
6をオン状態にすることによりビット線対BL1,BL2をビッ
ト線対BL3,BL4を介して入出力線対I/O,▲▼に接
続する必要がある。このとき、メモリアレイ10b内のビ
ット線において充放電が行なわれるので、第13図のDRAM
は、第11図のDRAMに比べて消費電力およびアクセス時間
の点で不利である。
に示すように、コラム選択線がメモリアレイを縦断しな
い構成を有するDRAMにも適用可能である。この場合は、
第13図に示すように、メモリアレイ10a内のビット線対B
L1,BL2を入出力線対I/O,▲▼に接続するために
は、センスアンプSAの活性化後、再びトランジスタQ5,Q
6をオン状態にすることによりビット線対BL1,BL2をビッ
ト線対BL3,BL4を介して入出力線対I/O,▲▼に接
続する必要がある。このとき、メモリアレイ10b内のビ
ット線において充放電が行なわれるので、第13図のDRAM
は、第11図のDRAMに比べて消費電力およびアクセス時間
の点で不利である。
第14図は、第11図の構成を有するDRAMの全体のレイアウ
トを示すブロック図である。
トを示すブロック図である。
第14図において、８個のメモリアレイが１列に配列さ
れ、その端部に１つのＹデコーダ50が設けられている。
これらの８個のメモリアレイは４つのブロックに分割さ
れ、各ブロックはメモリアレイ10aおよびメモリアレイ1
0bにより構成されている。メモリアレイ10aとメモリア
レイ10bとの間には、メモリアレイ10aを選択するための
第１のアレイ選択スイッチ70a、メモリアレイ10bを選択
するための第２のアレイ選択スイッチ70b、それらに共
通のセンスアンプ部30およびI/Oゲート部40が設けられ
ている。また、各メモリアレイにはＸデコーダ20が設け
られている。さらに、１列に配列された８個のメモリア
レイの側部には、周辺回路60が設けられている。
れ、その端部に１つのＹデコーダ50が設けられている。
これらの８個のメモリアレイは４つのブロックに分割さ
れ、各ブロックはメモリアレイ10aおよびメモリアレイ1
0bにより構成されている。メモリアレイ10aとメモリア
レイ10bとの間には、メモリアレイ10aを選択するための
第１のアレイ選択スイッチ70a、メモリアレイ10bを選択
するための第２のアレイ選択スイッチ70b、それらに共
通のセンスアンプ部30およびI/Oゲート部40が設けられ
ている。また、各メモリアレイにはＸデコーダ20が設け
られている。さらに、１列に配列された８個のメモリア
レイの側部には、周辺回路60が設けられている。
このDRAMにおいては、１つのＹデコーダ50により８個の
メモリアレイにおける列の選択が行なわれる。そのた
め、Ｙデコーダ50から複数のメモリアレイを縦断するよ
うにコラム選択線が設けられている。第14図において
は、１本のコラム選択線CLのみが代表的に示されてい
る。
メモリアレイにおける列の選択が行なわれる。そのた
め、Ｙデコーダ50から複数のメモリアレイを縦断するよ
うにコラム選択線が設けられている。第14図において
は、１本のコラム選択線CLのみが代表的に示されてい
る。
第９図および第14図に示されるように、８個のメモリア
レイが１列に配列されているのは、これらのDRAMが長方
形のパッケージに入れられるためである。シェアードセ
ンスアンプが用いられた第14図のDRAMにおいては、１つ
のＹデコーダしか必要とされないので、第14図のDRAMは
第９図のDRAMに比べて長辺方向に短くなるという利点が
ある。
レイが１列に配列されているのは、これらのDRAMが長方
形のパッケージに入れられるためである。シェアードセ
ンスアンプが用いられた第14図のDRAMにおいては、１つ
のＹデコーダしか必要とされないので、第14図のDRAMは
第９図のDRAMに比べて長辺方向に短くなるという利点が
ある。
なお、Ｙデコーダからのコラム選択線が複数のメモリア
レイブロックを縦断するように設けられている半導体記
憶装置に関しては、特開昭63−39196号公報にも示され
ている。
レイブロックを縦断するように設けられている半導体記
憶装置に関しては、特開昭63−39196号公報にも示され
ている。
次に、パッケージとチップ上のパッドとの関係について
説明する。
説明する。
第15図は1MビットDRAMのデュアル・インライン・パッケ
ージ（DIP）のピン配置を示す図であり、第16図はその
パッケージに装着されるチップの一例を示す図である。
第15図に示すように、長方形のパッケージの両側の長辺
にピンP1〜P18が設けられている。このようなパッケー
ジの形状に起因する制約により、第16図に示すようにパ
ッドp1〜p18はチップの短辺付近に配列されている。メ
モリアレイ、デコーダ、センスアンプなどからなる回路
部分80の両側部に周辺回路60が配置されている。パッド
p1〜p18から、周辺回路60に配線が設けられている。通
常、アルミニウムにより形成される配線の幅は２μｍ程
度である。しかし、電源線（VCC）および接地線（VSS）
には大きな電流が流れるため、それらの幅は100μｍ程
度必要となる。
ージ（DIP）のピン配置を示す図であり、第16図はその
パッケージに装着されるチップの一例を示す図である。
第15図に示すように、長方形のパッケージの両側の長辺
にピンP1〜P18が設けられている。このようなパッケー
ジの形状に起因する制約により、第16図に示すようにパ
ッドp1〜p18はチップの短辺付近に配列されている。メ
モリアレイ、デコーダ、センスアンプなどからなる回路
部分80の両側部に周辺回路60が配置されている。パッド
p1〜p18から、周辺回路60に配線が設けられている。通
常、アルミニウムにより形成される配線の幅は２μｍ程
度である。しかし、電源線（VCC）および接地線（VSS）
には大きな電流が流れるため、それらの幅は100μｍ程
度必要となる。
［発明が解決しようとする課題］ 第14図に示される従来のDRAMにおいては、複数のメモリ
アレイに対して１つのＹデコーダが設けられているの
で、Ｙデコーダを形成するための面積が小さく、高集積
化を図ることができるという利点がある。しかしなが
ら、Ｙデコーダから複数のメモリアレイを縦断するよう
に設けられているコラム選択線が非常に長くなる。これ
により、コラム選択線の抵抗値が増大し、Ｙデコーダか
ら最も遠い位置にあるメモリアレイにおいては、コラム
選択信号の伝達が遅れるという問題があった。
アレイに対して１つのＹデコーダが設けられているの
で、Ｙデコーダを形成するための面積が小さく、高集積
化を図ることができるという利点がある。しかしなが
ら、Ｙデコーダから複数のメモリアレイを縦断するよう
に設けられているコラム選択線が非常に長くなる。これ
により、コラム選択線の抵抗値が増大し、Ｙデコーダか
ら最も遠い位置にあるメモリアレイにおいては、コラム
選択信号の伝達が遅れるという問題があった。
また、１列に配列された複数のメモリアレイの端部にＹ
デコーダが設けられ、それらのメモリアレイに沿うよう
に周辺回路が設けられているので、周辺回路からＹデコ
ーダへ接続される配線の長さが長くなり、信号の伝達が
遅延するという問題もあった。
デコーダが設けられ、それらのメモリアレイに沿うよう
に周辺回路が設けられているので、周辺回路からＹデコ
ーダへ接続される配線の長さが長くなり、信号の伝達が
遅延するという問題もあった。
この発明の目的は、チップ面積を増大させることなく、
信号の伝達の遅延がない大容量半導体記憶装置を得るこ
とである。
信号の伝達の遅延がない大容量半導体記憶装置を得るこ
とである。
［課題を解決するための手段］ 請求項１に係る半導体記憶装置は、第１ないし第４のメ
モリブロックと、複数の第１の列選択線と、複数の第２
の列選択線と、列アドレス信号生成手段と、第１の列選
択手段と、第２の列選択手段と、第１の行選択手段と、
第２の行選択手段とを備える。第１ないし第４のメモリ
ブロックは、列方向に順に配置される。第１ないし第４
のメモリブロックの各々は、複数のメモリセル、複数の
ワード線、ならびに複数のビット線対を含む。複数のメ
モリセルは、複数行および複数列に配置される。複数の
ワード線は、複数行に対応して配置される。複数のワー
ド線の各々は、対応する行のメモリセルに接続される。
複数のビット線対は、複数列に対応して配置される。複
数のビット線対の各々は、対応する列のメモリセルに接
続される。複数の第１の列選択線は、複数の列に対応し
かつ少なくとも第２のメモリブロックを縦断して配置さ
れる。複数の第２の列選択手段は、複数列に対応しかつ
少なくとも第３のメモリブロックを縦断して配置され
る。列アドレス信号生成手段は、第２および第３のメモ
リブロックの間に配置され、所定の列アドレス信号を生
成する。第１の列選択手段は、第２のメモリブロックお
よび列アドレス信号生成手段の間に配置され、列アドレ
ス信号生成手段から供給された列アドレス信号に応答し
て複数の第１の列選択線のいずれかを選択しかつその選
択された第１の列選択線に所定の列選択信号を供給す
る。第２の列選択手段は、第３のメモリブロックおよび
列アドレス信号生成手段の間に配置され、列アドレス信
号生成手段から供給された列アドレス信号に応答して複
数の第２の列選択線のいずれかを選択しかつその選択さ
れた第２の列選択線に所定の列選択信号を供給する。第
１の行選択手段は、所定の行アドレス信号に応答して第
１および第２のメモリブロック内の複数のワード線のい
ずれかを選択する。第２の行選択手段は、所定の行アド
レス信号に応答して第３および第４のメモリブロック内
の複数のワード線のいずれかを選択する。第１ないし第
４のメモリブロックの各々はさらに、複数の入出力ゲー
トを含む。複数の入出力ゲートは、複数列に対応して配
置される。複数の入出力ゲートの各々は、対応する列の
第１または第２の列選択線の列選択信号に応答して対応
する列のビット線対を選択する。したがって、少なくと
も２つのメモリブロックが列アドレス信号生成手段の一
方側に配置され、さらに少なくとも２つのメモリブロッ
クが列アドレス信号生成手段の他方側に配置されていれ
ばよい。
モリブロックと、複数の第１の列選択線と、複数の第２
の列選択線と、列アドレス信号生成手段と、第１の列選
択手段と、第２の列選択手段と、第１の行選択手段と、
第２の行選択手段とを備える。第１ないし第４のメモリ
ブロックは、列方向に順に配置される。第１ないし第４
のメモリブロックの各々は、複数のメモリセル、複数の
ワード線、ならびに複数のビット線対を含む。複数のメ
モリセルは、複数行および複数列に配置される。複数の
ワード線は、複数行に対応して配置される。複数のワー
ド線の各々は、対応する行のメモリセルに接続される。
複数のビット線対は、複数列に対応して配置される。複
数のビット線対の各々は、対応する列のメモリセルに接
続される。複数の第１の列選択線は、複数の列に対応し
かつ少なくとも第２のメモリブロックを縦断して配置さ
れる。複数の第２の列選択手段は、複数列に対応しかつ
少なくとも第３のメモリブロックを縦断して配置され
る。列アドレス信号生成手段は、第２および第３のメモ
リブロックの間に配置され、所定の列アドレス信号を生
成する。第１の列選択手段は、第２のメモリブロックお
よび列アドレス信号生成手段の間に配置され、列アドレ
ス信号生成手段から供給された列アドレス信号に応答し
て複数の第１の列選択線のいずれかを選択しかつその選
択された第１の列選択線に所定の列選択信号を供給す
る。第２の列選択手段は、第３のメモリブロックおよび
列アドレス信号生成手段の間に配置され、列アドレス信
号生成手段から供給された列アドレス信号に応答して複
数の第２の列選択線のいずれかを選択しかつその選択さ
れた第２の列選択線に所定の列選択信号を供給する。第
１の行選択手段は、所定の行アドレス信号に応答して第
１および第２のメモリブロック内の複数のワード線のい
ずれかを選択する。第２の行選択手段は、所定の行アド
レス信号に応答して第３および第４のメモリブロック内
の複数のワード線のいずれかを選択する。第１ないし第
４のメモリブロックの各々はさらに、複数の入出力ゲー
トを含む。複数の入出力ゲートは、複数列に対応して配
置される。複数の入出力ゲートの各々は、対応する列の
第１または第２の列選択線の列選択信号に応答して対応
する列のビット線対を選択する。したがって、少なくと
も２つのメモリブロックが列アドレス信号生成手段の一
方側に配置され、さらに少なくとも２つのメモリブロッ
クが列アドレス信号生成手段の他方側に配置されていれ
ばよい。
請求項２に係る半導体記憶装置においては、上記請求項
１の構成に加えて、第ないし第４のメモリブロックの各
々がさらに複数の配線を含む。複数の配線は、複数のワ
ード線に対応して設けられる。複数の配線の各々は、対
応するワード線に沿って配列され、所定の箇所でそのワ
ード線に接続される。複数の配線は、第１の金属層によ
り形成される。複数の第１および第２の列選択線は、第
１の金属層と異なる第２の金属層により形成される。
１の構成に加えて、第ないし第４のメモリブロックの各
々がさらに複数の配線を含む。複数の配線は、複数のワ
ード線に対応して設けられる。複数の配線の各々は、対
応するワード線に沿って配列され、所定の箇所でそのワ
ード線に接続される。複数の配線は、第１の金属層によ
り形成される。複数の第１および第２の列選択線は、第
１の金属層と異なる第２の金属層により形成される。
請求項３に係る半導体記憶装置においては、上記請求項
１の構成に加えて、第１ないし第４のメモリブロック、
複数の第１および第２の列選択線、列アドレス信号生成
手段、第１および第２の列選択手段、ならびに第１およ
び第２の行選択手段が、長方形の半導体基板上に形成さ
れる。第１ないし第４のメモリブロックの各列は、半導
体基板の長辺に平行に配列される。第１ないし第４のメ
モリブロックの各行は、半導体基板の短辺に平行に配列
される。
１の構成に加えて、第１ないし第４のメモリブロック、
複数の第１および第２の列選択線、列アドレス信号生成
手段、第１および第２の列選択手段、ならびに第１およ
び第２の行選択手段が、長方形の半導体基板上に形成さ
れる。第１ないし第４のメモリブロックの各列は、半導
体基板の長辺に平行に配列される。第１ないし第４のメ
モリブロックの各行は、半導体基板の短辺に平行に配列
される。
［作用］ この発明に係る半導体記憶装置においては、第１および
第２のメモリブロックに対応して第１の列選択手段が配
置され、かつ第３および第４のメモリブロックに対応し
て第２の列選択手段が配置されているので、列選択手段
によるチップ面積の増大が抑えられる。
第２のメモリブロックに対応して第１の列選択手段が配
置され、かつ第３および第４のメモリブロックに対応し
て第２の列選択手段が配置されているので、列選択手段
によるチップ面積の増大が抑えられる。
また、第１の列選択線により第１および第２のメモリブ
ロックにおける列の選択が行なわれ、第２の列選択線に
より第３および第４のメモリブロックにおける列の選択
が行なわれるので、第１の列選択線および第２の列選択
線の各々の長さが短くなる。そのため、列選択信号の遅
延が低減され、列系の動作速度が速くなる。加えて、列
アドレス信号生成手段が第１および第２の列選択手段の
間に配置されているので、列アドレス信号生成手段から
第１および第２の列選択手段までの配線の長さも短くな
る。そのため、列系の動作速度はさらに速くなる。
ロックにおける列の選択が行なわれ、第２の列選択線に
より第３および第４のメモリブロックにおける列の選択
が行なわれるので、第１の列選択線および第２の列選択
線の各々の長さが短くなる。そのため、列選択信号の遅
延が低減され、列系の動作速度が速くなる。加えて、列
アドレス信号生成手段が第１および第２の列選択手段の
間に配置されているので、列アドレス信号生成手段から
第１および第２の列選択手段までの配線の長さも短くな
る。そのため、列系の動作速度はさらに速くなる。
［実施例］ 以下、この発明の実施例を図面を用いて詳細に説明す
る。
る。
第１図は、この発明の一実施例によるDRAMの全体のレイ
アウトを示す図である。
アウトを示す図である。
第１図において、８個のメモリアレイが１列に配列され
ている。それらの８個のメモリアレイは４つのブロック
に分割され、各ブロックはメモリアレイ10aおよびメモ
リアレイ10bを含む。４つのブロックは、中央部でそれ
ぞれ２つのブロックからなる部分に分割されている。そ
の中央部には、周辺回路60が配置され、その周辺回路60
を挾むように２つのＹデコーダ51および52が配置されて
いる。８個のメモリアレイの各々には、Ｘデコーダ20が
設けられている。
ている。それらの８個のメモリアレイは４つのブロック
に分割され、各ブロックはメモリアレイ10aおよびメモ
リアレイ10bを含む。４つのブロックは、中央部でそれ
ぞれ２つのブロックからなる部分に分割されている。そ
の中央部には、周辺回路60が配置され、その周辺回路60
を挾むように２つのＹデコーダ51および52が配置されて
いる。８個のメモリアレイの各々には、Ｘデコーダ20が
設けられている。
メモリアレイ10aとメモリアレイ10bとの間には、メモリ
アレイ10aを選択するための第１のアレイ選択スイッチ7
0a、メモリアレイ10bを選択するための第２のアレイ選
択スイッチ70b、それらに共通に用いられるセンスアン
プ部30およびI/Oゲート部40が設けられている。
アレイ10aを選択するための第１のアレイ選択スイッチ7
0a、メモリアレイ10bを選択するための第２のアレイ選
択スイッチ70b、それらに共通に用いられるセンスアン
プ部30およびI/Oゲート部40が設けられている。
また、Ｙデコーダ51から、周辺回路60の一方側に配列さ
れた３つのメモリアレイを縦断してI/Oゲート部40に、
複数の第１のコラム選択線が設けられている。また、Ｙ
デコーダ52から、周辺回路60の他方側に配列された３つ
のメモリアレイを縦断してI/Oゲート部40に、複数の第
２のコラム選択線が設けられている。第１図において
は、１本の第１のコラム選択線CL1および１本の第２の
コラム選択線CL2が、代表的に破線で示されている。
れた３つのメモリアレイを縦断してI/Oゲート部40に、
複数の第１のコラム選択線が設けられている。また、Ｙ
デコーダ52から、周辺回路60の他方側に配列された３つ
のメモリアレイを縦断してI/Oゲート部40に、複数の第
２のコラム選択線が設けられている。第１図において
は、１本の第１のコラム選択線CL1および１本の第２の
コラム選択線CL2が、代表的に破線で示されている。
メモリアレイ10aおよび10bの各々の構成は、第７図に示
されるメモリアレイ10の構成と同様である。また、第１
のアレイ選択スイッチ70a、センスアンプ部30、I/Oゲー
ト部40および第２のアレイ選択スイッチ70bの構成は、
第11図に示される構成と同様である。
されるメモリアレイ10の構成と同様である。また、第１
のアレイ選択スイッチ70a、センスアンプ部30、I/Oゲー
ト部40および第２のアレイ選択スイッチ70bの構成は、
第11図に示される構成と同様である。
第２図は、第１図に示される周辺回路60の構成を説明す
るためのブロック図である。第２図において、▲
▼バッファ61は、外部から与えられるロウアドレススト
ローブ信号▲▼に応答して、内部ロウアドレスス
トローブ信号RASを発生する。アドレスバッファ62は、
内部ロウアドレスストローブ信号RASをトリガにして、
外部から与えられるアドレス信号A0〜A9を取込み、Ｘア
ドレス信号AXを発生する。Ｘデコーダ駆動回路63は、内
部ロウアドレスストローブ信号RASに応答して、Ｘデコ
ーダ駆動信号φXDを発生する。Ｘデコーダ20は、このＸ
デコーダ駆動信号φXDに応答して、Ｘアドレス信号AXに
従って１本のワード線を選択し、その電位を立上げる。
センスアンプ駆動回路64は、内部ロウアドレスストロー
ブ信号RASに応答して、所定の遅延の後にセンスアンプ
活性化信号φSAを発生する。センスアンプ部30は、この
センスアンプ活性化信号φSAに応答して、ビット線対の
電位差を増幅する。
るためのブロック図である。第２図において、▲
▼バッファ61は、外部から与えられるロウアドレススト
ローブ信号▲▼に応答して、内部ロウアドレスス
トローブ信号RASを発生する。アドレスバッファ62は、
内部ロウアドレスストローブ信号RASをトリガにして、
外部から与えられるアドレス信号A0〜A9を取込み、Ｘア
ドレス信号AXを発生する。Ｘデコーダ駆動回路63は、内
部ロウアドレスストローブ信号RASに応答して、Ｘデコ
ーダ駆動信号φXDを発生する。Ｘデコーダ20は、このＸ
デコーダ駆動信号φXDに応答して、Ｘアドレス信号AXに
従って１本のワード線を選択し、その電位を立上げる。
センスアンプ駆動回路64は、内部ロウアドレスストロー
ブ信号RASに応答して、所定の遅延の後にセンスアンプ
活性化信号φSAを発生する。センスアンプ部30は、この
センスアンプ活性化信号φSAに応答して、ビット線対の
電位差を増幅する。
一方、▲▼バッファ65は、外部から与えられるコ
ラムアドレスストローブ信号CASに応答して、内部コラ
ムアドレスストローブ信号CASを発生する。アドレスバ
ッファ62は、この内部コラムアドレスストローブ信号CA
Sをトリガにして、外部から与えられるアドレス信号A0
〜A9を取込み、Ｙアドレス信号AYを発生する。Ｙデコー
ダ駆動回路66は、内部コラムアドレスストローブ信号CA
Sに応答して、Ｙデコーダ駆動信号φYDを発生する。Ｙ
デコーダおよびI/Oゲート部からなるブロック53は、こ
のＹデコーダ駆動信号φYDに応答して、Ｙアドレス信号
AYに従って１組のビット線対を入出力線対I/O,▲
▼に接続する。
ラムアドレスストローブ信号CASに応答して、内部コラ
ムアドレスストローブ信号CASを発生する。アドレスバ
ッファ62は、この内部コラムアドレスストローブ信号CA
Sをトリガにして、外部から与えられるアドレス信号A0
〜A9を取込み、Ｙアドレス信号AYを発生する。Ｙデコー
ダ駆動回路66は、内部コラムアドレスストローブ信号CA
Sに応答して、Ｙデコーダ駆動信号φYDを発生する。Ｙ
デコーダおよびI/Oゲート部からなるブロック53は、こ
のＹデコーダ駆動信号φYDに応答して、Ｙアドレス信号
AYに従って１組のビット線対を入出力線対I/O,▲
▼に接続する。
プリアンプ駆動回路71は、内部ロウアドレスストローブ
信号RASおよび内部コラムアドレスストローブ信号CASに
応答して、プリアンプ駆動信号φPAEを発生する。プリ
アンプ72は、このプリアンプ駆動信号φPAEに応答し
て、入出力線対I/O,▲▼上の情報を増幅し、それ
を読出データRDとして出力アンプ73に送る。出力アンプ
73は、内部コラムアドレスストローブ信号CASに応答し
て、読出データRDを増幅し、それを外部データ出力ピン
P17に出力データDOUTとして出力する。
信号RASおよび内部コラムアドレスストローブ信号CASに
応答して、プリアンプ駆動信号φPAEを発生する。プリ
アンプ72は、このプリアンプ駆動信号φPAEに応答し
て、入出力線対I/O,▲▼上の情報を増幅し、それ
を読出データRDとして出力アンプ73に送る。出力アンプ
73は、内部コラムアドレスストローブ信号CASに応答し
て、読出データRDを増幅し、それを外部データ出力ピン
P17に出力データDOUTとして出力する。
また、書込制御回路74は、内部コラムアドレスストロー
ブ信号CASをトリガにして、外部から与えられる制御信
号R/Wを取込み、書込可能信号φWEを発生する。DINバッ
ファ75は、内部コラムアドレスストローブ信号CASをト
リガにして、外部データ入力ピンP1に与えられる入力デ
ータDINを取込み、内部書込データを発生する。書込バ
ッファ76は、書込可能信号φWEに応答して、内部書込デ
ータを入出力線対I/O,▲▼に伝達する。
ブ信号CASをトリガにして、外部から与えられる制御信
号R/Wを取込み、書込可能信号φWEを発生する。DINバッ
ファ75は、内部コラムアドレスストローブ信号CASをト
リガにして、外部データ入力ピンP1に与えられる入力デ
ータDINを取込み、内部書込データを発生する。書込バ
ッファ76は、書込可能信号φWEに応答して、内部書込デ
ータを入出力線対I/O,▲▼に伝達する。
このようにして、メモリアレイ10内のデータが外部デー
タ出力ピンP17に出力され、また、外部データ入力ピンP
1に与えられるデータがメモリアレイ10内に書込まれ
る。
タ出力ピンP17に出力され、また、外部データ入力ピンP
1に与えられるデータがメモリアレイ10内に書込まれ
る。
第１図に示される周辺回路60には、第２図に示される▲
▼バッファ61、アドレスバッファ62、Ｘデコーダ
駆動回路63、センスアンプ駆動回路64、▲▼バッ
ファ65、Ｙデコーダ駆動回路66、書込制御回路74および
DINバッファ75が含まれる。
▼バッファ61、アドレスバッファ62、Ｘデコーダ
駆動回路63、センスアンプ駆動回路64、▲▼バッ
ファ65、Ｙデコーダ駆動回路66、書込制御回路74および
DINバッファ75が含まれる。
第１図に示されるDRAMにおいては、第14図に示される従
来のDRAMに比べて、各コラム選択線の長さが約半分とな
っているので、コラム選択信号の遅延時間も約半分な
る。そのため、DRAMにおけるアクセス時間を短縮するこ
とができる。また、周辺回路60の近傍にＹデコーダ51お
よび52が配置されているので、周辺回路60からＹデコー
ダ51および52に接続されるＹアドレス線などの配線が短
くなる。また、周辺回路60から各Ｘデコーダ20に接続さ
れるＸアドレス線などの配線のうち、最も長い配線の長
さも最小となる。したがって、信号の遅延が減少され、
かつ、チップ面積が縮小される。
来のDRAMに比べて、各コラム選択線の長さが約半分とな
っているので、コラム選択信号の遅延時間も約半分な
る。そのため、DRAMにおけるアクセス時間を短縮するこ
とができる。また、周辺回路60の近傍にＹデコーダ51お
よび52が配置されているので、周辺回路60からＹデコー
ダ51および52に接続されるＹアドレス線などの配線が短
くなる。また、周辺回路60から各Ｘデコーダ20に接続さ
れるＸアドレス線などの配線のうち、最も長い配線の長
さも最小となる。したがって、信号の遅延が減少され、
かつ、チップ面積が縮小される。
第３図は、第１図のDRAMのチップの半分の構成を示す図
である。各メモリアレイ10a,10bのワード線WLには、第1
0A図に示されるように、杭打ち配線が設けられている。
メモリアレイ10aおよび10bの各々は、４つのメモリセル
群11に分割されている。隣り合うメモリセル群11とメモ
リセル群11との間には、ワード線杭打ち部12のための隙
間が設けられている。このワード線杭打ち部12にはコラ
ム選択線は通っていない。したがって、このワード線杭
打ち部12に、周辺回路60とパッドPDとを接続するための
配線層Ｌが通される。この配線層Ｌは、パッドPDから中
央部の周辺回路60まで外部信号、電源電位、接地電位な
どを伝達する外部信号配線、電源線、接地線などの配線
として使用される。この配線層Ｌは、コラム選択線CLと
同種の層により形成することができる。
である。各メモリアレイ10a,10bのワード線WLには、第1
0A図に示されるように、杭打ち配線が設けられている。
メモリアレイ10aおよび10bの各々は、４つのメモリセル
群11に分割されている。隣り合うメモリセル群11とメモ
リセル群11との間には、ワード線杭打ち部12のための隙
間が設けられている。このワード線杭打ち部12にはコラ
ム選択線は通っていない。したがって、このワード線杭
打ち部12に、周辺回路60とパッドPDとを接続するための
配線層Ｌが通される。この配線層Ｌは、パッドPDから中
央部の周辺回路60まで外部信号、電源電位、接地電位な
どを伝達する外部信号配線、電源線、接地線などの配線
として使用される。この配線層Ｌは、コラム選択線CLと
同種の層により形成することができる。
第4A図は、メモリアレイの一部分の平面パターンを示す
図である。また、第4B図は、この実施例のDRAMに含まれ
るメモリセルの断面図である。
図である。また、第4B図は、この実施例のDRAMに含まれ
るメモリセルの断面図である。
第4B図に示すように、第8B図に示されたメモリセルと同
様に、セルプレートが第１ポリシリコン層103により形
成され、ワード線が第２ポリシリコン層106により形成
され、ビット線が第３ポリシリコン層109により形成さ
れている。また、ワード線の杭打ち配線が第１アルミニ
ウム層110により形成されている。なお、アクセストラ
ンジスタのゲート電極、すなわちワード線はポリサイド
層により形成されてもよく、ワード線の杭打ち配線はア
ルミニウム以外の低抵抗金属配線層により形成されても
よい。
様に、セルプレートが第１ポリシリコン層103により形
成され、ワード線が第２ポリシリコン層106により形成
され、ビット線が第３ポリシリコン層109により形成さ
れている。また、ワード線の杭打ち配線が第１アルミニ
ウム層110により形成されている。なお、アクセストラ
ンジスタのゲート電極、すなわちワード線はポリサイド
層により形成されてもよく、ワード線の杭打ち配線はア
ルミニウム以外の低抵抗金属配線層により形成されても
よい。
また、第4A図に示すように、メモリセルMCは、コンタク
ト部114において第３ポリシリコン層109からなるビット
線に接続されている。第３ポリシリコン層109からなる
ビット線は１列のメモリセルMCについて１本設けられて
いる。また第３ポリシリコン層109からなる１組のビッ
ト線対の間に第２アルミニウム層111からなるコラム選
択線が設けられている。
ト部114において第３ポリシリコン層109からなるビット
線に接続されている。第３ポリシリコン層109からなる
ビット線は１列のメモリセルMCについて１本設けられて
いる。また第３ポリシリコン層109からなる１組のビッ
ト線対の間に第２アルミニウム層111からなるコラム選
択線が設けられている。
なお、コラム選択線となる第２アルミニウム層111は、
たとえば、第4B図に示されるように、メモリセルの上部
に設けられる。
たとえば、第4B図に示されるように、メモリセルの上部
に設けられる。
第２アルミニウム層111からなるコラム選択線は１組の
ビット線対について多くとも１本しか必要とされないの
で、コラム選択線間のピッチはビット線間の倍のピッチ
で十分である。したがって、第２アルミニウム層111か
らなる２つのコラム選択線の間に、第２アルミニウム層
により形成される配線を設けることが可能となる。
ビット線対について多くとも１本しか必要とされないの
で、コラム選択線間のピッチはビット線間の倍のピッチ
で十分である。したがって、第２アルミニウム層111か
らなる２つのコラム選択線の間に、第２アルミニウム層
により形成される配線を設けることが可能となる。
第4A図に示すように、第２アルミニウム層111からなる
コラム選択線とコラム選択線111との間に、同様に第２
アルミニウム層112および113からなる配線層を設けるこ
とが可能となる。これらの第２アルミニウム層112およ
び113を用いることにより、パッドPDから中央部の周辺
回路60まで外部信号線、電源線、接地線などを設けるこ
とができる。
コラム選択線とコラム選択線111との間に、同様に第２
アルミニウム層112および113からなる配線層を設けるこ
とが可能となる。これらの第２アルミニウム層112およ
び113を用いることにより、パッドPDから中央部の周辺
回路60まで外部信号線、電源線、接地線などを設けるこ
とができる。
上記のように、電源線および接地線は、他の外部信号線
よりも太くすることが必要である。そのために、複数の
コラム選択線の間に複数の電源線および接地線を走ら
せ、これらの複数の電源線および複数の接地線をそれぞ
れ中央部の周辺回路60において互いに接続する。これに
より、１本の太い配線を設けたのと同様の効果が得られ
る。
よりも太くすることが必要である。そのために、複数の
コラム選択線の間に複数の電源線および接地線を走ら
せ、これらの複数の電源線および複数の接地線をそれぞ
れ中央部の周辺回路60において互いに接続する。これに
より、１本の太い配線を設けたのと同様の効果が得られ
る。
従来のDRAMにおいては、パッドから周辺回路に接続され
る外部信号線、電源線、接地線などの配線は、メモリア
レイの外部に設けられていたので、チップ面積が増大し
ていた。これに対して、この実施例においては、第３図
および第4A図に示されるように、外部信号線、電源線、
接地線などの配線がメモリアレイを縦断するように設け
られるので、配線のために必要な面積が減少し、チップ
面積を縮小することが可能となる。
る外部信号線、電源線、接地線などの配線は、メモリア
レイの外部に設けられていたので、チップ面積が増大し
ていた。これに対して、この実施例においては、第３図
および第4A図に示されるように、外部信号線、電源線、
接地線などの配線がメモリアレイを縦断するように設け
られるので、配線のために必要な面積が減少し、チップ
面積を縮小することが可能となる。
第５図は、この実施例のDRAMのチップを示す図である。
第５図に示すように、パッドp1〜p18は、チップの両端
部に設けられている。パッドp1〜p18と周辺回路60との
間に接続される外部信号線、電源線、接地線などの配線
は、メモリアレイ、デコーダ、センスアンプなどからな
る第１の回路部分80aまたは第２の回路部分80bを縦断す
るように設けられている。この実施例のDRAMにおいて
は、周辺回路60がチップの中央部に設けられ、かつ、外
部信号線、電源線、接地線などの配線がチップの周辺部
に設けられず、メモリアレイを縦断するように設けられ
ているので、チップの短辺方向の長さが短縮される。こ
れらの配線は、コラム選択線を形成する配線層と同種の
配線層により形成されるので、これらの配線をメモリア
レイを縦断させるために、特別な層を設ける必要はな
い。
部に設けられている。パッドp1〜p18と周辺回路60との
間に接続される外部信号線、電源線、接地線などの配線
は、メモリアレイ、デコーダ、センスアンプなどからな
る第１の回路部分80aまたは第２の回路部分80bを縦断す
るように設けられている。この実施例のDRAMにおいて
は、周辺回路60がチップの中央部に設けられ、かつ、外
部信号線、電源線、接地線などの配線がチップの周辺部
に設けられず、メモリアレイを縦断するように設けられ
ているので、チップの短辺方向の長さが短縮される。こ
れらの配線は、コラム選択線を形成する配線層と同種の
配線層により形成されるので、これらの配線をメモリア
レイを縦断させるために、特別な層を設ける必要はな
い。
また、近年のDRAMでは、第６図に示すような２組の入出
力線対を含む構成が多く用いられている。第６図におい
て、コラム選択線CLaが活性化されると、ビット線対B1,
▲▼が入出力線対I/O1,▲▼に接続され、
同時にビット線対B2,▲▼が入出力線対I/O2,▲
▼に接続される。また、コラム選択線CLbが活性化
されると、ビット線対B3,▲▼が入出力線対I/O1,▲
▼に接続され、同時にビット線対B4,▲▼
が入出力線対I/O2,▲▼に接続される。第６図
の構成を有するDRAMにおいては、コラム選択線間のピッ
チがビット線間のピッチの４倍になる。したがって、第
６図のDRAMに第３図および第4A図の構成を適用すると、
コラム選択線の間により太い配線を通すことが可能とな
る。
力線対を含む構成が多く用いられている。第６図におい
て、コラム選択線CLaが活性化されると、ビット線対B1,
▲▼が入出力線対I/O1,▲▼に接続され、
同時にビット線対B2,▲▼が入出力線対I/O2,▲
▼に接続される。また、コラム選択線CLbが活性化
されると、ビット線対B3,▲▼が入出力線対I/O1,▲
▼に接続され、同時にビット線対B4,▲▼
が入出力線対I/O2,▲▼に接続される。第６図
の構成を有するDRAMにおいては、コラム選択線間のピッ
チがビット線間のピッチの４倍になる。したがって、第
６図のDRAMに第３図および第4A図の構成を適用すると、
コラム選択線の間により太い配線を通すことが可能とな
る。
なお、上記実施例においては、この発明をワード線の杭
打ち配線を有するDRAMに適用した場合について説明した
が、この発明は、ワード線の杭打ち配線を有さないDRAM
その他の半導体記憶装置にも同様に適用することができ
る。
打ち配線を有するDRAMに適用した場合について説明した
が、この発明は、ワード線の杭打ち配線を有さないDRAM
その他の半導体記憶装置にも同様に適用することができ
る。
［発明の効果］ 以上のようにこの発明によれば、２つのメモリブロック
に対応して１つの列選択手段が配置されているため、列
選択手段によるチップ面積の増大が抑えられる。また、
第１の列選択線により第１および第２のメモリブロック
における列の選択が行なわれ、かつ第２の列選択線によ
り第３および第４のメモリブロックにおける列の選択が
行なわれるため、第１および第２の列選択線の各々の長
さが短くなり、列選択信号の遅延が低減されるととも
に、チップ面積が減少する。さらに、列アドレス信号生
成手段が第１および第２の列選択手段の間に配置されて
いるため、列アドレス信号生成手段と第１および第２の
列選択手段との間の配線における信号の遅延も低減され
る。したがって、高速動作が可能でかつチップ面積の小
さい半導体記憶装置が得られる。
に対応して１つの列選択手段が配置されているため、列
選択手段によるチップ面積の増大が抑えられる。また、
第１の列選択線により第１および第２のメモリブロック
における列の選択が行なわれ、かつ第２の列選択線によ
り第３および第４のメモリブロックにおける列の選択が
行なわれるため、第１および第２の列選択線の各々の長
さが短くなり、列選択信号の遅延が低減されるととも
に、チップ面積が減少する。さらに、列アドレス信号生
成手段が第１および第２の列選択手段の間に配置されて
いるため、列アドレス信号生成手段と第１および第２の
列選択手段との間の配線における信号の遅延も低減され
る。したがって、高速動作が可能でかつチップ面積の小
さい半導体記憶装置が得られる。
第１図はこの発明の一実施例によるDRAMのレイアウトを
示すブロック図である。第２図は第１図のDRAMに含まれ
る周辺回路の構成を示すブロック図である。第３図は第
１図のDRAMに含まれるメモリアレイの構成を示すブロッ
ク図である。第4A図は第３図に示されるメモリアレイの
一部分の平面レイアウトを示す図である。第4B図は第３
図に示されるメモリアレイに含まれるメモリセルの断面
図である。第５図は第１図のDRAMのチップ上の配線を示
す図である。第６図はこの発明を適用することができる
他のDRAMの主要部の構成を示す図である。第７図はDRAM
におけるメモリアレイの一般的な構成を示す図である。
第8A図はDRAMにおけるメモリアレイの一例を示す断面図
である。第8B図はDRAMにおけるメモリセルの他の例を示
す断面図である。第8C図はメモリセルの等価回路図であ
る。第９図は従来のDRAMのレイアウトを示すブロック図
である。第10A図はワード線の杭打ち配線を説明するた
めの図である。第10B図はワード線の杭打ち配線が用い
られた従来のDRAMのメモリセルの構成を示すブロック図
である。第11図はシェアードセンスアンプが用いられる
DRAMの主要部の構成を示す回路図である。第12図はシェ
アードセンスアンプの動作を説明するためのタイミング
チャートである。第13図はコラム選択線がメモリアレイ
を縦断しないタイプのシェアードセンスアンプが用いら
れたDRAMの主要部の構成を示す回路図である。第14図は
従来の他のDRAMのレイアウトを示すブロック図である。
第15図は一般的な1MビットDRAMのパッケージのピン配置
図である。第16図は従来の1MビットDRAMのチップ上の配
線を示す図である。 図において、10a,10bはメモリアレイ、20はＸデコー
ダ、30はセンスアンプ部、40はI/Oゲート部、51,52はＹ
デコーダ、70aは第１のアレイ選択スイッチ、70bは第２
のアレイ選択スイッチ、CL1は第１のコラム選択線、CL2
は第２のコラム選択線である。 なお、各図中同一符号は同一または相当部分を示す。
示すブロック図である。第２図は第１図のDRAMに含まれ
る周辺回路の構成を示すブロック図である。第３図は第
１図のDRAMに含まれるメモリアレイの構成を示すブロッ
ク図である。第4A図は第３図に示されるメモリアレイの
一部分の平面レイアウトを示す図である。第4B図は第３
図に示されるメモリアレイに含まれるメモリセルの断面
図である。第５図は第１図のDRAMのチップ上の配線を示
す図である。第６図はこの発明を適用することができる
他のDRAMの主要部の構成を示す図である。第７図はDRAM
におけるメモリアレイの一般的な構成を示す図である。
第8A図はDRAMにおけるメモリアレイの一例を示す断面図
である。第8B図はDRAMにおけるメモリセルの他の例を示
す断面図である。第8C図はメモリセルの等価回路図であ
る。第９図は従来のDRAMのレイアウトを示すブロック図
である。第10A図はワード線の杭打ち配線を説明するた
めの図である。第10B図はワード線の杭打ち配線が用い
られた従来のDRAMのメモリセルの構成を示すブロック図
である。第11図はシェアードセンスアンプが用いられる
DRAMの主要部の構成を示す回路図である。第12図はシェ
アードセンスアンプの動作を説明するためのタイミング
チャートである。第13図はコラム選択線がメモリアレイ
を縦断しないタイプのシェアードセンスアンプが用いら
れたDRAMの主要部の構成を示す回路図である。第14図は
従来の他のDRAMのレイアウトを示すブロック図である。
第15図は一般的な1MビットDRAMのパッケージのピン配置
図である。第16図は従来の1MビットDRAMのチップ上の配
線を示す図である。 図において、10a,10bはメモリアレイ、20はＸデコー
ダ、30はセンスアンプ部、40はI/Oゲート部、51,52はＹ
デコーダ、70aは第１のアレイ選択スイッチ、70bは第２
のアレイ選択スイッチ、CL1は第１のコラム選択線、CL2
は第２のコラム選択線である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小松 隆宏 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 井上 好永 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭62−231495（ＪＰ，Ａ) 特開 昭62−145862（ＪＰ，Ａ) 「日経エレクトロニクス」，1985年６月 ３日号，Ｎｏ．370（日経マグロウヒル社 発行）Ｐ．209−231
Claims (3)
- 【請求項１】列方向に順に配置され、各々が、複数行お
よび複数列に配置された複数のメモリセル、複数行に対
応して配置され各々が対応する行のメモリセルに接続さ
れた複数のワード線、ならびに複数列に対応して配置さ
れ各々が対応する列のメモリセルに接続された複数のビ
ット線対を含む第１ないし第４のメモリブロックと、 複数列に対応しかつ少なくとも前記第２のメモリブロッ
クを縦断して配置された複数の第１の列選択線と、 複数列に対応しかつ少なくとも前記第３のメモリブロッ
クを縦断して配置された複数の第２の列選択線と、 前記第２および第３のメモリブロックの間に配置され、
所定の列アドレス信号を生成する列アドレス信号生成手
段と、 前記第２のメモリブロックおよび前記列アドレス信号生
成手段の間に配置され、前記列アドレス信号生成手段か
ら供給された列アドレス信号に応答して前記複数の第１
の列選択線のいずれかを選択しかつその選択された第１
の列選択線に所定の列選択信号を供給する第１の列選択
手段と、 前記第３のメモリブロックおよび前記列アドレス信号生
成手段の間に配置され、前記列アドレス信号生成手段か
ら供給された列アドレス信号に応答して前記複数の第２
の列選択線のいずれかを選択しかつその選択された第２
の列選択線に所定の列選択信号を供給する第２の列選択
手段と、 所定の行アドレス信号に応答して前記第１および第２の
メモリブロック内の複数のワード線のいずれかを選択す
る第１の行選択手段と、 所定の行アドレス信号に応答して前記第３および第４の
メモリブロック内の複数のワード線のいずれかを選択す
る第２の行選択手段とを備え、 前記第１ないし第４のメモリブロックの各々はさらに、
複数列に対応して配置され各々が対応する列の第１また
は第２の列選択線の列選択信号に応答して対応する列の
ビット線対を選択する複数の入出力ゲートを含む、半導
体記憶装置。 - 【請求項２】前記第１ないし第４のメモリブロックの各
々はさらに、前記複数のワード線に対応して設けられ、
各々が対応するワード線に沿って配列され、所定の箇所
でそのワード線に接続される複数の配線を含み、 前記複数の配線は第１の金属層により形成され、前記複
数の第１および第２の列選択線は前記第１の金属層と異
なる第２の金属層により形成される、請求項１記載の半
導体記憶装置。 - 【請求項３】前記第１ないし第４のメモリブロック、前
記複数の第１および第２の列選択線、前記列アドレス信
号生成手段、前記第１および第２の列選択手段、ならび
に前記第１および第２の行選択手段は、長方形の半導体
基板上に形成され、 前記第１ないし第４のメモリブロックの各列は前記半導
体基板の長辺に平行に配列され、 前記第１ないし第４のメモリブロックの各行は前記半導
体基板の短辺に平行に配列される、請求項１記載の半導
体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309236A JPH0772991B2 (ja) | 1988-12-06 | 1988-12-06 | 半導体記憶装置 |
| US07/437,867 US5097440A (en) | 1988-12-06 | 1989-11-17 | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement |
| DE3939337A DE3939337A1 (de) | 1988-12-06 | 1989-11-28 | Halbleiterspeichereinrichtung mit einer mehrzahl von speicherfeldern mit verbessertem peripherem schaltkreisbereich und verbesserter verbindungsanordnung |
| US07/786,320 US5361223A (en) | 1988-12-06 | 1991-10-31 | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63309236A JPH0772991B2 (ja) | 1988-12-06 | 1988-12-06 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02154391A JPH02154391A (ja) | 1990-06-13 |
| JPH0772991B2 true JPH0772991B2 (ja) | 1995-08-02 |
Family
ID=17990568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63309236A Expired - Lifetime JPH0772991B2 (ja) | 1988-12-06 | 1988-12-06 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5097440A (ja) |
| JP (1) | JPH0772991B2 (ja) |
| DE (1) | DE3939337A1 (ja) |
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| JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
| US6069814A (en) * | 1989-05-26 | 2000-05-30 | Texas Instruments Incorporated | Multiple input buffers for address bits |
| US5195053A (en) * | 1989-08-30 | 1993-03-16 | Nec Corporation | Semiconductor memory device wired to accommodate increased capacity without increasing the size of the semiconductor memory device |
| US5251168A (en) * | 1991-07-31 | 1993-10-05 | Texas Instruments Incorporated | Boundary cells for improving retention time in memory devices |
| KR940008722B1 (ko) * | 1991-12-04 | 1994-09-26 | 삼성전자 주식회사 | 반도체 메모리 장치의 워드라인 드라이버 배열방법 |
| JP2775552B2 (ja) * | 1991-12-26 | 1998-07-16 | 三菱電機株式会社 | 半導体記憶装置 |
| KR960005353B1 (ko) * | 1993-07-31 | 1996-04-24 | 삼성전자주식회사 | 비디오램의 열디코오더 배열방법 |
| JP3364810B2 (ja) * | 1993-09-14 | 2003-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
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| US5537346A (en) * | 1994-05-20 | 1996-07-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device obtaining high bandwidth and signal line layout method thereof |
| KR0164391B1 (ko) * | 1995-06-29 | 1999-02-18 | 김광호 | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 |
| JP3453235B2 (ja) * | 1995-09-14 | 2003-10-06 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH10125793A (ja) * | 1996-10-24 | 1998-05-15 | Toshiba Corp | 低消費電力集積回路装置 |
| JP3229267B2 (ja) * | 1997-09-11 | 2001-11-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マルチバンクｄｒａｍ用の階層カラム選択ライン・アーキテクチャ |
| US6084816A (en) * | 1998-04-16 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2954165B1 (ja) * | 1998-05-20 | 1999-09-27 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
| FR2784219B1 (fr) * | 1998-09-16 | 2001-11-02 | St Microelectronics Sa | Architecture de circuit memoire |
| JP3852729B2 (ja) * | 1998-10-27 | 2006-12-06 | 富士通株式会社 | 半導体記憶装置 |
| JP3940513B2 (ja) * | 1999-01-11 | 2007-07-04 | 株式会社東芝 | 半導体記憶装置 |
| US7042030B2 (en) * | 2003-11-21 | 2006-05-09 | Texas Instruments Incorporated | High density memory array |
| NL2011958C2 (en) * | 2013-12-13 | 2015-06-16 | Lely Patent Nv | Vehicle comprising at least one wheel and a wheel housing. |
| US11041211B2 (en) * | 2018-02-22 | 2021-06-22 | Xilinx, Inc. | Power distribution for active-on-active die stack with reduced resistance |
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| JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
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| JPS62180594A (ja) * | 1986-02-04 | 1987-08-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0693500B2 (ja) * | 1986-02-14 | 1994-11-16 | 日本電気株式会社 | 記憶回路装置 |
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| 「日経エレクトロニクス」，１９８５年６月３日号，Ｎｏ．３７０（日経マグロウヒル社発行）Ｐ．２０９−２３１ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3939337C2 (ja) | 1993-02-04 |
| JPH02154391A (ja) | 1990-06-13 |
| DE3939337A1 (de) | 1990-06-07 |
| US5097440A (en) | 1992-03-17 |
| US5361223A (en) | 1994-11-01 |
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