KR930008310B1 - 반도체 메모리장치의 워드라인드라이버단 배치방법 - Google Patents

반도체 메모리장치의 워드라인드라이버단 배치방법 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리장치의 워드라인드라이버단 배치방법
제 1 도는 종래의 반도체메모리장치의 구성도.
제 2 도는 제 1 도의 일부분상세도.
제 3 도는 종래의 워드라인 및 워드라인드라이버단간의 연결방법을 보여주는 종래의 실시도.
제 4 도는 본 발명에 따른 반도체메모리장치의 구성의 일실시예.
제 5 도는 제 4 도의 일부분상세도.
제 6 도는 본 발명에 따른 반도체메모리장치의 구성의 다른 실시예.
본 발명은 반도체메모리장치의 메모리어레이구성에 관한 것으로, 특히 고집적메모리장치에 적합한 워드라인 드라이버단의 배치방법에 관한 것이다.
반도체메모리장치는 점차 고집적 및 대용량화되어 가고 있다. 하나의 메모리셀이 차지하는 면적이 작아짐에 따라 이와 연결된 워드라인 및 비트라인등의 간격이 좁아지고, 센스앰프등의 레이아웃이 상당히 미세해지고 있다.
실제적으로 메가(mega : 22a)급의 디램에서는 서브미크론(sub-micron) 단위의 디자인율(design rule)이 적용되고 있음은 이 분야에서 잘 알려진 사실이다.
이러한 디자인 룰상에서는 반도체메모리장치를 동일한 면적내에서 어떠한 방식으로 배치설계하느냐에 따라 실제 제조공정에서의 난이도가 결정된다고 해도 과언이 아니다.
제 1 도는 종래의 반도체메모리장치(10)의 구성도를 보여준다. 도시된 바와 같이, 종래에는 메모리셀어레이(20)(센스앰프포함) 둘레에 컬럼디코더(30)와 로우디코더(60)가 설계되어 있고, 로우디코더(60)로부터 출력되는 디코딩신호에 응답하여 소정의 워드라인을 선택하는 워드라인드라이버 단(50)이 배치되어 있다.
상기 메모리셀어레이(20)는 크게 네개의 블럭으로 나누어져 있으며, 하나의 워드라인드라이버단(50)이 한 블럭의 메모리셀어레이(20)를 담당하고 있다.
상기 반도체메모리장치(10)에서 메모리셀어레이(20), 컬럼디코더(30), 로우디코더(60) 및 워드라인드라이버단(50)을 제외한 나머지 영역은 주변회로영역(11)을 나타낸다.
상기 제 1 도의 종래의 구성도에서 워드라인드라이버단(50)과 메모리셀 어레이(20)의 연결상태에 관하여는 미합중국특허 제4,481,609호에 개시된 구조로부터 쉽게 알 수 있다.
제 2 도는 상기 특허에 도시된 것을 인용한 것으로 상기 제 1 도의 일부분을 보다 상세하게 나타내고 있다. 도시된 바와 같이, 메모리셀어레이(20)내에서는 다수개의 워드라인 WL 및 비트라인 BL(제 2 도에서는 10×10배열을 예로 나타내고 있음)이 서로 직각으로 교차하며, 상기 워드라인 및 비트라인에 연결된 메모리셀(21)이 형성되어 있다. 상기 비트라인 BL은 컬림디코더(30)의 디코딩신호에 의하여 게이팅되는 컬럼선택회로(또는 Y게이트라고도 함)(31)를 통하여 선택된다. 컬럼선택회로(31)는 센스앰프(22)에 연결된다.
그리고 메모리셀어레이(20)내의 모든 워드라인들(WL1-WL10)은 하나의 워드라인드라이버단(50)에 접속되어 있다. 이를 보다 알기쉽게 모식화하면, 제 3a 도에 도시된 바와 같이, 상기 워드라인드라이버단(50)은 해당하는 메모리셀어레이(20)의 워드라인의 수와 동일한 수의 워드라인드라이버를 가진다.
그러나 이러한 메모리셀의 구성은 고집적반도체메모리장치의 구성시에 길어지는 워드 라인의 길이때문에, 워드라인의 선로저항이 늘어나서 워드라인의 신호 전달시간이 지연되므로, 이러한 신호전달시간의 지연을 감소시키기 위하여 워드라인과 금속라인을 스트레핑하여 구성하였다.
제 3b 도는 워드라인 WL과 금속라인 ML의 스트레핑(strapping) 상태를 보여주고 있다.
종래의 방식에 따른 제 3b 도와 같은 금속스트래핑영역(52)은 스트래핑의 수가 많으면 많을수록 큰 면적을 차지하고, 이는 다지인를 및 레이아웃상에서 커다란 장애요인이 된다. 그래서 상기와 같은 종래의 방법으로는 하나의 워드라인디코더와 하나의 메모리셀어레이내의 워드라인들을 스트래핑하는데 한계가 있는 것이다.
한편, 고집적반도체메모리구성시 미세한 디자인률을 가지는 워드라인을 구동하는 워드라인드라이버를 보다 효과적으로 배치하기 위해 개시된 종래의 또다른 구조로서는 워드라인드라이버단을 제 1 도의 메모리셀어레이(20)의 양가장자리에 설계하여, 하나의 워드라인드라이버에 두개의 워드라인 간격(2-WL,pitch)으로 구성하는 방법이 있다. 그러나 이는 상기 미세한 디자인률에 따른 각 레이아웃문제는 극복할 수 있었으나, 상기 전자의 경우와 마찬가지로 하나의 워드라인드라이버에서 인출된 각 워드라인들이 메모리셀어레이의 끝가지 신장하기 때문에, 길이에 따른 부하저항 및 기생캐패시턴스가 증가하여 신호전달이 지연되는 등의 문제가 남아있다.
본 발명의 목적은 고밀도반도체메모리장치에 있어서 레이아웃 및 제조공정이 용이한 워드라인드라이버단의 배치방법을 제공함에 있다.
본 발명의 또다른 목적은 고집적반도체메모리장치에 있어서 워드라인의 길이신장에 따른 악영향을 제거할 수 있는 방법을 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은 워드라인 드라이버단을 최소한 3번이상 분할하여 배치하고, 하나의 워드라인드라이버단에 연결된 워드라인은 상기 하나의 워드라인드라이버단과 아웃한 다른 하나의 워드라인드라이버단에는 연결되지 않고, 상기 워드라인과 이웃하는 다른 하나의 워드라인이 상기 다른 하나의 워드라인에 연결되어 있음을 특징으로 한다.
이하 본 발명은 첨부된 도면을 참조하여 상세히 설명한다.
제 4 도는 본 발명에 따른 반도체메모리장치의 구성의 일실시예를 보여준다. 도시된 바와 같이, 본 발명에 따른 반도체메모리장치(100)는 네개의 메모리어레이블럭으로 나뉘어져 있다. 각 메모리어레이블럭은 센스앰프를 포함하는 네개의 메모리셀어레이(MCA/SA)들과, 컬럼디코더(300)와, 상기 메모리셀어레이들의 사이와 양가장자리에 배치된 5개로 분할된 워드라인 드라이버단(WD11,WD21,WD31,WD41,WD51)들과, 이웃하는 메모리어레이블럭과 공통으로 사용되는 로우디코더(60)로 구성되어 있다. 이러한 메모리어레이블럭들을 제외한 나머지부분은 상기 반도체메모리장치(100)의 주변회로영역(110)이다.
상기 워드라인드라이버단들은 모두 5개로 분할되어 있으나 정도에 따라, 그보다 작게 또는 그보다 더 많이 분할될 수도 있음을 알아두기 바란다. 그러나 분할되는 수는 최소한 3회 이상이어야만 본 발명의 효과를 달성할 수 있다.
상기 제 4 도에서 좌상부에 있는 하나의 블럭을 예로 들어 본 발명에 따른 워드라인드라이버와 워드라인연결상태를 제 5 도에 모식적으로 나타내었다.
제 5 도에 도시된 바와 같이, 첫 번째의 워드라인 WL1은 첫번째, 세번째 및 다섯번째의 워드라인드라이버단(WD11)(WD31)(WD51)에 접속되어 있고, 두번째의 워드라인 WL2는 두번째와 네번째의 워드라인드라이버(WD21)(WD41)단에 접속되어 있다. 즉 하나의 워드라인드라이버단당 2워드라인간격으로 구성이 가능하고 분할된 워드라인의 수만큼 워드라인의 길이가 짧게 설계될 수 있다.
따라서, 로우디코더의 길이방향으로 워드라인드라이버가 차지하는 면적을 50%로 감소시킬 수 있고, 상기 제 4 도 또는 제 5 도와 같이 워드라인드라이버단을 5회 분할하여 설치한 경우에는 워드라인의 길이를 1/4로 줄일 수 있음을 쉽게 알 수 있다.
제 6 도는 본 발명에 따른 또 다른 가능한 실시예를 도시한 것으로, 제 6 도에서는 메모리어레이블럭을 크고 작은 6개의 블럭으로 나누고, 좌측상부의 블럭에서는 워드라인드라이버단을 3회 분할하여 배치하고, 좌측중앙의 블럭에서는 4회로 분할하고, 좌측하부의 블럭에서는 3회로 분할하여 배치설계하였다.
상기 본 발명의 실시예에서는 두가지의 경우만을 도시하였으나, 반도체메모리장치의 집적도 및 다양한 특성에 따라 워드라인드라이버단을 더 많이 분할할 수도 있음을 이분야에서 통상의 지식을 가진 자는 쉽게 이해할 수 있다.
또한, 본 발명에 따르면, 워드라인의 길이가 단축될 수 있기 때문에, 종래의 방식에서처럼 신호지연효과를 줄이기 위하여 워드라인과 금속간의 스트래핑을 하지 않고 실리사이드등의 쉬이트레지스턴스(sheet resistance)가 낮은 물질로써 워드라인을 구성하여 워드라인자체의 부하저항(또는 선로저항)을 감소시킬 수도 있다. 이는 워드라인부하저항을 낮추기 위한 종래의 금속스트래핑을 하지 않아도 되기 때문에, 스트레핑영역이 차지하는 면적을 제거하게 될 것이다. 그리고, 로우디코더와 각 워드라인드라이버단사이의 연결은 메모리어레이하부로 상기 로우디코더로부터 인출된 라인이 지나면서 분할된 각 워드라인드라이버단에 연결된다. 상술한 바와 같이 본 발명은 고밀도반도체메모리장치에서 줄이고 워드라인의 길이를 줄일 수 있기 때문에, 고집적화에 유리하고 워드라인에서의 길이신장에 따른 신호지연을 크게줄이는 효과가 있다.
또한 본 발명은 워드라인의 길이를 워드라인드라이버단의 분할정도에 따라 짧게 할 수 있기 때문에, 워드라인저항감소를 위한 부가공정이 필요하지 않도록 하는 이점이 있다.

Claims (6)

  1. 복수개의 워드라인과 복수개의 비트라인과 복수개의 메모리셀과 상기 메모리셀을 선택하는 워드라인드라이버단을 가지는 반도체메모리어레이에 있어서, 상기 워드라인드라이버단을 최소한 3회 이상 분할하여 배치하고, 상기 하나의 워드라인드라이버단에 연결된 하나의 워드라인은 상기 하나의 워드라인드라이버단에 이웃한 다른 하나의 워드라인드라이버단에는 연결되지 않으며, 상기 하나의 워드라인에 이웃한 다른 하나의 워드라인은 상기 다른하나의 워드라인드라이버단에 연결됨을 특징으로 하는 워드라인드라이버단배치방법.
  2. 제 1 항에 있어서, 상기 분할된 각각의 워드라인드라이버단이 인접한 메모리셀어레이내에 있는 워드라인의 일부를 선택할 수 있음을 특징으로 하는 워드라인드라이버단배치방법.
  3. 제 1 항에 있어서, 상기 워드라인의 길이가 상기 워드라인드라이버단의 분할된 횟수에 반비례함을 특징으로 하는 워드라인드라이버단배치방법.
  4. 복수개의 워드라인과 복수개의 비트라인과 복수개의 메모리셀과 상기 워드라인을 선택하기 위한 로우디코더 및 워드라인드라이버와 상기 비트라인을 선택하기 위한 컬림디코더를 구비하는 반도체메모리어레이에 있어서, 상기 복수개의 메모리셀을 최소한 소정갯수이상의 그룹으로 분할하고, 상기 각 메모리셀그룹에 최소한 두개의 워드라인드라이버단을 가지게 하고, 상기 하나의 워드라인드라이버단에 연결된 하나의 워드라인은 상기 하나의 워드라인드라이버단에 이웃하는 다른 하나의 워드라인드라이버단에는 연결하지 않고, 상기 하나의 워드라인에 이웃하는 다른 하나의 워드라인은 상기 다른 하나의 워드라인드라이버단에 연결하고, 상기 하나 및 다른 하나의 워드라인드라이버단을 상기 반도체메모리어레이의 하부영역에서 상기 로우디코더와 각각 연결시킴을 특징으로 하는 워드라인드라이버단배치방법.
  5. 제 4 항에 있어서, 상기 워드라인드라이버단이 인접한 메모리셀그룹내에 있는 워드라인들 중에서 일부만을 선택함을 특징으로 하는 워드라인드라이버단배치방법.
  6. 제 4 항에 있어서, 상기 메모리셀그룹이 워드라인신장방향으로 분할되어 있고, 상기 워드라인드라이버단이 상기 분할된 메모리셀그룹의 수보다 하나 더 많은 수로 분할되어 있음을 특징으로 하는 워드라인드라이버단배치방법.
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