JPH0377668B2 - - Google Patents

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JPH0377668B2
JPH0377668B2 JP59232083A JP23208384A JPH0377668B2 JP H0377668 B2 JPH0377668 B2 JP H0377668B2 JP 59232083 A JP59232083 A JP 59232083A JP 23208384 A JP23208384 A JP 23208384A JP H0377668 B2 JPH0377668 B2 JP H0377668B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに係り、特にメモリセル
のピツチ内に複数本のワード線を通すメモリセル
アレイ構成を有した半導体メモリに関する。
〔従来の技術〕
半導体メモリにおけるメモリセルアレイ構成に
は大別して、オープンビツト線構成と折り返しビ
ツト線構成がある。オープンビツト線構成を採る
半導体メモリの一例を第６図に、また第６図に示
されたメモリセルアレイの具体的な構成例を第７
図に示す。第６図において、１はメモリセルアレ
イ、２はセンスアンプ、３はコラムデコーダ、４
はロウデコーダである。また、センスアンプ２内
の斜線領域２′はセンスアンプ１回路分の実効面
積を表わしている。さらに、センスアンプ１回路
に接続する１対のビツト線はBL，で示す。
第７図は２セル１コンタクトの構成例を示して
おり、左下りの斜線のハツチングが施されたセル
トランジスタのゲート部６′にはさまれてセルト
ランジスタのドレインに接続されるコンタクト５
を配置したものである。また、本図は設計ルール
の単位寸法をＦに採り、メモリセル６の容量形成
用電極となるセルプレート１５とワード線が同一
材料となる一層ゲートセルプロセス技術を用いた
例で示してある。本図において、コンタクト，配
線，セルプレート等の幅，間隔は上記したＦで規
定されるが、拡散層の間隔は拡散層分離領域を形
成する際のプロセス上の制約から3Fに設定され
る。従つて以上の設計ルールをもとに、ビツト線
方向のセルピツチｘ，ワード線方向のセルピツチ
ｙを算出すると、ｘ＝7F，ｙ＝6Fとなり、拡散
層１４の最小間隔でこれらの値が規定される。
このように第６図，第７図で示したようなオー
プンビツト線構成は、メモリセルアレイの高密度
化に適している。しかし、ワード線，ビツト線間
の容量カツプリングによつて生じる雑音がセンス
アンプに誤動作を生じさせるという欠点を有す
る。
一方、折り返しビツト線構成は、上記雑音が実
効的にセンスアンプの動作に影響を及ぼさない構
成として、従来多く用いられている。折り返しビ
ツト線構成を採る半導体メモリの一例を第８図
に、また第８図に示された従来のメモリセルアレ
イの具体的な構成例を第９図に示す。本構成で
は、任意のワード線に接続するメモリセルは１本
おきのビツト線と接続する。そのため、図中の任
意のメモリセル６に着目した時、ビツト線方向の
セルピツチｘ内に２本のワード線WL１及びWL
２が通る。この例ではWL１がセルトランジスタ
のゲート部６′を形成するワード線であり、WL
２が通過ワード線となつている。ここで、通過ワ
ード線は該メモリセル６及び他のメモリセルに係
るコンタクト領域を回避して通過し、かつトラン
ジスタの形成を防ぐためにメモリセル１ピツチ内
で拡散層１４に重畳しない。また、第９図におい
て、ワード線WL１及びWL２とセルプレート１
５の間隔は前記した寸法Ｆで規定される。従つて
第７図で用いたと同様な設計ルールのもとで、ビ
ツト線方向のセルピツチｘ，ワード線方向のセル
ピツチｙを算出すると、ｘ＝9F，ｙ＝6Fとなり、
第７図で示した構成に比べてビツト線方向のセル
ピツチｘが増大する。その結果、折り返しビツト
線構成には、メモリセルアレイの高密度が達成で
きないという欠点がある。
第１０図及び第１１図はセンスアンプのピツチ
がワード線方向のセルピツチｙまたその２倍の
2yに収まらない場合に採られる折り返しビツト
線構成を示したものである。第１０図では、セン
スアンプ２をメモリセルアレイ１の両端に割り振
つて配置させ、かつセル情報の読出しまたは書込
みの制御機能を有したマルチプレクタ１３を該メ
モリセルアレイ１のそれぞれのビツト線対BL，
BLに対応して配置させている。また第１１図で
は、切替スイツチ７を該メモリセルアレイ１の両
端に設けていずれかのビツト線対BL，を選択
して接続するとともに、該メモリセルアレイ１の
片側に配置したマルチプレクサ１３のみを介して
セル情報の読出し及び書込みが行える構成となつ
ている。第１０図及び第１１図に示したこれらの
折り返しビツト線構成を採ることにより、ワード
線方向のセルピツチｙの４倍がセンスアンプのピ
ツチとして使用できる。
しかし、第８図及び第９図で説明したと同様
に、これらの折り返しビツト線構成においてもビ
ツト線方向のセルピツチｘがメモリセルアレイの
高密度化を阻害する原因となつていた。
〔発明が解決しようとする問題点〕
このように従来メモリセルアレイにおいては、
ビツト線方向のセルピツチが大きく、そのためメ
モリセルの高密度化が妨げられていた。
〔問題点を解決するための手段〕
本発明の半導体メモリにおいてはこのような従
来技術の問題点を解決するため、メモリセルアレ
イをワード線と直角な方向で分割して複数のサブ
アレイを形成し、分割されたサブアレイ内にその
サブアレイ内ではセルトランジスタとの接続を行
わないワード線を他のサブアレイのワード線相互
の接続を行うために通過させるようにしている。
〔作用〕
本発明の半導体メモリによれば、半導体メモリ
において、ビツト線方向のセルピツチが縮小さ
れ、メモリセルが高密度化される。
〔実施例〕
第１図は本発明の実施例における部分詳細図を
示したものである。第１図において、メモリセル
アレイ１内では複数個のメモリセル対応に局部ワ
ード線８及び８′（第１図に右下りのハツチング
で表示）を設け、複数本の該局部ワード線８また
は８′から成るサブアレイ９及び９′を組合せて単
位セルアレイ１０を構成する。本発明は、該サブ
アレイ９（または９′）内で局部ワード線８（ま
たは８′）と電気的に接続するメインワード線１
１（第１図にドツトのハツチングで表示）が、異
なつた別のサブアレイ９′（または９）内では局
部ワード線８′（または８）と電気的に接続せず
に通過することを特徴としている。この場合、局
部ワード線８，８′とセルプレートとが同じ層に、
通過するメインワード線１１が該局部ワード線
８，８′およびセルプレートと異なつた配線層で
形成される。そのため、通過する該メインワード
線１１はメモリセルのコンタクト５の領域を回避
して通過する必要がなく、かつメモリセル１ピツ
チ中で拡散層１４に重畳してもよい。そのためビ
ツト線方向の高密度化が図られている。該メイン
ワード線１１は第６図，第８図で示したワード線
に対応して全サブアレイに互つて設けられてお
り、第１図ではコンタクト１２を介して局部ワー
ド線８または８′と接続する。
なお、本発明は該サブアレイ９における局部ワ
ード線８と異つた別のサブアレイ９′における局
部ワード線８′の位置関係には依存しない。従つ
て本発明は、第１図で示したようなサブアレイ９
及び９′間で局部ワード線８及び８′をビツト線方
向にずらす配置には限定されない。
以上述べてきた本実施例によると、第６図で示
したオープンビツト線構成と同様に、拡散層１４
の間隔を最小間隔の3Fとすることができる。そ
のため、ビツト線方向のセルピツチｘが７Ｆとな
り、メモリセルアレイの高密度化が可能となる。
例えば記憶容量1Mb（１メガビツト）のメモリを
想定し、メモリセルアレイとして1024個×1024個
のアレイ構成で、設計ルールの寸法Ｆを1μmに設
定した場合を考える。この時、第１図に示した本
発明の構成では、第９図に示した従来の構成に比
べてビツト線方向のセルピツチｘが2F少ないた
め、セルアレイ全体として1024×2F＝1024×
2μm〜２mm短くなる。一方、ワード線方向のセル
ピツチｙに関しては拡散層１４の最小間隔3F内
にビツト線を通過させることが可能なため、ｙ＝
6Fを保持し得る。
第２図は、第１図に示した実施例を用いて、セ
ンスアンプ１回路に対してサブアレイ９に属する
ビツト線とサブアレイ９′に属するビツト線を接
続した折り返しビツト線構成の一部を示したもの
である。
本図において、サブアレイ９及び９′を合せて
単位セルアレイ１０が構成されること等は第１図
に準じている。ただし、第２図では局部ワード線
８または８′の１本当りにビツト線４本を接続し
た例を示したが、本発明ではこのビツト線本数は
任意にとることができる。
また複数個の単位セルアレイ１０を用いてメモ
リセルアレイ１全体を構成するには第３図ａ，ｂ
に示すいずれの方法を用いてもよい。つまり、第
３図ａに示すように単位セルアレイ１０の一辺Ａ
またはＢをもとに折り返す形で構成する方法、ま
たは第３図ｂに示すように単位セルアレイ１０を
そのままワード線に沿つてシフトして構成する方
法である。特に前者の方法によれば、折り返され
た単位セルアレイ１０の間で第１図または第２図
に示された局部ワード線８または８′同志が互い
に接続されるため、サブアレイ９または９′内の
前記コンタクト１２の総数を半減させることがで
きる。
また本実施例では第２図から明らかなように、
ワード線方向のセルピツチｙの２倍のセンスアン
プのピツチとして利用できるため、センスアンプ
の回路設計及びレイアウト設計が容易となる。さ
らに第４図で示すように、センスアンプ２及びマ
ルチプレクサ１３をメモリセルアレイ１の両端に
配置させる構成を採ると、ワード線方向のセルピ
ツチｙの４倍がセンスアンプのピツチとして利用
できる。また第５図で示すように、センスアンプ
２をメモリセルアレイ１の両端に割り振り、かつ
切替スイツチ７′を該メモリセルアレイ１の両端
に設けた構成を採ると、セル情報の読出し及び書
込みを該メモリセルアレイ１の片側のみに配置し
たマルチプレクサ１３を介して行うことができ、
センスアンプのピツチもワード線方向のセルピツ
チｙの４倍が利用できるようになる。
なお、以上の説明はすべて２セル１コンタクト
のメモリセル構成を例に挙げたが、本発明は該構
成に制限されない。従つて本発明は１セル１コン
タクト等のメモリセル構成に対しても適用でき
る。
また本発明は使用プロセス技術に関しても一層
ゲートプロセス技術に限定されることなく、他の
プロセス技術、例えば二層ゲートプロセス技術等
に対しても適用できる。
〔発明の効果〕
以上説明したように本発明によれば、メモリセ
ルアレイをワード線と直角な方向で分割し、分割
されたサブアレイ内に局部ワード線と接続しない
メインワード線が通過する構成を得ることができ
るため、高密度大容量化が可能な半導体メモリが
実現できる。
【図面の簡単な説明】
第１図は本発明の実施例における部分詳細図、
第２図は第１図に示した実施例を用いた折り返し
ビツト線構成を採る半導体メモリの概要を示す
図、第３図は第２図における単位セルアレイを複
数個用いてメモリセルアレイ全体を構成する方法
を示す図、第４図は第２図におけるセンスアンプ
をメモリセルアレイの両端に割り振り、かつマル
チプレクサをメモリセルアレイの両端に設けた本
発明の別の実施例を示す図、第５図は第２図にお
けるセンスアンプをメモリセルアレイの両端に割
り振り、かつ切替スイツチをメモリセルアレイの
両端に設けた本発明のさらに別の実施例を示す
図、第６図はオープンビツト線構成を採る半導体
メモリの概要を示す図、第７図は第６図における
メモリセルアレイの詳細を示す図、第８図は折り
返しビツト線構成を採る半導体メモリの概要を示
す図、第９図は第８図における従来のメモリセル
アレイの詳細を示す図、第１０図は第８図におけ
るセンスアンプをメモリセルアレイの両端に割り
振り、かつマルチプレクサをメモリセルアレイの
両端に設けた折り返しビツト線構成を採る半導体
メモリの概要を示す図、第１１図は第８図におけ
るセンスアンプをメモリセルアレイの両端に割り
振り、かつ切替スイツチをメモリセルアレイの両
端に設けた折り返しビツト線構成を採る半導体メ
モリの概要を示す図である。 １……メモリセルアレイ、２……センスアン
プ、２′……センスアンプ１回路分の実効面積、
３……コラムデコーダ、４……ロウデコーダ、５
……コンタクト、６……１ビツト分のメモリセ
ル、６′……セルトランジスタのゲート部、７，
７′……切替スイツチ、８，８′……局部ワード
線、９，９′……サブアレイ、１０……単位セル
アレイ、１１……メインワード線、１２……コン
タクト、１３……マルチプレクサ、１４……拡散
層、１５……セルプレート、１６，１７，１８，
１９……コンタクト、ｘ……ビツト線方向のセル
ピツチ、ｙ……ワード線方向のセルピツチ、BL，
BL……ビツト線、Ｆ……設計ルールの単位寸法。

Claims (1)

  1. 【特許請求の範囲】 １ メモリセルアレイをワード線と直角の方向で
    複数のサブアレイに分割して、分割された互いに
    異なるサブアレイに属するビツト線によつてビツ
    ト線対を形成するとともに、ビツト線対の一方を
    含むサブアレイ内のセルトランジスタに接続され
    る局部ワード線はあるメインワード線と接続し、
    ビツト線対の他方を含むサブアレイ内のセルトラ
    ンジスタに接続する局部ワード線は上記メインワ
    ード線と異なつたメインワード線に接続されるこ
    とを特徴とする半導体メモリ。 ２ 前記各ビツト線対がそれぞれ１回路のセンス
    アンプに接続されることを特徴とする特許請求の
    範囲第１項記載の半導体メモリ。 ３ 前記各センスアンプがメモリセルアレイの両
    側に割り振つて配置され切替スイツチを介して複
    数のビツト線対がそれぞれ１回路のセンスアンプ
    に接続されることを特徴とする特許請求の範囲第
    ２項記載の半導体メモリ。
JP59232083A 1984-11-02 1984-11-02 半導体メモリ Granted JPS61110459A (ja)

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DE19853538530 DE3538530A1 (de) 1984-11-02 1985-10-30 Halbleiterspeicher
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6254461A (ja) * 1985-09-03 1987-03-10 Toshiba Corp 半導体記憶装置
US4980860A (en) * 1986-06-27 1990-12-25 Texas Instruments Incorporated Cross-coupled complementary bit lines for a semiconductor memory with pull-up circuitry
JP2511415B2 (ja) * 1986-06-27 1996-06-26 沖電気工業株式会社 半導体装置
JPS6367771A (ja) * 1986-09-09 1988-03-26 Mitsubishi Electric Corp 半導体記憶装置
JPH0775116B2 (ja) * 1988-12-20 1995-08-09 三菱電機株式会社 半導体記憶装置
JPH02246099A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 大規模半導体集積回路装置とその欠陥救済法
JPH07114077B2 (ja) * 1989-06-01 1995-12-06 三菱電機株式会社 不揮発性半導体記憶装置
JP2515037B2 (ja) * 1990-05-14 1996-07-10 シャープ株式会社 半導体メモリ
JP2564695B2 (ja) * 1990-09-14 1996-12-18 富士通株式会社 半導体記憶装置
KR930008310B1 (ko) * 1991-02-05 1993-08-27 삼성전자 주식회사 반도체 메모리장치의 워드라인드라이버단 배치방법
US5652723A (en) 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
JP3150747B2 (ja) * 1992-02-24 2001-03-26 株式会社リコー 半導体メモリ装置とその製造方法
US5303196A (en) * 1992-05-22 1994-04-12 International Business Machines Corporation Open bit line memory devices and operational method
JPH0827715B2 (ja) * 1993-03-03 1996-03-21 日本電気株式会社 記憶装置
KR100253012B1 (ko) * 1993-08-26 2000-04-15 사와무라 시코 반도체 메모리 장치
EP0643418B1 (en) * 1993-09-10 1998-12-02 STMicroelectronics S.r.l. Process for the manufacture of a Zener Diode for flash-EEPROM devices
JPH0798979A (ja) * 1993-09-29 1995-04-11 Toshiba Corp 半導体記憶装置
JPH07230696A (ja) * 1993-12-21 1995-08-29 Toshiba Corp 半導体記憶装置
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
KR0140097B1 (ko) * 1994-11-30 1998-07-15 김광호 읽기변환쓰기기능을 가지는 메모리 모듈
US5606529A (en) * 1994-12-20 1997-02-25 Hitachi, Ltd. Semiconductor disk storage
US5546349A (en) * 1995-03-13 1996-08-13 Kabushiki Kaisha Toshiba Exchangeable hierarchical data line structure
US5636158A (en) * 1995-03-13 1997-06-03 Kabushiki Kaisha Toshiba Irregular pitch layout for a semiconductor memory device
US5600603A (en) * 1995-08-22 1997-02-04 Intel Corporation Common centroid differential sensing scheme
KR970051170A (ko) * 1995-12-29 1997-07-29 김주용 메모리 셀 어레이 및 그를 이용한 프로그램 방법
US6381166B1 (en) * 1998-09-28 2002-04-30 Texas Instruments Incorporated Semiconductor memory device having variable pitch array
US7184290B1 (en) * 2000-06-28 2007-02-27 Marvell International Ltd. Logic process DRAM
TW449885B (en) 2000-07-13 2001-08-11 Nanya Technology Corp Arrangement of DRAM cells with vertical transistors and deep trench capacitors
KR100706233B1 (ko) * 2004-10-08 2007-04-11 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
KR100886353B1 (ko) * 2007-04-02 2009-03-03 삼성전자주식회사 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법
US8064255B2 (en) * 2007-12-31 2011-11-22 Cypress Semiconductor Corporation Architecture of a nvDRAM array and its sense regime
US8059458B2 (en) * 2007-12-31 2011-11-15 Cypress Semiconductor Corporation 3T high density nvDRAM cell

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534394A (en) * 1979-09-03 1980-03-10 Hitachi Ltd Semiconductor memory

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57198592A (en) * 1981-05-29 1982-12-06 Hitachi Ltd Semiconductor memory device
JPS58111183A (ja) * 1981-12-25 1983-07-02 Hitachi Ltd ダイナミツクｒａｍ集積回路装置
JPS59161061A (ja) * 1983-02-10 1984-09-11 Fujitsu Ltd 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534394A (en) * 1979-09-03 1980-03-10 Hitachi Ltd Semiconductor memory

Also Published As

Publication number Publication date
KR900004631B1 (ko) 1990-06-30
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