JPH0424868B2 - - Google Patents
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- JPH0424868B2 JPH0424868B2 JP60194695A JP19469585A JPH0424868B2 JP H0424868 B2 JPH0424868 B2 JP H0424868B2 JP 60194695 A JP60194695 A JP 60194695A JP 19469585 A JP19469585 A JP 19469585A JP H0424868 B2 JPH0424868 B2 JP H0424868B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、特にダイナミ
ツク・メモリに関する。
ツク・メモリに関する。
従来、半導体記憶装置として、一個のMOSト
ランジスタと一個のMOSキャパシタによりメモ
リセルを構成するMOS型ダイナミツクRAM（以
下、DRAMと略称する）が知られている。この
DRAMでは、情報の記憶はMOSキヤパシタに電
荷が蓄積されているか否かにより行われ、情報の
読み出しはMOSキヤパシタの電荷をMOSトラン
ジスタを介してデータ線に放出してその電位変化
を検出することにより行なわれている。
ランジスタと一個のMOSキャパシタによりメモ
リセルを構成するMOS型ダイナミツクRAM（以
下、DRAMと略称する）が知られている。この
DRAMでは、情報の記憶はMOSキヤパシタに電
荷が蓄積されているか否かにより行われ、情報の
読み出しはMOSキヤパシタの電荷をMOSトラン
ジスタを介してデータ線に放出してその電位変化
を検出することにより行なわれている。
近年の半導体製造技術の進歩、特に微細加工技
術の進歩により、DRAMの大容量化は急速に進
んでいる。DRAMを更に大容量化する上で最も
大きい問題は、メモリセル面積を小さくしてしか
もMOSキヤパシタの容量を如何に大きく保つか
という点にある。DRAMの情報読み出しの際の
電位変化の大きさはMOSキヤパシタの蓄積電荷
量の大きさで決まり、動作余裕、α線入射等のノ
イズに対する余裕を考えると、最小限必要な電荷
量が決まる。そして蓄積電荷量はMOSキヤパシ
タの容量と印加電圧で決まり、印加電圧は電源電
圧で決まるので、MOSキヤパシタ容量を必要量
確保する必要があるのである。
術の進歩により、DRAMの大容量化は急速に進
んでいる。DRAMを更に大容量化する上で最も
大きい問題は、メモリセル面積を小さくしてしか
もMOSキヤパシタの容量を如何に大きく保つか
という点にある。DRAMの情報読み出しの際の
電位変化の大きさはMOSキヤパシタの蓄積電荷
量の大きさで決まり、動作余裕、α線入射等のノ
イズに対する余裕を考えると、最小限必要な電荷
量が決まる。そして蓄積電荷量はMOSキヤパシ
タの容量と印加電圧で決まり、印加電圧は電源電
圧で決まるので、MOSキヤパシタ容量を必要量
確保する必要があるのである。
このようなDRAMにおいて、メモリセルの占
有面積を大きくすることなくMOSキヤパシタの
容量を大きくする方法として、半導体基板上に溝
を形成し、半導体基板表面および溝の３側面を用
いてMOSキヤパシタを形成することが提案され
ている（例えばM.Wada et al.“Ａ Folded
Capacitor Cell（F.C.C）For Future Megabit
DRAMs”IEDM1984.）。このメモリセルはMOS
キヤパシタとして溝の側面を用いているため、溝
を深く形成することにより、必要なキヤパシタ容
量を確保することができると共に、キヤパシタの
占有面積を微細加工技術によつて決定される最小
面積まで小さくすることができる。
有面積を大きくすることなくMOSキヤパシタの
容量を大きくする方法として、半導体基板上に溝
を形成し、半導体基板表面および溝の３側面を用
いてMOSキヤパシタを形成することが提案され
ている（例えばM.Wada et al.“Ａ Folded
Capacitor Cell（F.C.C）For Future Megabit
DRAMs”IEDM1984.）。このメモリセルはMOS
キヤパシタとして溝の側面を用いているため、溝
を深く形成することにより、必要なキヤパシタ容
量を確保することができると共に、キヤパシタの
占有面積を微細加工技術によつて決定される最小
面積まで小さくすることができる。
上記メモリセルをフオールデツド・ビツト・ラ
イン方式によりレイアウトしたDRAMの平面お
よびそのＡ−A′線断面図をそれぞれ第６図およ
び第７図に示す。例えばＰ型シリコン基板からな
る半導体基板１上にワード線WL1，WL2，…，
WL8が垂直ライン状に配列され、またデータ線
DL1，DL2，DL3，DL4が水平ライン状に配列さ
れている。これらのワード線WL1，WL2，…，
WL8とデータ線DL1，DL2，DL3，DL4との交点
に対応する位置には、それぞれMOSトランジス
タかあるいは点線で囲まれたキヤパシタ領域３に
形成されたMOSキヤパシタかが配置されている。
MOSトランジスタのソース領域はMOSキヤパシ
タに接続され、MOSトランジスタのドレイン領
域はコンタクト孔５を介してデータ線DL1，
DL2，DL3，DL4に接続されている。
イン方式によりレイアウトしたDRAMの平面お
よびそのＡ−A′線断面図をそれぞれ第６図およ
び第７図に示す。例えばＰ型シリコン基板からな
る半導体基板１上にワード線WL1，WL2，…，
WL8が垂直ライン状に配列され、またデータ線
DL1，DL2，DL3，DL4が水平ライン状に配列さ
れている。これらのワード線WL1，WL2，…，
WL8とデータ線DL1，DL2，DL3，DL4との交点
に対応する位置には、それぞれMOSトランジス
タかあるいは点線で囲まれたキヤパシタ領域３に
形成されたMOSキヤパシタかが配置されている。
MOSトランジスタのソース領域はMOSキヤパシ
タに接続され、MOSトランジスタのドレイン領
域はコンタクト孔５を介してデータ線DL1，
DL2，DL3，DL4に接続されている。
また半導体基板１上にデータ線DL1，DL2，
DL3，DL4の隣り合う２列の間のメモリセル分離
領域に溝６６，６７，６８が形成されている。こ
れらの溝６６，６７，６８の底面にはP+不純物
領域７が形成されている。溝６６，６７，６８内
には酸化膜８が堆積されている。そしてこれらの
溝６６，６７，６８により、第６図の太線で囲ま
れたメモリセル領域２がこれらの溝６６，６７，
６８により、第６図の太線で囲まれたメモリセル
領域２が相対的に凸部となつている。キヤパシタ
領域３においては半導体基板１の凸部上面および
側面にn-不純物領域９が形成されている。この
凸部上面および側面に形成されたn-不純物領域
９上に酸化膜１０を介して多結晶シリコンからな
るキヤパシタ電極４が形成されていて、MOSキ
ヤパシタを構成している。
DL3，DL4の隣り合う２列の間のメモリセル分離
領域に溝６６，６７，６８が形成されている。こ
れらの溝６６，６７，６８の底面にはP+不純物
領域７が形成されている。溝６６，６７，６８内
には酸化膜８が堆積されている。そしてこれらの
溝６６，６７，６８により、第６図の太線で囲ま
れたメモリセル領域２がこれらの溝６６，６７，
６８により、第６図の太線で囲まれたメモリセル
領域２が相対的に凸部となつている。キヤパシタ
領域３においては半導体基板１の凸部上面および
側面にn-不純物領域９が形成されている。この
凸部上面および側面に形成されたn-不純物領域
９上に酸化膜１０を介して多結晶シリコンからな
るキヤパシタ電極４が形成されていて、MOSキ
ヤパシタを構成している。
次に上記DRAMの製造方法を第８図を用いて
説明する。抵抗約10Ω−cmのＰ型シリコン基板か
らなる半導体基板１に反応性イオンエツチング法
により溝６６，６７，６８を形成する。これらの
溝６６，６７，６８の底面にイオン注入法により
Ｂイオンを注入し、P+不純物領域７を形成する
（第８図ａ）。
説明する。抵抗約10Ω−cmのＰ型シリコン基板か
らなる半導体基板１に反応性イオンエツチング法
により溝６６，６７，６８を形成する。これらの
溝６６，６７，６８の底面にイオン注入法により
Ｂイオンを注入し、P+不純物領域７を形成する
（第８図ａ）。
次に全面に酸化膜８を堆積して、溝内を埋めつ
くす。その後酸化膜８のエツチングを行ない、溝
６６，６７，６８にはさまれた半導体基板１の凸
部の上面を露出する（第８図ｂ）。
くす。その後酸化膜８のエツチングを行ない、溝
６６，６７，６８にはさまれた半導体基板１の凸
部の上面を露出する（第８図ｂ）。
次いでPEP（Photo Etching Process）により
キヤパシタ領域３のパターニングを行ない、反応
性イオンエツチング法によりエツチングを行な
う。このときシリコンと酸化膜とではエツチング
に選択性があるため、キヤパシタ領域３における
溝６６，６７，６８の酸化膜８のみがエツチング
除去される。こうしてキヤパシタ領域３における
半導体基板１の凸部の上面および側面が露出され
る。この露出された凸部の上面および側面にイオ
ン注入法によりAsイオンを注入し、n-不純物領
域９を形成する。このn-不純物領域９表面に熱
酸化により酸化膜１０を形成する。さらにこの酸
化膜１０上に多結晶シリコンからなるキヤパシタ
電極４を形成する。こうしてキヤパシタ領域３に
おいて、その一部分が溝内に埋め込まれたMOS
キヤパシタを形成する（第８図ｃ）。
キヤパシタ領域３のパターニングを行ない、反応
性イオンエツチング法によりエツチングを行な
う。このときシリコンと酸化膜とではエツチング
に選択性があるため、キヤパシタ領域３における
溝６６，６７，６８の酸化膜８のみがエツチング
除去される。こうしてキヤパシタ領域３における
半導体基板１の凸部の上面および側面が露出され
る。この露出された凸部の上面および側面にイオ
ン注入法によりAsイオンを注入し、n-不純物領
域９を形成する。このn-不純物領域９表面に熱
酸化により酸化膜１０を形成する。さらにこの酸
化膜１０上に多結晶シリコンからなるキヤパシタ
電極４を形成する。こうしてキヤパシタ領域３に
おいて、その一部分が溝内に埋め込まれたMOS
キヤパシタを形成する（第８図ｃ）。
さらにキヤパシタ電極４上に層間絶縁層１１を
形成する。またキヤパシタ領域３を除いたメモリ
セル領域２の凸部上にゲート酸化膜を形成する。
層間絶縁膜１１およびゲート酸化膜の上に多結晶
シリコンからなるワード線WL1，WL2，…，
WL8を形成する。そしてメモリセル領域２にイ
オン注入法によりソース、ドレイン領域を形成す
る。こうしてMOSトランジスタを形成する。さ
らに全面に層間絶縁層１２を形成し、所定の場所
にコンタクト孔５を開口した後、アルミニウムか
らなるデータ線DL1，DL2，DL3，DL4を形成す
る（第８図ｄ）。
形成する。またキヤパシタ領域３を除いたメモリ
セル領域２の凸部上にゲート酸化膜を形成する。
層間絶縁膜１１およびゲート酸化膜の上に多結晶
シリコンからなるワード線WL1，WL2，…，
WL8を形成する。そしてメモリセル領域２にイ
オン注入法によりソース、ドレイン領域を形成す
る。こうしてMOSトランジスタを形成する。さ
らに全面に層間絶縁層１２を形成し、所定の場所
にコンタクト孔５を開口した後、アルミニウムか
らなるデータ線DL1，DL2，DL3，DL4を形成す
る（第８図ｄ）。
次に第６図のDRAMの一部断面を含む斜視図
を第９図に示す。半導体基板１に形成した溝６９
の幅は、溝６９内に埋め込まれたキヤパシタ電極
４の厚みａと、溝６９内に堆積された酸化膜８上
にオーバーラツプした部分のキヤパシタ電極の長
さｂと、キヤパシタ電極とMOSトランジスタが
形成されているメモリセル領域２との間隔ｃとか
らなつている。いま0.8μｍルールを用いて
DRAMを製造する場合、 ａ＝0.4μｍ ｂ＝0.3μｍ ｃ＝0.3μｍ がそれぞれ必要であり、溝６９の幅ａ＋ｂ＋ｃは
1.0μｍとなる。このとき溝６９内に埋め込まれた
キヤパシタ電極４とMOSトランジスタが形成さ
れているメモリセル領域２との間の酸化膜８の厚
さｂ＋ｃは0.6μｍとなる。
を第９図に示す。半導体基板１に形成した溝６９
の幅は、溝６９内に埋め込まれたキヤパシタ電極
４の厚みａと、溝６９内に堆積された酸化膜８上
にオーバーラツプした部分のキヤパシタ電極の長
さｂと、キヤパシタ電極とMOSトランジスタが
形成されているメモリセル領域２との間隔ｃとか
らなつている。いま0.8μｍルールを用いて
DRAMを製造する場合、 ａ＝0.4μｍ ｂ＝0.3μｍ ｃ＝0.3μｍ がそれぞれ必要であり、溝６９の幅ａ＋ｂ＋ｃは
1.0μｍとなる。このとき溝６９内に埋め込まれた
キヤパシタ電極４とMOSトランジスタが形成さ
れているメモリセル領域２との間の酸化膜８の厚
さｂ＋ｃは0.6μｍとなる。
しかしながら0.6μｍ程度の酸化膜８の厚さで
は、キヤパシタ電極４の電位によりメモリセル領
域２の溝６９に接する側面部Ｂが反転する現象が
起こる。すなわち溝６９内のキヤパシタ電極４を
ゲート電極とし、溝６９内の酸化膜８をゲート酸
化膜とし、メモリセル領域２のMOSトランジス
タのソースおよびドレイン領域をそれぞれソース
およびドレイン領域とする寄生トランジスタが形
成される。そしてこの寄生トランジスタの導通に
より、MOSトランジスタのソース、ドレイン間
にリークが発生し、メモリセルのデータが破壊さ
れる。
は、キヤパシタ電極４の電位によりメモリセル領
域２の溝６９に接する側面部Ｂが反転する現象が
起こる。すなわち溝６９内のキヤパシタ電極４を
ゲート電極とし、溝６９内の酸化膜８をゲート酸
化膜とし、メモリセル領域２のMOSトランジス
タのソースおよびドレイン領域をそれぞれソース
およびドレイン領域とする寄生トランジスタが形
成される。そしてこの寄生トランジスタの導通に
より、MOSトランジスタのソース、ドレイン間
にリークが発生し、メモリセルのデータが破壊さ
れる。
この寄生トランジスタによりリークの発生を防
ぐためには、ゲート酸化膜となる酸化膜８の厚さ
ｂ＋ｃを1.2μｍ以上にする必要がある。これによ
り溝６９の幅ａ＋ｂ＋ｃは1.6μ以上となり、少な
くとも0.6μｍの増加となる。いま2048個×2048個
のメモリセルを有する4kビツトDRAMを考える
と、全体のチツプ幅は約1.2mm（＝0.6μｍ×2048
個）の増加となる。
ぐためには、ゲート酸化膜となる酸化膜８の厚さ
ｂ＋ｃを1.2μｍ以上にする必要がある。これによ
り溝６９の幅ａ＋ｂ＋ｃは1.6μ以上となり、少な
くとも0.6μｍの増加となる。いま2048個×2048個
のメモリセルを有する4kビツトDRAMを考える
と、全体のチツプ幅は約1.2mm（＝0.6μｍ×2048
個）の増加となる。
このように半導体基板に形成した溝内に記憶キ
ヤパシタの一部を埋め込んだDRAMにおいては、
寄生トランジスタによるリークの発生を防ぐため
に、チツプ面積が増大するという問題があつた。
しかもこのチツプ面積の増大はDRAMの集積度
に比例するため、集積度が高まるにつれ、深刻な
ものとなる。
ヤパシタの一部を埋め込んだDRAMにおいては、
寄生トランジスタによるリークの発生を防ぐため
に、チツプ面積が増大するという問題があつた。
しかもこのチツプ面積の増大はDRAMの集積度
に比例するため、集積度が高まるにつれ、深刻な
ものとなる。
本発明は上記事情を考慮してなされたもので、
寄生トランジスタによるリークの発生を防ぐと共
にチツプサイズの増大を抑制した半導体記憶装置
を提供することを目的とする。
寄生トランジスタによるリークの発生を防ぐと共
にチツプサイズの増大を抑制した半導体記憶装置
を提供することを目的とする。
上記目的を達成するため本発明は、半導体基板
と、この半導体基板上にマトリツクス状に配置さ
れ、記憶キヤパシタおよびトランジスタから構成
されるメモリセルと、前記半導体基板上にライン
状に配列され、前記メモリセルと電気的に接続さ
れたワード線と、前記半導体基板上に前記ワード
線に垂直なライン状に配列され、前記メモリセル
と電気的に接続されたデータ線と、これらデータ
線の２列を１対として、一方のデータ線の電位を
基準として、他方のデータ線に現われる前記メモ
リセルの記憶信号を読み取るセンスアンプとを備
えた半導体記憶装置において、前記半導体基板上
の前記データ線の隣り合う２列の間のメモリセル
分離領域に溝を形成し、この溝内の前記記憶キヤ
パシタの一部分を埋め込み、前記データ線の中の
順番に並んだ2n列を１組として、前記ワード線
中の一対のワード線の一方と、順番に並んだ第１
列から第ｎ列までの前記データ線とのそれぞれの
交点に対応する位置に前記記憶キヤパシタをを配
置し、前記一対のワード線の一方と順番に並んだ
第ｎ＋１列から第2n列までの前記データ線との
それぞれの交点に対応する位置に前記トランジス
タを配置し、前記一対のワード線の他方と、前記
第１列から第ｎ列までのデータ線とのそれぞれの
交点に対応する位置に前記トランジスタを配置
し、前記一対のワード線の他方と前記第ｎ＋１列
から第2n列までのデータ線とのそれぞれの交点
に対応する位置に前記記憶キヤパシタを配置する
ことを特徴とする。
と、この半導体基板上にマトリツクス状に配置さ
れ、記憶キヤパシタおよびトランジスタから構成
されるメモリセルと、前記半導体基板上にライン
状に配列され、前記メモリセルと電気的に接続さ
れたワード線と、前記半導体基板上に前記ワード
線に垂直なライン状に配列され、前記メモリセル
と電気的に接続されたデータ線と、これらデータ
線の２列を１対として、一方のデータ線の電位を
基準として、他方のデータ線に現われる前記メモ
リセルの記憶信号を読み取るセンスアンプとを備
えた半導体記憶装置において、前記半導体基板上
の前記データ線の隣り合う２列の間のメモリセル
分離領域に溝を形成し、この溝内の前記記憶キヤ
パシタの一部分を埋め込み、前記データ線の中の
順番に並んだ2n列を１組として、前記ワード線
中の一対のワード線の一方と、順番に並んだ第１
列から第ｎ列までの前記データ線とのそれぞれの
交点に対応する位置に前記記憶キヤパシタをを配
置し、前記一対のワード線の一方と順番に並んだ
第ｎ＋１列から第2n列までの前記データ線との
それぞれの交点に対応する位置に前記トランジス
タを配置し、前記一対のワード線の他方と、前記
第１列から第ｎ列までのデータ線とのそれぞれの
交点に対応する位置に前記トランジスタを配置
し、前記一対のワード線の他方と前記第ｎ＋１列
から第2n列までのデータ線とのそれぞれの交点
に対応する位置に前記記憶キヤパシタを配置する
ことを特徴とする。
データ線の第ｎ列と第ｎ＋１列との間のメモリ
セル分離領域には、データ線の他の隣り合う２列
の間のメモリセル分離領域に形成された溝より広
い幅を有する溝が形成されているかあるいは複数
列の溝が形成されていることが望ましい。
セル分離領域には、データ線の他の隣り合う２列
の間のメモリセル分離領域に形成された溝より広
い幅を有する溝が形成されているかあるいは複数
列の溝が形成されていることが望ましい。
これにより、広い幅の溝あるいは複数列の溝が
形成されるデータ線の2n列からなる組の中の第
ｎ列と第ｎ＋１列との間および隣り合う組と組と
の間のメモリセル分離領域を除き、データ線の他
の隣り合う２列の間のメモリセル分離領域に形成
する溝の幅を狭くすることができ、寄生トランジ
スタによるリークを発生させることなくチツプサ
イズを小さくするようにしたものである。
形成されるデータ線の2n列からなる組の中の第
ｎ列と第ｎ＋１列との間および隣り合う組と組と
の間のメモリセル分離領域を除き、データ線の他
の隣り合う２列の間のメモリセル分離領域に形成
する溝の幅を狭くすることができ、寄生トランジ
スタによるリークを発生させることなくチツプサ
イズを小さくするようにしたものである。
本発明の一実施例による半導体記憶装置の平面
を第１図に、そのＡ−Ａ線断面を第２図に示す。
例えばＰ型シリコン基板からなる半導体基板１上
にワード線WL1，WL2、…，WL8が垂直ライン
状に配列され、またデータ線DL1，DL2，…，
DL8が水平ライン状に配列されている。ワード線
WL1，WL4，WL5，WL8とデータ線DL1，DL2，
DL3，DL4との交点およびワード線WL2，WL3，
WL6，WL7とデータ線DL5，DL6，DL7，DL8と
の交点に対応する位置には、太線で囲まれたメモ
リセル領域２に形成されMOSトランジスタがそ
れぞれ配置されている。またワード線WL2，
WL3，WL6，WL7とデータ線DL1，DL2，DL3，
DL4との交点およびワード線WL1，WL4，WL5，
WL8とデータ線DL5，DL6，DL7，DL8との交点
に対応する位置には、点線で囲まれたキヤパシタ
領域３に形成されたMOSキヤパシタがそれぞれ
配置されている。このキヤパシタ領域３は２点鎖
線で囲まれたキパヤシタ電極４によつて覆われて
いる。またMOSトランジスタのソース領域は
MOSキヤパシタに接続され、MOSトランジスタ
のドレイン領域はコンタクト孔５を介してデータ
線DL1，DL2，…，DL8に接続されている。また
半導体基板１には溝６１，６２，６３が形成され
ている。これらの溝６１，６２，６３の底面には
それれP+不純物領域７が形成されている。また
これらの溝６１，６２，６３内には酸化膜８が堆
積されている。これらの溝６１，６２，６３には
さまれた相対的な凸部は、第１図の太線で囲まれ
たメモリセル領域２となつている。このメモリセ
ル領域２の例えばワード線WL8とデータ線DL3，
DL4との交点に対応する位置の凸部上面にはそれ
ぞれデータ線DL3，DL4をゲート電極とする
MOSトランジスタ（図示せず）が形成されてい
る。またこのワード線WL8とデータ線DL5，DL6
との交点に対応する位置は、第１図の点線で囲ま
れたキヤパシタ領域３となつている。このキヤパ
シタ領域３内の凸部の上面および側面にはそれぞ
れMOSキヤパシタが形成されている。すなわち
半導体基板１の凸板上面および側面にn-不純物
領域９と、このn-不純物領域９上に酸化膜１０
と、この酸化膜１０上に多結晶シリコンからなる
キヤパシタ電極４とが形成されていて、MOSキ
ヤパシタが構成されている。このためキヤパシタ
領域３内の溝６３内には、キヤパシタ電極４とな
る多結晶シリコンが堆積されている。そしてキヤ
パシタ電極４とワード線WL1，WL2，…，WL8
との間およびワード線WL1，WL2，…，WL8と
データ線DL1，DL2，…，DL8との間には、それ
ぞれ層間絶縁層１１，１２が形成されている。
を第１図に、そのＡ−Ａ線断面を第２図に示す。
例えばＰ型シリコン基板からなる半導体基板１上
にワード線WL1，WL2、…，WL8が垂直ライン
状に配列され、またデータ線DL1，DL2，…，
DL8が水平ライン状に配列されている。ワード線
WL1，WL4，WL5，WL8とデータ線DL1，DL2，
DL3，DL4との交点およびワード線WL2，WL3，
WL6，WL7とデータ線DL5，DL6，DL7，DL8と
の交点に対応する位置には、太線で囲まれたメモ
リセル領域２に形成されMOSトランジスタがそ
れぞれ配置されている。またワード線WL2，
WL3，WL6，WL7とデータ線DL1，DL2，DL3，
DL4との交点およびワード線WL1，WL4，WL5，
WL8とデータ線DL5，DL6，DL7，DL8との交点
に対応する位置には、点線で囲まれたキヤパシタ
領域３に形成されたMOSキヤパシタがそれぞれ
配置されている。このキヤパシタ領域３は２点鎖
線で囲まれたキパヤシタ電極４によつて覆われて
いる。またMOSトランジスタのソース領域は
MOSキヤパシタに接続され、MOSトランジスタ
のドレイン領域はコンタクト孔５を介してデータ
線DL1，DL2，…，DL8に接続されている。また
半導体基板１には溝６１，６２，６３が形成され
ている。これらの溝６１，６２，６３の底面には
それれP+不純物領域７が形成されている。また
これらの溝６１，６２，６３内には酸化膜８が堆
積されている。これらの溝６１，６２，６３には
さまれた相対的な凸部は、第１図の太線で囲まれ
たメモリセル領域２となつている。このメモリセ
ル領域２の例えばワード線WL8とデータ線DL3，
DL4との交点に対応する位置の凸部上面にはそれ
ぞれデータ線DL3，DL4をゲート電極とする
MOSトランジスタ（図示せず）が形成されてい
る。またこのワード線WL8とデータ線DL5，DL6
との交点に対応する位置は、第１図の点線で囲ま
れたキヤパシタ領域３となつている。このキヤパ
シタ領域３内の凸部の上面および側面にはそれぞ
れMOSキヤパシタが形成されている。すなわち
半導体基板１の凸板上面および側面にn-不純物
領域９と、このn-不純物領域９上に酸化膜１０
と、この酸化膜１０上に多結晶シリコンからなる
キヤパシタ電極４とが形成されていて、MOSキ
ヤパシタが構成されている。このためキヤパシタ
領域３内の溝６３内には、キヤパシタ電極４とな
る多結晶シリコンが堆積されている。そしてキヤ
パシタ電極４とワード線WL1，WL2，…，WL8
との間およびワード線WL1，WL2，…，WL8と
データ線DL1，DL2，…，DL8との間には、それ
ぞれ層間絶縁層１１，１２が形成されている。
また例えばデータ線DL4とDL5との間のメモリ
セル分離領域に形成された溝６２は、そのキヤパ
シタ領域３側の側面に、MOSキヤパシタの一部
としてのキヤパシタ電極４を有している。そして
このメモリセル分離領域の溝６２は、例えばデー
タ線DL3とDL4との間のメモリセル分離領域の溝
６１および例えばデータ線DL5とDL6との間のメ
モリセル分離領域の溝６３の幅がそれぞれ0.8μｍ
であるのに対し、1.6μｍと広い幅を有している。
セル分離領域に形成された溝６２は、そのキヤパ
シタ領域３側の側面に、MOSキヤパシタの一部
としてのキヤパシタ電極４を有している。そして
このメモリセル分離領域の溝６２は、例えばデー
タ線DL3とDL4との間のメモリセル分離領域の溝
６１および例えばデータ線DL5とDL6との間のメ
モリセル分離領域の溝６３の幅がそれぞれ0.8μｍ
であるのに対し、1.6μｍと広い幅を有している。
次にデータ線DL1，DL2，…，DL8とセンスア
ンプSA1、SA2、SA3、SA4との接続を第４図に
示す。第４図において○印はMOSトランジスタ
が配置された位置を示し、×印はMOSキヤパシタ
が配置された位置を示す。メモリセルの差動増幅
読み出し信号が現われるデータ線DL1，DL2，
…，DL8は順番に配列されている。そして、ワー
ド線WL1，WL4，WL5，WL8とデータ線DL1，
DL2，DL3，DL4との交点およびワード線WL2，
WL3，WL6，WL7とデータ線DL5，DL6，DL7，
DL8との交点において、MOSキヤパシタの電荷
を放出するMOSトランジスタとデータ線DL1，
DL2，…，DL8とが接続されている。いまワード
線WL4を選択すると、データ線DL1，DL2，
DL3，DL4にそれぞれ接続されたメモリセルの情
報が現われる。そして、データ線DL1とDL8，
DL2とDL7，DL3とDL6，DL4とDL5とをそれぞれ
対としてセンスアンプSA1，SA2，SA3，SA4に
入力され、その電位差が増幅される。
ンプSA1、SA2、SA3、SA4との接続を第４図に
示す。第４図において○印はMOSトランジスタ
が配置された位置を示し、×印はMOSキヤパシタ
が配置された位置を示す。メモリセルの差動増幅
読み出し信号が現われるデータ線DL1，DL2，
…，DL8は順番に配列されている。そして、ワー
ド線WL1，WL4，WL5，WL8とデータ線DL1，
DL2，DL3，DL4との交点およびワード線WL2，
WL3，WL6，WL7とデータ線DL5，DL6，DL7，
DL8との交点において、MOSキヤパシタの電荷
を放出するMOSトランジスタとデータ線DL1，
DL2，…，DL8とが接続されている。いまワード
線WL4を選択すると、データ線DL1，DL2，
DL3，DL4にそれぞれ接続されたメモリセルの情
報が現われる。そして、データ線DL1とDL8，
DL2とDL7，DL3とDL6，DL4とDL5とをそれぞれ
対としてセンスアンプSA1，SA2，SA3，SA4に
入力され、その電位差が増幅される。
このように本実施例によれば、８列を１組とす
るデータ線DL1，DL2，…，DL8において、第１
列から第４列までのデータ線DL1，DL2，DL3，
DL4下に形成されたメモリセルの配置は同一であ
り、また第５列から第８列までのデータ線DL5，
DL6，DL7，DL8下のメモリセルの配置も同一で
ある。そして、第４列と第５列との間、すなわち
データ線DL4とDL5との間にメモリセルの配置の
ズレが生じる。このため隣り合うデータ線間のメ
モリセル分離領域に形成された溝のうちデータ線
DL4とDL5との間の溝６２だけが寄生トランジス
タによるリークが発生する危険がある。それ故、
寄生トランジスタによるリークの発生を防ぐため
には、データ線DL4とDL5との間の溝６２だけが
充分に広い幅を有するようにすればよい。そし
て、他のデータ線間の溝の幅は、パターニングに
おける限界まで狭くすることができる。すなわ
ち、いま0.8μｍルールを用いて半導体記憶装置を
製造する場合、データ線DL1，DL2，…，DL8の
隣り合う２列の間の溝の幅は、データ線DL4と
DL5との間の溝６２の幅1.6μｍを除いて全て0.8μ
ｍとなる。隣り合う組との間の溝の幅0.8μｍを考
慮に入れると、８列からなる１組のデータ線
DL1，DL2，…，DL8における溝の幅の総和は、 0.8μｍ×７＋1.6μｍ＝7.2μｍ となる。これはメモリセル１個当りの平均の溝幅
が 7.2μｍ／８＝0.9μｍ となり、従来の溝幅1.6μｍと比較すると、メモリ
セル１個当り0.7μｍ減少することを意味する。従
つていま2048個×2048個のメモリセルから構成さ
れる4kビツトのDRAMを考えると、 0.7μｍ×2048個≒1.4mm だけチツプ幅を減少させることができる。こうし
てチツプサイズを増加させることなく集積度を向
上させることができる。
るデータ線DL1，DL2，…，DL8において、第１
列から第４列までのデータ線DL1，DL2，DL3，
DL4下に形成されたメモリセルの配置は同一であ
り、また第５列から第８列までのデータ線DL5，
DL6，DL7，DL8下のメモリセルの配置も同一で
ある。そして、第４列と第５列との間、すなわち
データ線DL4とDL5との間にメモリセルの配置の
ズレが生じる。このため隣り合うデータ線間のメ
モリセル分離領域に形成された溝のうちデータ線
DL4とDL5との間の溝６２だけが寄生トランジス
タによるリークが発生する危険がある。それ故、
寄生トランジスタによるリークの発生を防ぐため
には、データ線DL4とDL5との間の溝６２だけが
充分に広い幅を有するようにすればよい。そし
て、他のデータ線間の溝の幅は、パターニングに
おける限界まで狭くすることができる。すなわ
ち、いま0.8μｍルールを用いて半導体記憶装置を
製造する場合、データ線DL1，DL2，…，DL8の
隣り合う２列の間の溝の幅は、データ線DL4と
DL5との間の溝６２の幅1.6μｍを除いて全て0.8μ
ｍとなる。隣り合う組との間の溝の幅0.8μｍを考
慮に入れると、８列からなる１組のデータ線
DL1，DL2，…，DL8における溝の幅の総和は、 0.8μｍ×７＋1.6μｍ＝7.2μｍ となる。これはメモリセル１個当りの平均の溝幅
が 7.2μｍ／８＝0.9μｍ となり、従来の溝幅1.6μｍと比較すると、メモリ
セル１個当り0.7μｍ減少することを意味する。従
つていま2048個×2048個のメモリセルから構成さ
れる4kビツトのDRAMを考えると、 0.7μｍ×2048個≒1.4mm だけチツプ幅を減少させることができる。こうし
てチツプサイズを増加させることなく集積度を向
上させることができる。
この効果は、１組に属するデータ線の列の数が
多くなる程大きくなり、またデータ線の総数が多
くなる程すなわちメモリセルの集積度が高くなる
程顕著になる。さらに溝を形成する微細加工精度
が進むにつれて、より一層の効果が現われる。
多くなる程大きくなり、またデータ線の総数が多
くなる程すなわちメモリセルの集積度が高くなる
程顕著になる。さらに溝を形成する微細加工精度
が進むにつれて、より一層の効果が現われる。
また本実施例によれば、キパヤシタ電極４上に
層間絶縁膜１１を形成した後、キヤパシタ領域３
を除いたメモリセル領域２の凸部上面を露出させ
るPEP工程において、パターニングのためのマ
スク合わせが簡単になると共に、マスク合わせ精
度の２倍の合わせ余裕を必要とする箇所が減少す
る。すなわち従来の半導体記憶装置においては、
全ての溝に対してマスク合わせが必要であるた
め、各溝ごとに合わせ余裕が必要とし、その分だ
けメモリセルの幅が広くなつていたが、この合わ
せ余裕を必要とする箇所は１組のデータ線におい
て１箇所だけで済む。このためチツプ全体でマス
ク合わせ余裕幅は８分の１に減少し、その分だけ
チツプ幅を減少させることができる。こうして、
チツプサイズを増加させることなく、集積度およ
び歩留りを向上させることができる。この効果
は、１組に属するデータ線の列の数が多くなる程
大きくなり、メモリセルの集積度が高くなる程顕
著になる。
層間絶縁膜１１を形成した後、キヤパシタ領域３
を除いたメモリセル領域２の凸部上面を露出させ
るPEP工程において、パターニングのためのマ
スク合わせが簡単になると共に、マスク合わせ精
度の２倍の合わせ余裕を必要とする箇所が減少す
る。すなわち従来の半導体記憶装置においては、
全ての溝に対してマスク合わせが必要であるた
め、各溝ごとに合わせ余裕が必要とし、その分だ
けメモリセルの幅が広くなつていたが、この合わ
せ余裕を必要とする箇所は１組のデータ線におい
て１箇所だけで済む。このためチツプ全体でマス
ク合わせ余裕幅は８分の１に減少し、その分だけ
チツプ幅を減少させることができる。こうして、
チツプサイズを増加させることなく、集積度およ
び歩留りを向上させることができる。この効果
は、１組に属するデータ線の列の数が多くなる程
大きくなり、メモリセルの集積度が高くなる程顕
著になる。
さらに本実施例によれば、センスアンプSAの
レイアウトが容易になる。すなわち従来の半導体
記憶装置においても、対となるデータ線DL、
を一直線上に形成し、その中央部にセンスアンプ
SAを形成することによつて、本実施例と同様に
メモリセルの配置を行なうことは可能である。し
かしこの場合、センスアンプSAはメモリセルよ
りもはるかに大きな占有面積を有し、しかも複雑
な回路構成を必要とする。このためデータ線のピ
ツチを考慮すると、センスアンプSAを上述のよ
うにレイアウトすることは現実にはきわめて困難
であつた。本実施例においては、データ線のピツ
チ方向に対してほぼ２倍のレイアウト上の面積的
余裕が生じるため、容易にセンスアンプを設ける
ことができる。
レイアウトが容易になる。すなわち従来の半導体
記憶装置においても、対となるデータ線DL、
を一直線上に形成し、その中央部にセンスアンプ
SAを形成することによつて、本実施例と同様に
メモリセルの配置を行なうことは可能である。し
かしこの場合、センスアンプSAはメモリセルよ
りもはるかに大きな占有面積を有し、しかも複雑
な回路構成を必要とする。このためデータ線のピ
ツチを考慮すると、センスアンプSAを上述のよ
うにレイアウトすることは現実にはきわめて困難
であつた。本実施例においては、データ線のピツ
チ方向に対してほぼ２倍のレイアウト上の面積的
余裕が生じるため、容易にセンスアンプを設ける
ことができる。
なお上記実施例においては、第２図に示される
ように、寄生トランジスタによるリークの発生を
防ぐためデータ線DL4とDL5との間に1.6μｍの充
分に広い幅を有する溝６２が形成されているが、
第３図に示されるように、データ線DL4とDL5と
の間に複数列の溝６４，６５が形成されてもよ
い。このとき溝６４，６５は溝６２の幅のように
広い幅を有する必要はない。上記実施例における
溝６２は幅が広いため、溝６２内に堆積した酸化
膜８が充分溝６２内を埋めつくせないという問題
があつた。本実施例による複数列の溝６４，６５
はこの問題を解決することができる。
ように、寄生トランジスタによるリークの発生を
防ぐためデータ線DL4とDL5との間に1.6μｍの充
分に広い幅を有する溝６２が形成されているが、
第３図に示されるように、データ線DL4とDL5と
の間に複数列の溝６４，６５が形成されてもよ
い。このとき溝６４，６５は溝６２の幅のように
広い幅を有する必要はない。上記実施例における
溝６２は幅が広いため、溝６２内に堆積した酸化
膜８が充分溝６２内を埋めつくせないという問題
があつた。本実施例による複数列の溝６４，６５
はこの問題を解決することができる。
また上記実施例においては、第４図に示される
ようなデータ線DL1，DL2，…，DL8とセンスア
ンプSA1，SA2，SA3，SA4との接続方法を示し
たが、こ接続方法に限定されるわけではなく、デ
ータ線DL1，DL2，DL3，DL4とデータ線DL5，
DL6，DL7，DL8とからそれぞれ１列ずつ選択し
てセンスアンプSA1，SA2，SA3，SA4に入力す
ればよい。例えば第５図に示されるように、デー
タ線DL1とDL5，DL2とDL6，DL3とDL7，DL4と
DL8とをそれぞれ対としてセンスアンプSA1，
SA2，SA3，SA4に入力してもよい。
ようなデータ線DL1，DL2，…，DL8とセンスア
ンプSA1，SA2，SA3，SA4との接続方法を示し
たが、こ接続方法に限定されるわけではなく、デ
ータ線DL1，DL2，DL3，DL4とデータ線DL5，
DL6，DL7，DL8とからそれぞれ１列ずつ選択し
てセンスアンプSA1，SA2，SA3，SA4に入力す
ればよい。例えば第５図に示されるように、デー
タ線DL1とDL5，DL2とDL6，DL3とDL7，DL4と
DL8とをそれぞれ対としてセンスアンプSA1，
SA2，SA3，SA4に入力してもよい。
さらにまた上記実施例においては、４対のデー
タ線DL1，DL2，…，DL8組を１組とした場合に
ついて述べたが、１組のデータ線の数は４対に限
定されるわけではなく、２対以上であればよい。
一般に、１組のデータ線の数が増加する程、本発
明の上記効果は大きくなる。
タ線DL1，DL2，…，DL8組を１組とした場合に
ついて述べたが、１組のデータ線の数は４対に限
定されるわけではなく、２対以上であればよい。
一般に、１組のデータ線の数が増加する程、本発
明の上記効果は大きくなる。
以上の通り本発明によれば、寄生トランジスタ
によるリークの発生を防ぐと共に、チツプサイズ
の増大を抑制し、集積度および歩留りを向上させ
ることができる。
によるリークの発生を防ぐと共に、チツプサイズ
の増大を抑制し、集積度および歩留りを向上させ
ることができる。
第１図は本発明の一実施例による半導体記憶装
置を示す平面図、第２図は本発明の同半導体記憶
装置のＡ−Ａ線断面図、第３図は本発明の他の実
施例による半導体記憶装置の断面図、第４図は本
発明の他の実施例による半導体記憶装置を示すブ
ロツク図、第５図は本発明のさらに他の実施例に
よる半導体記憶装置を示すブロツク図、第６図は
従来の半導体記憶装置を示す平面図、第７図は同
半導体記憶装置のＡ−Ａ線断面図、第８図は同半
導体記憶装置の製造方法を示す工程図、第９図は
同半導体記憶装置の動作を説明するための図であ
る。 １……半導体基板、２……メモリセル領域、３
……キヤパシタ領域、４……キヤパシタ電極、５
……コンタクト孔、６１，６２，…，６９……
溝、７……P+不純物領域、８，１０……酸化膜、
９……n-不純物領域、１１，１２……層間絶縁
膜、WL1，WL2，…，WL8……ワード線、DL1，
DL2，…，DL8……データ線、SA1，SA2，SA3，
SA4……センスアンプ。
置を示す平面図、第２図は本発明の同半導体記憶
装置のＡ−Ａ線断面図、第３図は本発明の他の実
施例による半導体記憶装置の断面図、第４図は本
発明の他の実施例による半導体記憶装置を示すブ
ロツク図、第５図は本発明のさらに他の実施例に
よる半導体記憶装置を示すブロツク図、第６図は
従来の半導体記憶装置を示す平面図、第７図は同
半導体記憶装置のＡ−Ａ線断面図、第８図は同半
導体記憶装置の製造方法を示す工程図、第９図は
同半導体記憶装置の動作を説明するための図であ
る。 １……半導体基板、２……メモリセル領域、３
……キヤパシタ領域、４……キヤパシタ電極、５
……コンタクト孔、６１，６２，…，６９……
溝、７……P+不純物領域、８，１０……酸化膜、
９……n-不純物領域、１１，１２……層間絶縁
膜、WL1，WL2，…，WL8……ワード線、DL1，
DL2，…，DL8……データ線、SA1，SA2，SA3，
SA4……センスアンプ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、この半導体基板上にマトリツ
クス状に配置され、記憶キヤパシタおよびトラン
ジスタから構成されるメモリセルと、前記半導体
基板上にライン状に配列され、前記メモリセルと
電気的に接続されたワード線と、前記半導体基板
上に前記ワード線に垂直なライン状に配列され、
前記メモリセルと電気的に接続されたデータ線
と、これらデータ線の２列を１対として、一方の
データ線の電位を基準として、他方のデータ線に
現われる前記メモリセルの記憶信号を読み取るセ
ンスアンプとを備えた半導体記憶装置において、
前記半導体基板上の前記データ線の隣り合う２列
の間のメモリセル分離領域に溝を形成し、この溝
内に前記記憶キヤパシタの一部分を埋め込み、 前記データ線の中の順番に並んだ2n列を１組
として、前記ワード線中の一対のワード線の一方
と、順番に並んだ第１列から第ｎ列までの前記デ
ータ線とのそれぞれの交点に対応する位置に前記
記憶キヤパシタをを配置し、前記一対のワード線
の一方と順番に並んだ第ｎ＋１列から第2n列ま
での前記データ線とのそれぞれの交点に対応する
位置に前記トランジスタを配置し、前記一対のワ
ード線の他方と、前記第１列から第ｎ列までのデ
ータ線とのそれぞれの交点に対応する位置に前記
トランジスタを配置し、前記一対のワード線の他
方と前記第ｎ＋１列から第2n列までのデータ線
とのそれぞれの交点に対応する位置に前記記憶キ
ヤパシタを配置することを特徴とする半導体記憶
装置。 ２ 特許請求の範囲第１項記載の装置において、 前記データ線の2n列からなる組の中の第ｎ列
と第ｎ＋１列との間の前記メモリセル分離領域に
形成された前記溝が、前記データ線の他の隣り合
う２列の間の前記メモリセル領域に形成された前
記溝より広い幅を有することを特徴とする半導体
記憶装置。 ３ 特許請求の範囲第１項記載の装置において、 前記データ線の2n列からなる組の中の第ｎ列
と第ｎ＋１列との間の前記メモリセル分離領域に
前記溝を複数列形成することを特徴とする半導体
記憶装置。 ４ 特許請求の範囲第１項記載の装置において、 前記データ線の2n列からなる組の中の第１列
と第ｎ＋１列、第2n列と第ｎ＋２列、……、第
ｎ列と第2n列とをそれぞれ対として、前記セン
スアンプに接続することを特徴とする半導体記憶
装置。 ５ 特許請求の範囲第１項記載の装置において、 前記データ線の2n列からなる組の中の第１列
と第2n列、第２列と第2n−１列、……，第ｎ列
と第ｎ＋１列とをそれぞれ対として、 前記センスアンプに接続することを特徴とする
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194695A JPS6254461A (ja) | 1985-09-03 | 1985-09-03 | 半導体記憶装置 |
| US06/844,626 US4733374A (en) | 1985-03-30 | 1986-03-27 | Dynamic semiconductor memory device |
| KR1019860002358A KR900001226B1 (ko) | 1985-03-30 | 1986-03-28 | 다이내믹형 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60194695A JPS6254461A (ja) | 1985-09-03 | 1985-09-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254461A JPS6254461A (ja) | 1987-03-10 |
| JPH0424868B2 true JPH0424868B2 (ja) | 1992-04-28 |
Family
ID=16328736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60194695A Granted JPS6254461A (ja) | 1985-03-30 | 1985-09-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6254461A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2607508B2 (ja) * | 1987-03-31 | 1997-05-07 | 株式会社東芝 | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1985
- 1985-09-03 JP JP60194695A patent/JPS6254461A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254461A (ja) | 1987-03-10 |
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