KR900004631B1 - 반도체 메모리 - Google Patents

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KR900004631B1
KR900004631B1 KR1019850008167A KR850008167A KR900004631B1 KR 900004631 B1 KR900004631 B1 KR 900004631B1 KR 1019850008167 A KR1019850008167 A KR 1019850008167A KR 850008167 A KR850008167 A KR 850008167A KR 900004631 B1 KR900004631 B1 KR 900004631B1
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쓰네오 마쓰무라
쓰네오 마노
준조 야마다
준이찌 이노우에
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닛뽕텔리그래프앤드델리포운코오포레이숀
신또 히사시
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Abstract

내용 없음.

Description

반도체 메모리
제1도는 개방 비트 라인구조(architecture)를 적용한 반도체 메모리의 개략도.
제2도는 제1도에 도시된 반도체 메모리의 플레이너 메모리 셀 구조의 상세한 단면도.
제3도는 접힌 비트 라인구조를 적용한 반도체 메모리의 개략도.
제4도는 제3도에 도시된 반도체 메모리의 종래의 메모리 셀들의 상세도.
제5도는 감지증폭기들과 멀티플렉서들이 제3도에 도시된 메모리 셀 어레이의 양쪽에 배치된 접힘 비트라인 구조의 반도체 메모리의 개략도.
제6도는 감시증폭기들과 전환스위치들이 제3도에 도시된 메모리 셀 어레이의 양쪽에 배치된 접힘 비트라인 구조의 반도체 메모리의 개략도.
제7도는 본 발명의 일실시예에 다른 플레이너 메모리 셀 구조를 예시한 상세한 단면도.
제8도는 제7도에 도시된 접힌 비트라인 구조를 적용한 반도체 메모리의 개략도.
제9a 및 9b도는 제8도에 다수의 단위 셀 어레이들을 사용하여 전체 메모리 셀 어레이를 형성하는 방법의 설명도.
제9c 및 9d도는 각각 제9a 및 9b도의 메모리 셀 구조를 도시한 상세도.
제10도는 감지증폭기들과 멀티플렉서들이 제8도에서의 메모리 셀 어레이의 양쪽에 배치된 본 발명의 다른 실시예의 상세도.
제11도는 감시증폭기들과 전환스위치들이 제8도의 메모리 셀 어레이의 양쪽에 배치된 본 발명의 다른 실시예의 예시도.
제12도는 개방 비트라인 구조를 적용하고 어떠한 전환스위치들도 사용하지 않은 본 발명의 다른 실시예의 예시도.
제13도는 개방 비트라인 구조를 적용하고 전환스위치들을 사용하는 본 발명의 다른 실시예의 예시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 감지증폭기 칼럼
3 : 칼럼 디코우더 4 : 로우 디코우더
5 : 접점 6 : 메모리 셀
6' : 셀 트랜지스터의 게이트부 7 : 전환스위치
8,8' : 서브워어드 라인 9,9' : 서브 어레이
10 : 유닛 셀 어레이 11 : 주 워어드 라인
12 : 관통구 13 : 멀티플렉서
14 : 확산 영역 15 : 셀 플레이트
본 발명은 반도체 메모리, 좀더 구체적으로 말하면 셀들의 피치의 감소를 시켜 메모리 셀 어레이의 패킹 밀도를 증가시키는 메모리 셀 구조에 관한 것이다.
반도체 메모리용 메모리 셀 구조는 개방 비트라인 구조와 접힌 비트라인 구조로 나뉘어 진다. 제1도는 개방 비트라인 구조를 적용한 반도체 메모리의 예를 도시한 것이다. 제1도에 있어서, 참고 부호 1은 메모리 셀 어레이를 가리키고, 2는 감지증폭기 칼럼을 가리키며, 3은 칼럼 디코우더를 그리고 4는 로우 디코우더를 가리킨다. 감지증폭기 칼럼(2)에서 빗금친 부분 2'는 한 회로의 감지증폭기(한 감지증폭회로의 실효부분)를 나타낸다. 한 감지증폭회로에 연결된 한쌍의 비트라인은 BL과
Figure kpo00001
로 나타내어져 있다. 실제로, 워어드 라인들은 비트라인(BL 및
Figure kpo00002
)들을 가로질러 뻗어 있도록 제공되어 있으나, 제1도에서는 그것들이 도시되어 있지 않다.
제2도는 제1도에 도시된 반도체 메모리의 메모리 셀 어레이(1)의 특정 동작구조를 예시하고 있다. 제2도는, 예를들어, 두 개의 셀-1접점구조를 도시하고 있다. 참고부호 5'는 접점을, 6은 메모리 셀을, 6'는 셀 트랜지스터의 게이트부를, 14는 확산영역을, 그리고 15는 셀 플레이트를 각각 가리킨다. 제2도에서, 하나의 메모리 셀(6)이 접선의 사각선으로 대표로 가리켜져 있으나, 사실상, 그것은 워어드 라인들과 비트라인들의 교차부에 형성된다. 제2도에서, 각각의 확산영역(14)은 거기에 두 개의 셀 트랜지스터들을 형성하고 있고, 그것들의 드레인들에 연결된 접점은 그것들의 빗금친 게이트부(6')들 사이에 배치되어 있다. 참고 문자 F는 이 예의 디자인에 사용된 특성(feature)사이즈를 가리킨다. 이 예에서, (접선으로 나타낸)메모리 셀(6)의 커패시턴스를 형성하기 위한 전극으로서 역할을 하는 셀 플레이트(15)와 워어드 라인은 1-층 게이트 프로세스 기술의 사용으로 동일한 재료로 형성된다. 접점(5)들과 비트 및 워어드 라인(BL 및 WL)들과 셀 플레이트(15)들의 폭 및 간격은 상기 특성 사이즈 F로 정의된다.
확산영역(14)들의 간격은 확산영역들 사이의 분리영역의 포메이션을 위한 프로세스에 대한 제한으로 인하여 3F(최소간격)으로 설정된다. 달리 말해서, 확산영역(14)의 간격은 3F보다 더 작게 만들어질 수 없다. 상기 설계 기준들을 근거로 하여, 비트라인(BL) 방향으로의 셀 피치(x)와 워어드 라인(WL) 방향으로의 셀 피치(y)는 x=7F 및 y=6F으로 제2도에 도시된 바와 같다.
이들 값들은 전술된 초소간격 3F로 설치된 확산영역(14)들의 간격으로 수행된다.
제1 및 2도에 도시된 바와 같은 개방 비트라인 구조는, 아래에 기술되는 접힘 비트라인 구조와 비교하여, 메모리 셀 어레이들의 밀접한 패킹에 적합하다. 그러나, 개방 비트라인 구조로, 최소 패턴 폭의 감소가 각각의 회로용 감지증폭기에 의해 쓰여진 상대영역의 증가를 가져온다. 이 결과로, 감지증폭기들의 피치는 고밀도 메모리 셀 어레이들의 포메이션에 장애를 가져오고 그리하여 감지증폭기들의 레이아웃 및 회로설계에 어려움을 가져온다.
한편, 접힘 비트라인 구조는 감지증폭기들의 피치에 의한 제한들을 상승시키는 구조로서 널리 적용되어 왔다.
제3도는 접힘 비트라인 구조를 이용하는 반도체 메모리의 예를 도시하고 있고, 제4도는 그것이 메모리 셀 구조의 특정 동작 예를 도시하고 있다. 제3 및 4도에 있어서, 제1 및 2도에서의 것과 대응하는 유사한 부분들은 동일한 참고 부호들로 나타내어졌다. 예시된 예에서, 각각 주어진 워어드 라인들에 연결된 메모리 셀들은, 제4도에 도시된 바와 같이, 다른 비트라인들에 연결되어 있다. 따라서, 두 개의 워어드 라인들은, WL1 및 WL2로 가리킨 바와 같이, 비트라인들의 방향을 하나의 셀 피치(x)로 각각의 메모리 셀(6)을 가로질러 통과한다.
이 예에서, 접선 블록으로 표시된 메모리 셀(6)에 관해서는, 워어드 라인(WL1)은 셀 트랜지스터의 게이트부(6')를 형성하는 것이고, 워어드 라인(WL2)은 통과 워어드 라인이다. 이 예에서, 워어드 라인(WL2)은 메모리 셀(6)과 다른 셀에 대한 접촉영역으로 부터의 거리로 뻗어 있고 트랜지스터의 포메이션을 방지하기 위하여 한 셀 피치의 확산영역(14)을 중첩시키지 않는다. 제4도에 있어서, 워어드 라인(WL1 및 WL2)들과 셀 플레이트(15)들의 간격은 전술된 특성 사이즈 F로 정의된다. 제2도에 사용된 것과 동일한 설계 기준을 사용하면, 비트라인들의 방향으로의 셀 피치(x)와 워어드 라인들의 방향으로의 셀 피치(y)는 각각 9F 및 6F이며, 그리하여 셀 피치(x)는 제2도의 경우에서 보다 더 크다는 것을 가리킨다.
따라서 접힌 비트라인 구조는 고밀도 메모리 셀 어레이를 얻을 수 없다.
제5 및 6도는 감지증폭기들의 피치가 셀 피치(y 또는 2y)를 초과할 때 적용되는 접힌 비트라인 구조들을 예시하고 있다. 또한, 제5 및 6도에 있어서, 제1 내지 4도에서의 것들과 유사한 부분들은 동일한 참고 부호들로 나타내어졌다. 참고 부호 7은 전환스위치들을 가리키고, 13은 멀티플렉서들을 가리킨다.
제5도에 있어서, 감지증폭기 칼럼(2)들은 메모리 셀 어레이(1)의 양쪽에 배치되고, 셀 데이터 독출 또는 기록 제어기능으로 설치된 멀티플렉서(13)들은, 각각이 한쌍의 비트라인(BL 및
Figure kpo00003
)들에 해당하는, 메모리 셀 어레이(1)의 양쪽에 배치된다.
제6도에 있어서, 전환스위치(7)들은 비트라인 쌍(BL,
Figure kpo00004
)들을 거기에 선택적으로 연결하도록 메모리 셀 어레이(1)의 양쪽에 배치되고, 멀티플렉서(13)는 셀 데이터의 독출 및 기록이 플렉서(13)만을 통해 실행되도록 메모리 셀 어레이(1)이 한쪽에 배치된다.
제5 및 6도에 도시된 접힌 비트라인 구조로, 감지증폭기들은 워어드 라인들의 방향으로의 셀 피치(y)에 4배 큰 피치로 배열될 수 있다. 그러나, 제3 및 4도의 경우에서와 같이, 또한 이들 접힌 비트라인 구조들도 비트라인들의 방향으로의 셀 피치(x)가 고밀도 메모리 셀 어레이들의 실현화에 장해인 문제에 부닥친다.
그러므로 본 발명의 목적은 비트라인들의 방향으로의 셀 피치의 감소를 하게하는 접힌 비트라인 구조의 메모리 셀 어레이를 가진 반도체 메모리를 제공하는 것이다.
본 발명의 다른 목적은 개방 비트라인 구조의 메모리 셀 어레이에 있어서 감지증폭기의 회로설계 및 레이 아웃을 용이하게 하는 반도체 메모리를 제공하는 것이다.
본 발명의 반도체 메모리의 기본 배열은 다음과 같다 : 메모리 셀 어레이는 워어드 라인들에 수직인 방향으로 다수의 서브 어레이들로 분할된다. 각각의 서브 어레이에 있어서, 서브 워어드 라인들 및 비트라인들은 서로 교차하도록 배열되고, 메모리 셀들은 서브 워어드 라인들 및 비트라인들의 모든 교차점에 배치된다. 그러한 서브 어레이들은 유닛 셀 어레이로 결합된다. 유닛 셀 어레이를 형성하는 서브 어레이들 중의 하나에서의 셀 트랜지스터에 연결된, 서브 워어드 라인은 특정한 주 워어드 라인에 연결되고, 그리하여 다른 서브 어레이에서의 셀 트랜지스터에 연결된 서브 워어드 라인은 다른 주 워어드 라인에 연결된다.
상기 특정한 주 워어드 라인은 다른 서브 어레이를 통과하고, 상기 다른 주 워어드 라인은 상기한 서브 어레이를 통과한다.
본 발명에 따른 접힌 비트라인 구조의 반도체 메모리에 있어서, 유닛 셀 어레이의 다른 서브 어레이들에 속하는 비트라인들은 비트라인 쌍을 구성한다. 서브 어레이들 중의 하나에서의 셀 트랜지스터에 연결되지 않는 주 워어드 라인들은 다른 서브 어레이의 서브 워어드 라인과의 연결을 위하여 서브 어레이를 통과하도록 형성된다. 이 경우에, 상기 한 서브 어레이를 통과하는 주 워어드 라인 및 서브 어레이의 서브 워어드 라인은 다른 층들에서 형성될 수 있다. 통과하는 주 워어드 라인은 메모리 셀의 접촉 영역을 순회할 필요가 없고, 또한 1셀 피치로 확산영역을 중첩할 수 있다. 따라서, 고밀도, 대용량 메모리 셀 어레이를 가진 접힌 비트라인 구조의 반도체 메모리를 얻는 것이 가능하다.
상기 기본구조는 메모리 셀 어레이들이 감지증폭기의 양쪽에 배치되고 각각의 메모리 셀 어레이들로부터의 비트라인들이 비트라인 쌍을 형성하는 개방 비트라인 구조의 반도체 메모리에도 적용가능하다. 이것은 개방 비트라인 구조에도 불구하고 워어드 라인들의 방향으로의 셀 피치(y)의 두배의 피치로 감지증폭기들을 배열하는 것이 가능하고, 그리하여 감지증폭기들의 회로설계 및 레이아웃을 용이하게 된다.
본 발명의 다른 목적들과 특정 및 이점들을 첨부 도면들과 관련하여 다음 상세한 설명으로부터 더욱 분명해질 것이다.
제7도는 본 발명의 일실시예를 예시하는 상세한 단면도이다. 제7도에 있어서, 제1 내지 6도에서의 것들과 대응하는 유사한 부분들은 동일한 참고 부호들로 나타내어졌다. 참고 부호 1은 메모리 셀 어레이를 가리키고, 5는 접점들은, 6'는 셀 트랜지스터들의 게이트부들을, 8 및 8'는 서브 워어드 라인들을, 9 및 9'는 서브 어레이들을, 10은 유닛 셀 어레이들을, 11은 주 워어드 라인들을, 12는 관통구들을, 그리고 14는 확산영역들을 가리킨다.
제7도에 있어서, 서브 워어드 라인(8 및 8')(제7도에서 빗금친 부분)들은 다수의 셀들에 해당하여 제공되고, 다수의 서브 워어드 라인(8 또는 8')들을 포함하는 서브 어레이(9 및 9')들은 유닛 셀 어레이(10)로 결합된다. 각각의 서브 어레이에 있어서, 메모리 셀들은 서브 워어드 라인(8 및 8')들과 비트라인들의 모든 교점들에 배치된다. 이 실시예에서, 서브 어레이(9 및 9')에서의 서브 워어드 라인(8 또는 8')과 전기적으로 접속된 주 워어드 라인(11)(제7도에서 점들로 표시됨)들은 서브 워어드 라인(8 및 8')들과 셀 플레이트(15)들은 동일한 층에 형성되고, 통과하는 주 워어드 라인(11)들은 서브 워어드 라인(8)과 다른 상호접속층으로 형성된다. 그러므로, 서브 어레이(9 및 9')를 통과하는 주 워어드 라인(11)들은 서브 어레이(9 또는 9')에서의 접점(5)들의 영역들을 순회할 필요가 없고, 또한 1셀 피치로 확산영역(14)들을 중첩시킬 수 있다. 따라서, 메모리 셀 어레이의 밀도는 비트라인들의 방향으로 증가될 수 있다. 주 워어드 라인(11)들은 제2 및 4도에 도시된 메모리 셀 어레이에서의 워어드 라인들에 대응하여 서브 어레이들 위에 제공된다. 제7도에 있어서, 주 워어드 라인(11)들은 관통구(12)를 통해 서브 워어드 라인(8 또는 8')에 각각 연결된다.
또한, 서브 어레이(9 또는 9')들의 서브 워어드 라인(8 또는 8')들은 제7도에서의 비트라인들의 방향으로 서로에 대해 시프트되나, 본 발명에 있어서는, 그것들은 그것들의 위치관계에 있어서 서로에 특별한 의존이 없다. 따라서, 본 발명은 다른 서브 어레이(9 및 9')들의 서브 워어드 라인(8 또는 8')들이, 제7도에서와 같이, 비트라인들의 방향으로 스태거(Stagger)되는 배열로 특별히 제한되지 않는다.
상기 실시예에 의하면, 비트라인들의 방향으로의 확산영역(14)들의 간격은, 제1도와 관련하여 전술된 개방 비트라인 구조의 경우와 같이, 최소 간격(3F)이도록 형성될 수 있다. 그러므로, 비트라인들의 방향으로의 셀 피치(x)는 7F가 되어, 메모리 셀 어레이의 고밀도 포메이션을 하게 한다. 이제, 1024×1024 메모리 셀 어레이들이 배열되고 특성 사이즈 F가 1㎛로 설정된 1Mb(1메가 비트) 기억용량의 메모리를 고려해 보자.
제7도에 도시된 실시예의 배열로, 비트라인들의 방향으로의 셀 피치(x)가 제4도의 종래의 배열의 경우보다 더 작은 2F이기 때문에, 셀 어레이의 전체길이는 1024×2F = 1024×2㎛, 즉 약 2mm로 더 짧게 된다. 한편, 워어드 라인들의 방향의 셀 피치(y)는 비트라인들이 확산영역(14)들의 최소간격(3F)내에서 각각 통과될 수 있기 때문에 6F로 유지될 수 있다.
제8도는 감지증폭기 칼럼(2)이 제7도의 메모리 셀 어레이(1)의 한쪽에 배치되고, 서브 어레이(9)의 비트라인들과 서브 어레이(9')의 비트라인들의 비트라인 쌍들을 형성하고, 이들 비트라인 쌍들이 한 회로의 감지증폭기(2')에 연결된 접힌 비트라인 구조의 일부를 도시하고 있다. 제8도에 있어서, 제7도에서의 것들과 대응하는 유사한 부분들은 동일한 참고부호들로 나타내어지고, 서브 어레이(9 및 9')들은 제7도에 관하여 상기에 언급한 바와 같이 유닛 셀 어레이(10)로 결합된다.
제8도에 4개의 비트라인들이 서브 워어드 라인(8 또는 8')에 대해 연결된 경우를 도시하고 있는 한, 비트라인들의 수는 본 발명에서 자유로이 선택될 수 있다.
본 발명에 있어서, 다수의 그런 유닛 셀 어레이(10)들로 구성된 메모리 셀 어레이(1)는 제9a 및 9b도에 나타낸 방법들 중 어느것을 사용하여도 형성될 수 있다. 제9a도에 있어서, 메모리 셀 어레이(1)는 주 워어드 라인(11)들에 수직인 방향으로 인접한 유닛 셀 어레이(10)들 사이의 경계(100)에 관해 대칭으로 유닛 셀 어레이(10)를 접음에 의해 형성된다.
제9b도에 있어서, 메모리 셀 어레이(1)는 유닛 셀 어레이(10)를 접는 것 없이 형성된다. 제9c도는 제9a도의 상세한 구조를 보여주고 있고, 제9d도는 제9b도의 상세한 구조를 도시한다. 참고부호들은 제7 및 8도에 사용된 것들과 동일하다. 제9c 및 9d도는 둘다 메모리 셀 어레이(1)의 두 개의 주 워어드 라인(11)들을 따라 배치된 서브 어레이(9 및 9')들을 부분적으로 도시하고 있다.
제9c도에 있어서, 상술한 바와 같이, 각각의 유닛 셀 어레이(10)가 주 워어드 라인(11)들에 수직인 방향으로 인접한 유닛 셀 어레이(10)들 사이의 경계(100)에 관해 대칭으로 되접히기 때문에, 그들 사이의 경계(100)의 양쪽상의 다른 유닛 셀 어레이(10)들에 속하는 서브 어레이(9 또는 9')들에서의 서브 워어드 라인(8 또는 8')들은 동일한 주 워어드 라인(11)에 연결된다. 따라서, 제9c도에 도시된 바와 같이, 이들 서브 워어드 라인(8 또는 8')들이 상호접속되고, 하나의 관통구(12)는 각 쌍의 상호접속된 서브 워어드 라인(8 또는 8')에 제공된다.
한편, 제9d도에 있어서, 메모리 셀 어레이(1)는 유닛 셀 어레이(10)들을 접는 것 없이 형성되기 때문에, 동일한 유닛 셀 어레이(10)의 서브 어레이(9 및 9')들의 서브 워어드 라인(8 및 8')들은 다른 주 워어드 라인(11)들에 접속되고, 그리하여 필요한 관통구(12)의 수는 2-포울드(fold)가 된다.
이 실시예에 의하면, 제8도로부터 분명한 바와 같이, 종래의 접힌 비트라인 구조의 이점은 그대로 유지되고, 감지증폭기들은 워어드 라인들의 방향으로의 셀 피치(y) 보다 2배 큰 피치로 배열될 수 있고, 그리하여 감지증폭기들의 회로설계 및 레이아웃을 용이하게 한다.
게다가, 감지증폭기 칼럼(2)들 및 멀티플렉서(13)들이 메모리 셀 어레이(1)의 양쪽에 배치된 제10도에 도시된 바와 같은 그러한 배열은 종래의 접힌 비트라인 구조의 이점을 유지하고, 그리하여 워어드 라인들의 방향으로의 셀 피치(y) 보다 네배 큰 피치로 감지증폭기를 배열하는 것을 가능하게 한다. 또한 제10도에 있어서, 참고부호들은 제7 내지 9도에서의 것들과 동일하다.
더욱이, 감지증폭기 칼럼(2) 및 전환스위치(7')가 제11도에 예시된 바와 같이, 메모리 셀 어레이(1)의 양쪽에 배치된 배열을 적용함에 의해, 셀 정보는 메모리 셀 어레이(1)의 한쪽에 배치된 멀티플렉서(13)를 통해 독출 및 기록될 수 있고, 감지증폭기들은 워어드 라인들의 방향으로의 피치(y) 보다 네배 더 큰 피치로, 배열될 수 있다. 전환스위치(7')는 서로에 대해 위상이 180°벗어난 제어신호 ø 및
Figure kpo00005
에 의해 제어된다.
제11도에서의 메모리 셀 정보독출동작에 대한 설명을 하고자 한다. 예를 들어, 서브 어레이(9)에서의 서브 워어드 라인(8)들 중의 특정한 하나의 최상위 비트라인(BLS1)의 교점에서의 메모리 셀을 독출하는 경우에, 서브 워어드 라인(8)과 연결된 주 워어드 라인(11)은 선택되고, 독출하고자 하는 셀의 정보는 비트라인(BLS1)상에 나타난다. 동시에 선택된 다른 세 개의 메모리 셀들의 독출정보는 각각 세 개의 다른 비트라인(BLS2, BLS3및 BLS4)들 상에 나타난다. 이점에서, 전환스위치(7')는 애드레스 신호의 논리에 따라 그 동작을 이미 완료한다. 이 예에서, 기수-번호가 매겨진 비트라인들에 연결된 전환스위치(7')의 절환 트랜지스터들, 즉, 제11도에서 좌측의 절환 트랜지스터들은 턴-온되고, 그리하여 제1 및 제3비트라인(BLS1및 BLS3)상에 나타나는 메모리 셀 정보는 메모리 셀 어레이(1)의 우측에 배치된 감지증폭기 칼럼(2)에 제공된다.
이 실시예에서, 독출하고자 하는 메모리 셀 정보는 감지증폭기 칼럼(2)의 상부 감지증폭기(2')에 제공된다.
다른 두 개의 동시선택된 메모리 셀들은 각각 좌측 전환스위치(7')를 통해 좌측 감지증폭기 칼럼(2)에 의해 정보의 재기록을 당한다. 더미(dummy) 셀들에 의한 사용을 식별하는 메모리 셀 정보를 위한 기준 전압들을 발생하는 경우에, 독출하고자 하는 메모리 셀 정보에 관련된 더미 셀은, 예를 들어 서브 어레이(9')에서의 좌측에 도시된 서브 워어드 라인(8')과 접속된다.
이 서브 워어드 라인(8')에 관련된 주 워어드 라인(11)의 선택에 의해, 상기 더미 셀들의 정보는 독출하고자 하는 메모리 셀 정보가 비트라인(BLS1)상에 나타날 때와 거의 동시에 서브 어레이(9')에서의 비트라인들상에 나타난다. 감지증폭기 칼럼(2)의 상부 감지증폭기(2')에 관련된 더미 셀 정보는 서브 어레이(9')에서의 상위 비트라인(BLS1)에 연결된 절환 트랜지스터를 통하여 전달된다. 동시에 독출된 다른 사계의 더미 셀들의 정보는 서브 어레이(9')에서의 세 비트라인(BLS1', BLS2'및 BLS3')들 상에 나타나고, 어느 한 전환스위치(7')를 통하여 메모리 셀 어레이(1)의 양쪽상의 감지증폭기 칼럼(2)들 중 하나에 제공된다. 이와 같이, 각각의 감지증폭기 칼럼(2)은 더미 셀 정보와 비교하여 메모리 셀 정보를 식별하고, 그리고 나서 메모리 셀 정보를 증폭한다. 메모리 셀 어레이(1)의 우측에 배치된 감지증폭기 칼럼(2)의 상부 감지증폭기(2')에 의해 증폭된 메모리 셀 정보는 독출을 위하여 멀티플렉서(13)를 통해 출력회로에 가해진다. 또한, 제8, 10 및 11도와 관련하여 상술된 비트라인 구조는 워어드 라인들과 비트라인들 사이를 결합하는 커패시턴스(용량)으로부터 오는 잡음이 감지증폭기의 동작에 영향을 받지 않는 이점을 가지고 있다.
상기에서 본 발명이 접힌 비트라인 구조에 적용된 것으로 기술된 반면, 본 발명은 특별히 거기에 한정되지 않고 개방 비트라인 구조에도 적용될 수 있다.
예를 들어, 본 발명은 제8도에 예시된 메모리 셀 어레이(1)들이 감지증폭기 칼럼(2)의 양쪽에 배치되고 두 메모리 셀 어레이(1)들로 부터의 비트라인들로 부터의 비트라인들은 비트라인 쌍들을 형성하는 배열에 적용할 수 있다.
제12 및 13도는 감지증폭기 칼럼(2)의 양쪽의 메모리 셀 어레이(1)들로부터의 비트라인들이 비트라인 쌍들을 형성하는 개방 비트라인 구조를 적용하는 본 발명의 실시예들을 예시한다. 제12 및 13도에 있어서, 상기 실시예들에서의 것들과 대응하는 유사부분들은 동일한 참고부호들로 나타내어졌다.
제12도는 전환스위치를 사용하지 않는 예를 보여준다. 이 예는 메모리 셀 정보가 각각의 메모리 셀 어레이(1)에서의 어느 한 서브 어레이(9 및 9')의 비트라인들 상에 나타나기 때문에, 아무런 전환스위치가 필요하지 않다. 이 경우에, 감지 증폭기 칼럼(2)에 각각의 메모리 셀 어레이(1)의 비트라인들의 접속은 제8도의 경우와 기본적으로 동일하나, 제12도에 있어서 감지증폭기 칼럼(2)과 제8도에서의 비트라인들의 화살표들은 각각의 감지증폭기(2')의 동일 노우드(N)에 연결되어 있다.
제13도는, 제11도의 경우에서와 같이, 서로 위상이 180°벗어난 제어신호(ø 및
Figure kpo00006
)들에 의해 제어되는 전환스위치(7)들을 사용한 예를 예시하고 있다.
그러나, 이 예에서, 각각의 서브 어레이(9)의 비트라인들은 감지증폭기 칼럼(2)에 제어신호(ø)에 의하여 연결되고, 각각의 서브 어레이(9')의 비트라인들은 감지증폭기 칼럼(2)에 제어신호(
Figure kpo00007
)에 의해 연결된다. 이 배열로, 주 워어드 라인(11)들은 각각의 메모리 셀 어레이(1)에서 하나씩 선택된다. 메모리 셀 정보는 한 메모리 셀 어레이(1)의 비트라인들을 통해 감지증폭기 칼럼(2)에 그리고 다른 메모리 셀 어레이(1)의 비트라인들을 통해 더미정보에 제공된다. 이 실시예서와 같은 그러한 전환스위치(7')들의 사용은 메모리 셀들이 연결된 비트라인들의 노우드들의 용량들이 제12도의 배열에서의 그러한 용량들과 비교하여 반만큼씩 감소될 수 있는 이점을 가지고 있고, 그리하여 동작의 속도상승에 양호한다. 이러한 이유 때문에, 그러한 전환스위치들을 포함하는 배열은 실제로 널리 사용될 것이다.
제12 및 13도의 실시예에 의하면, 개방 비트라인 구조를 적용하여, 감지증폭기들은 워어드 라인들의 방향으로의 셀 피치(y)에 두배인 피치로 배열될 수 있고, 그리하여 감지증폭기들의 회로설계 및 레이아웃을 용이하게 한다.
비록 본 발명이 2셀-1접점 메모리 셀 구조와 관련하여 기술되었다 할지라도, 본 발명은 특별히 거기에 한정되지 않고, 1셀-1접점 메모리 셀 구조 및 유사한 것들에도 적용가능하다.
게다가, 본 발명은 단층 게이트 프로세스에 한정되지 않고, 예를 들어, 2층 게이트 프로세스에도 적용가능하다.
많은 변형예들 및 변화들이 본 발명의 새로운 개념들의 범위로부터 벗어남이 없이 실행될 수 있다는 것은 분명할 것이다.

Claims (10)

  1. 메모리 셀 어레이가 워어드 라인들에 수직인 방향으로 다수의 서브 어레이들로 분할되고; 서브 워어드 라인들 및 비트라인들이 서로 교차하도록 각각의 서브 어레이에 배치되고; 메모리 셀들은 서브 워어드 라인들 및 비트라인들의 모든 교점들에 배치되고; 두 개의 다른 서브 어레이들이 유닛 셀 어레이로 결합되고; 유닛 셀 어레이를 형성하는 서브 어레이들 중 하나에서의 셀 트랜지스터에 연결된 서브 워어드 라인들이 특정 주 워어드 라인에 연결되고; 다른 서브 어레이에서의 셀 트랜지스터에 연결된 서브 워어드 라인들이 다른 주 워어드 라인에 연결되고; 상기 특정 주 워어드 라인이 다른 서브 어레이를 통과하고; 그리고 상기 다른 주 워어드 라인이 상기한 서브 어레이를 통과하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 유닛 셀 어레이의 두 개의 다른 서브 어레이들에 속하는 비트라인들이 쌍들을 형성하고; 각각의 비트라인 쌍의 비트라인들이 감지증폭기 칼럼의 한 감지증폭기에 연결되는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 감지증폭기 칼럼의 메모리 셀 어레이의 한쪽에 배치되는 것을 특징으로 하는 반도체 메모리.
  4. 제2항에 있어서, 감지증폭기 칼럼들이 메모리 셀 어레이의 양쪽에 배치되고, 비트라인 쌍들이 각각 감지증폭기 칼럼들 중 어느 하나의 한 감지증폭기에 연결되는 것을 특징으로 하는 반도체 메모리.
  5. 제2항에 있어서, 감지증폭기 칼럼들 및 전환스위치들이 메모리 셀 어레이의 양쪽에 배치되고, 비트라인 쌍들이 각각 감지증폭기 칼럼들 중 하나의 한 감지증폭기에 한 전환스위치를 통해 연결되는 것을 특징으로 하는 반도체 메모리.
  6. 제2 내지 5항중의 어느 하나에 있어서, 주 워어드 라인들에 수직인 방향으로 인접한 서브 어레이들이 유닛 셀 어레이로 결합되고, 유닛 셀 어레이들이 각각 메모리 셀 어레이를 형성하도록 인접 유닛 셀 어레이들 사이의 경계에 관해 대칭으로 접혀지는 것을 특징으로 하는 반도체 메모리.
  7. 제2 내지 5항중의 어느 하나에 있어서, 주 워어드 라인들에 수직인 방향으로 인접하는 서브 어레이들이 유닛 셀 어레이로 결합되고, 유닛 셀 어레이들의 메모리 셀 어레이를 형성하도록 연속으로 배열되는 것을 특징으로 하는 반도체 메모리.
  8. 제6항에 있어서, 인접하는 유닛 셀 어레이들의 서브 어레이들의 서브 워어드 라인들이 상호 연결되고, 하나의 관통구가 각각 상호 연결된 서브 워어드 라인에 제공되고, 그리고 각각의 서브 워어드 라인들이 관통구들을 통해 다른 주 워어드 라인들이 교대로 연결되는 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서, 메모리 셀 어레이들이 감지증폭기 칼럼의 양쪽에 배치되고, 서브 어레이의 비트라인들과 각각의 유닛 셀 어레이의 다른 서브 어레이의 비트라인들이 하나씩 상호 연결되고, 하나의 메모리 셀 어레이의 상호 연결된 비트라인들이 각각 감지증폭기 칼럼의 한 감지증폭기의 한 입력단자에 연결되고, 다른 메모리 셀 어레이의 상호연결된 비트라인들이 각각 감지증폭기 컬럼의 한 감지증폭기의 다른 입력단자에 연결되고, 양 메모리 셀 어레이들로부터 비트라인들이 비트라인 쌍들을 형성하는 것을 특징으로 하는 반도체 메모리.
  10. 제1항에 있어서, 메모리 셀 어레이들 및 전환스위치들이 감지증폭기 칼럼의 양쪽에 비치되고, 각각의 메모리 셀 어레이의 유닛 셀 어레이들의 각개의 서브 어레이들의 비트라인들이 전환스위치를 통하여 감지증폭기 칼럼의 한 감지증폭기에 그것의 옆에 연결되고, 양쪽의 셀 어레이들로 부터의 비트라인들은 비트라인 쌍들을 형성하고, 전환스위치가 제1제어 신호에 의하여 한 서브 어레이의 비트라인들 각각에 감지중폭기 칼럼의 한 감지증폭기를 연결하고 제2제어 신호에 의하여 다른 서브 어레이의 비트라인들의 각각에 감지증폭기 칼럼의 감지증폭기를 연결하는 것을 특징으로 하는 반도체 메모리.
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6254461A (ja) * 1985-09-03 1987-03-10 Toshiba Corp 半導体記憶装置
US4980860A (en) * 1986-06-27 1990-12-25 Texas Instruments Incorporated Cross-coupled complementary bit lines for a semiconductor memory with pull-up circuitry
JP2511415B2 (ja) * 1986-06-27 1996-06-26 沖電気工業株式会社 半導体装置
JPS6367771A (ja) * 1986-09-09 1988-03-26 Mitsubishi Electric Corp 半導体記憶装置
JPH0775116B2 (ja) * 1988-12-20 1995-08-09 三菱電機株式会社 半導体記憶装置
JPH02246099A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 大規模半導体集積回路装置とその欠陥救済法
JPH07114077B2 (ja) * 1989-06-01 1995-12-06 三菱電機株式会社 不揮発性半導体記憶装置
JP2515037B2 (ja) * 1990-05-14 1996-07-10 シャープ株式会社 半導体メモリ
JP2564695B2 (ja) * 1990-09-14 1996-12-18 富士通株式会社 半導体記憶装置
KR930008310B1 (ko) * 1991-02-05 1993-08-27 삼성전자 주식회사 반도체 메모리장치의 워드라인드라이버단 배치방법
US5652723A (en) 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
JP3150747B2 (ja) * 1992-02-24 2001-03-26 株式会社リコー 半導体メモリ装置とその製造方法
US5303196A (en) * 1992-05-22 1994-04-12 International Business Machines Corporation Open bit line memory devices and operational method
JPH0827715B2 (ja) * 1993-03-03 1996-03-21 日本電気株式会社 記憶装置
KR100253012B1 (ko) * 1993-08-26 2000-04-15 사와무라 시코 반도체 메모리 장치
EP0643418B1 (en) * 1993-09-10 1998-12-02 STMicroelectronics S.r.l. Process for the manufacture of a Zener Diode for flash-EEPROM devices
JPH0798979A (ja) * 1993-09-29 1995-04-11 Toshiba Corp 半導体記憶装置
JPH07230696A (ja) * 1993-12-21 1995-08-29 Toshiba Corp 半導体記憶装置
US5506816A (en) * 1994-09-06 1996-04-09 Nvx Corporation Memory cell array having compact word line arrangement
KR0140097B1 (ko) * 1994-11-30 1998-07-15 김광호 읽기변환쓰기기능을 가지는 메모리 모듈
US5606529A (en) * 1994-12-20 1997-02-25 Hitachi, Ltd. Semiconductor disk storage
US5546349A (en) * 1995-03-13 1996-08-13 Kabushiki Kaisha Toshiba Exchangeable hierarchical data line structure
US5636158A (en) * 1995-03-13 1997-06-03 Kabushiki Kaisha Toshiba Irregular pitch layout for a semiconductor memory device
US5600603A (en) * 1995-08-22 1997-02-04 Intel Corporation Common centroid differential sensing scheme
KR970051170A (ko) * 1995-12-29 1997-07-29 김주용 메모리 셀 어레이 및 그를 이용한 프로그램 방법
US6381166B1 (en) * 1998-09-28 2002-04-30 Texas Instruments Incorporated Semiconductor memory device having variable pitch array
US7184290B1 (en) * 2000-06-28 2007-02-27 Marvell International Ltd. Logic process DRAM
TW449885B (en) 2000-07-13 2001-08-11 Nanya Technology Corp Arrangement of DRAM cells with vertical transistors and deep trench capacitors
KR100706233B1 (ko) * 2004-10-08 2007-04-11 삼성전자주식회사 반도체 기억 소자 및 그 제조방법
KR100886353B1 (ko) * 2007-04-02 2009-03-03 삼성전자주식회사 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법
US8064255B2 (en) * 2007-12-31 2011-11-22 Cypress Semiconductor Corporation Architecture of a nvDRAM array and its sense regime
US8059458B2 (en) * 2007-12-31 2011-11-15 Cypress Semiconductor Corporation 3T high density nvDRAM cell

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS601710B2 (ja) * 1979-09-03 1985-01-17 株式会社日立製作所 半導体メモリ
JPS57198592A (en) * 1981-05-29 1982-12-06 Hitachi Ltd Semiconductor memory device
JPS58111183A (ja) * 1981-12-25 1983-07-02 Hitachi Ltd ダイナミツクｒａｍ集積回路装置
JPS59161061A (ja) * 1983-02-10 1984-09-11 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
JPH0377668B2 (ko) 1991-12-11
GB8526977D0 (en) 1985-12-04
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GB2166592B (en) 1988-01-06
JPS61110459A (ja) 1986-05-28
KR860004406A (ko) 1986-06-20
US4694428A (en) 1987-09-15
DE3538530C2 (ko) 1988-01-21
GB2166592A (en) 1986-05-08

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