JPH0423357A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0423357A JPH0423357A JP2123583A JP12358390A JPH0423357A JP H0423357 A JPH0423357 A JP H0423357A JP 2123583 A JP2123583 A JP 2123583A JP 12358390 A JP12358390 A JP 12358390A JP H0423357 A JPH0423357 A JP H0423357A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- node electrode
- active region
- cell
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 3
- 238000006073 displacement reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 description 7
- 230000015654 memory Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体メモリに関するものである。
ことに、この発明は、スタックド型メモリキャパンタを
備えたＭＯＳ型ダイナミックメモリに関するものである
。
備えたＭＯＳ型ダイナミックメモリに関するものである
。
（ロ）従来の技術
ＬＳＩメモリの高集積化とともに、セル容量を確保する
ために、半導体素子の表面段差を３次元的に利用するス
タックド型メモリキャパノタが開発され、実用化されつ
つある。
ために、半導体素子の表面段差を３次元的に利用するス
タックド型メモリキャパノタが開発され、実用化されつ
つある。
さて、折り返しビット線方式でのスタックド型キャパシ
タレイアウト例を第２図に示す。
タレイアウト例を第２図に示す。
第２図において、スタックド型キャパシタは、活性領域
２１およびその活性領域の長手方向（図示Ｃで示す矢印
方向）に直角な方向（図示りで示す矢印方向）に延設さ
れたワード！０ランスファーゲート）２２を有する半導
体基板上に、ノードを極用コンタクト２３およびノード
電極２４をそれぞれ１つずつ含み、かつビット線コンタ
クト領域２５ａ〜２５ｅおよび活性領域２１をそれぞれ
半分ずつ、少なくとも含んでｌ単位（１セル）とする複
数のセル２６〜３０か各々Ｃ方向に沿って配列され、 さらに、Ｄ方向に隣接するセル間、例えば、符号２６．
２７で示すセル間や符号２８．２９で示すセル間では、
となりあうこれらセル２６，２７゜２８．２９のビット
線コンタクト領域２５２Ｌ、２５ｂや２５ｃ、２５ｄが
Ｄ方向に平行な同一線上に配設され、 しかも、ノード電極２４の投影形状がノード電極として
適合する四角形の形状を有する。
２１およびその活性領域の長手方向（図示Ｃで示す矢印
方向）に直角な方向（図示りで示す矢印方向）に延設さ
れたワード！０ランスファーゲート）２２を有する半導
体基板上に、ノードを極用コンタクト２３およびノード
電極２４をそれぞれ１つずつ含み、かつビット線コンタ
クト領域２５ａ〜２５ｅおよび活性領域２１をそれぞれ
半分ずつ、少なくとも含んでｌ単位（１セル）とする複
数のセル２６〜３０か各々Ｃ方向に沿って配列され、 さらに、Ｄ方向に隣接するセル間、例えば、符号２６．
２７で示すセル間や符号２８．２９で示すセル間では、
となりあうこれらセル２６，２７゜２８．２９のビット
線コンタクト領域２５２Ｌ、２５ｂや２５ｃ、２５ｄが
Ｄ方向に平行な同一線上に配設され、 しかも、ノード電極２４の投影形状がノード電極として
適合する四角形の形状を有する。
更に、■セルのサイズは、Ｃ方向に６μｍ、Ｄ方向に２
μｍの大きさを有する。
μｍの大きさを有する。
通常、折り返しビット線方式では、ノード電極２４の短
辺方向（Ｄ方向）はデザインルールで規定されるノード
電極２４．２４間の最小寸法に設定され、そのため、自
動的に、各層とのオーバーラツプにより、ノード電極２
４の投影最大面積がきまる。なお、３６はプレート電極
をきめるレイアウト層である。
辺方向（Ｄ方向）はデザインルールで規定されるノード
電極２４．２４間の最小寸法に設定され、そのため、自
動的に、各層とのオーバーラツプにより、ノード電極２
４の投影最大面積がきまる。なお、３６はプレート電極
をきめるレイアウト層である。
（ハ）発明が解決しようとする課題
しかし、上記セルレイアウト（折り返しビット線方式）
では、各層とのオーバーラツプにより、ノード電極の投
影面積が決まるため、セルサイズが決まれば、セル容量
が決定する。
では、各層とのオーバーラツプにより、ノード電極の投
影面積が決まるため、セルサイズが決まれば、セル容量
が決定する。
従って、ＬＳＩメモリの高集積化がすすむにつれ、セル
サイズが縮小され、セル容量の確保が難しくなってくる
という問題点があった。
サイズが縮小され、セル容量の確保が難しくなってくる
という問題点があった。
（ニ）課題を解決するための手段及び作用この発明は、
活性領域およびその活性領域の長手方向に直角な方向に
延設されたワード線を有する半導体基板上に、ノード電
極用コンタクトおよびノード電極をそれぞれ１つずつ含
み、かつビット線コンタクト領域および活性領域をそれ
ぞれ半分ずつ、少なくとも含んで１単位とする複数のセ
ルが各々上記長手方向に沿って配列され、さらに、ワー
ド線の延設方向に隣接するセル間では、となり合うビッ
ト線のそれぞれのビット線コンタクト領域が上記長手方
向に１７４単位ずれて相互配置され、しかも、ノード電
極の投影形状が実質的にノード電極として適合する四角
形よりも多角で、少なくとも内角の１つが鈍角に設定さ
れ、それによって四角形よりも実質的に大きな投影面積
を有する多角形である半導体メモリである。
活性領域およびその活性領域の長手方向に直角な方向に
延設されたワード線を有する半導体基板上に、ノード電
極用コンタクトおよびノード電極をそれぞれ１つずつ含
み、かつビット線コンタクト領域および活性領域をそれ
ぞれ半分ずつ、少なくとも含んで１単位とする複数のセ
ルが各々上記長手方向に沿って配列され、さらに、ワー
ド線の延設方向に隣接するセル間では、となり合うビッ
ト線のそれぞれのビット線コンタクト領域が上記長手方
向に１７４単位ずれて相互配置され、しかも、ノード電
極の投影形状が実質的にノード電極として適合する四角
形よりも多角で、少なくとも内角の１つが鈍角に設定さ
れ、それによって四角形よりも実質的に大きな投影面積
を有する多角形である半導体メモリである。
すなわち、この発明は、ワード線の延設方向に沿って、
となり合うビット線のビット線コンタクトを、活性領域
の長手方向に沿う方向に沿う１セル長の１７４の長さ分
だけずらせて相互配置するとともに、各セルのノード電
極を、四角形では無（、少なくとも１つの内角が鈍角と
なるような多角形の投影形状に設定し、それによって同
一セルサイズで折り返しビット線方式より大きなセル容
量を確保できる。
となり合うビット線のビット線コンタクトを、活性領域
の長手方向に沿う方向に沿う１セル長の１７４の長さ分
だけずらせて相互配置するとともに、各セルのノード電
極を、四角形では無（、少なくとも１つの内角が鈍角と
なるような多角形の投影形状に設定し、それによって同
一セルサイズで折り返しビット線方式より大きなセル容
量を確保できる。
この発明において、ノード電極が四角形よりも実質的に
大きな投影面積を有する多角形とは、例えば、第２図に
示すように、Ｃ方向に沿う長辺からなる長方形の投影形
状を有する従来のノード電極と、第１図に示す本実施例
の多角形のノード電極の投影形状とを比較すると、多角
形が、上記四角形と同じ長さの長辺ぐの１つとこれに直
角に交わる、四角形と同じ長さの短辺ｍの１つとを有し
、さらに、残りの４辺を有し、しかもその４辺によって
作られる内角うち、α、βで示す内角が鈍角に設定され
、それによって第２図に示す四角形よりも約９％大きな
面積を有する６角形であることを意味する。
大きな投影面積を有する多角形とは、例えば、第２図に
示すように、Ｃ方向に沿う長辺からなる長方形の投影形
状を有する従来のノード電極と、第１図に示す本実施例
の多角形のノード電極の投影形状とを比較すると、多角
形が、上記四角形と同じ長さの長辺ぐの１つとこれに直
角に交わる、四角形と同じ長さの短辺ｍの１つとを有し
、さらに、残りの４辺を有し、しかもその４辺によって
作られる内角うち、α、βで示す内角が鈍角に設定され
、それによって第２図に示す四角形よりも約９％大きな
面積を有する６角形であることを意味する。
（ホ）実施例
以下、図に示す実施例にもとづいてこの発明を詳述する
。なお、これによってこの発明は限定を受けるものでは
ない。
。なお、これによってこの発明は限定を受けるものでは
ない。
第１図において、スタックド型キャパシタは、活性領域
ｌおよびその活性領域の長手方向（図示Ａで示す矢印方
向）に直角な方向（図示Ｂで示す矢印方向）に延設され
たワード線（トランスファーゲート）２を有する半導体
基板上に、ノード電極用コンタクト３およびノード電ｔ
！ｉｉ４をそれぞれ１つずつ含み、かつビット線コンタ
クト領域５ａ〜５ｅおよび活性領域ｌをそれぞれ半分ず
つ、少な（とも含んで１単位（１セル）とする複数のセ
ル１６〜２０が各々Ａ方向に沿って配列され、さらに、
Ｂ方向に隣接するセル間、例えば、符号１６．１７で示
すセル間や符号１８．１９で示すセル間では、となりあ
うこれらセル１６．１７や１８．１９のビット線コンタ
クト領域５ａ、５ｂや５ｃ、５ｄがＡ方向に１７４単位
ずれて相互配置され、 しかも、ノード電極４の投影形状が四角形よりも多角形
の６角形で、例えば、セル１７に示すように、内角α、
βが鈍角に設定されている。
ｌおよびその活性領域の長手方向（図示Ａで示す矢印方
向）に直角な方向（図示Ｂで示す矢印方向）に延設され
たワード線（トランスファーゲート）２を有する半導体
基板上に、ノード電極用コンタクト３およびノード電ｔ
！ｉｉ４をそれぞれ１つずつ含み、かつビット線コンタ
クト領域５ａ〜５ｅおよび活性領域ｌをそれぞれ半分ず
つ、少な（とも含んで１単位（１セル）とする複数のセ
ル１６〜２０が各々Ａ方向に沿って配列され、さらに、
Ｂ方向に隣接するセル間、例えば、符号１６．１７で示
すセル間や符号１８．１９で示すセル間では、となりあ
うこれらセル１６．１７や１８．１９のビット線コンタ
クト領域５ａ、５ｂや５ｃ、５ｄがＡ方向に１７４単位
ずれて相互配置され、 しかも、ノード電極４の投影形状が四角形よりも多角形
の６角形で、例えば、セル１７に示すように、内角α、
βが鈍角に設定されている。
更に、ｌセルのサイズは入方向に６μｍ、 Ｂ方向に２
μｍの大きさを有する。
μｍの大きさを有する。
この実施例のものは上記構成を有するから、従来の１セ
ルと同一セルサイズ（２４ｍＸ６μｍ）でのノード電極
の投影面積を、本実施例の６角形の方が従来の四角形よ
りも約９％大きく設定でき、従って、セル容量に関して
は、約９％大きくセル容量を確保できる。
ルと同一セルサイズ（２４ｍＸ６μｍ）でのノード電極
の投影面積を、本実施例の６角形の方が従来の四角形よ
りも約９％大きく設定でき、従って、セル容量に関して
は、約９％大きくセル容量を確保できる。
（へ）発明の効果
以上のようにこの発明によれば、となりあうビット線の
ビット線コンタクトを１７４セルづつ配置し、ノード電
極の投影形状が四角形でなく、多角形のノード電極の投
影形状をもつことにより、同一セルサイズで折り返しビ
ット線方式より、より大きなセル容量を確保することが
できる効果がある。
ビット線コンタクトを１７４セルづつ配置し、ノード電
極の投影形状が四角形でなく、多角形のノード電極の投
影形状をもつことにより、同一セルサイズで折り返しビ
ット線方式より、より大きなセル容量を確保することが
できる効果がある。
第１図はこの発明の一実施例によるスタックド型キャパ
シタのレイアウトを示す構成説明図、第２図は折り返し
ビット線方式での従来例のスタックド型キャパシタのレ
イアウトを示す構成説明図である。 ■・・・・・・活性領域をきめるレイアウト層、２・・
・・・・トランスファーゲートをきめるレイアウト層、 ３・・・・・・ノード電極用コンタクトをきめるレイア
ウト層、 ４・・・・・ノード電極をきめるレイアウト層、５ａ、
５ｂ、５ｃ、５ｄ、５ｅ・・・・・ビット線コンタクト
をきめるレイアウト層、１７゜ １８゜ １９゜ ２０・・ ・・セル。
シタのレイアウトを示す構成説明図、第２図は折り返し
ビット線方式での従来例のスタックド型キャパシタのレ
イアウトを示す構成説明図である。 ■・・・・・・活性領域をきめるレイアウト層、２・・
・・・・トランスファーゲートをきめるレイアウト層、 ３・・・・・・ノード電極用コンタクトをきめるレイア
ウト層、 ４・・・・・ノード電極をきめるレイアウト層、５ａ、
５ｂ、５ｃ、５ｄ、５ｅ・・・・・ビット線コンタクト
をきめるレイアウト層、１７゜ １８゜ １９゜ ２０・・ ・・セル。
Claims (1)
- 【特許請求の範囲】 １、活性領域およびその活性領域の長手方向に直角な方
向に延設されたワード線を有する半導体基板上に、ノー
ド電極用コンタクトおよびノード電極をそれぞれ１つず
つ含み、かつビット線コンタクト領域および活性領域を
それぞれ半分ずつ、少なくとも含んで１単位とする複数
のセルが各々上記長手方向に沿って配列され、 さらに、ワード線の延設方向に隣接するセル間では、と
なり合うビット線のそれぞれのビット線コンタクト領域
が上記長手方向に１／４単位ずれて相互配置され、 しかも、ノード電極の投影形状が実質的にノード電極と
して適合する四角形よりも多角で、少なくとも内角の１
つが鈍角に設定され、それによって四角形よりも実質的
に大きな投影面積を有する多角形である半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123583A JP2515037B2 (ja) | 1990-05-14 | 1990-05-14 | 半導体メモリ |
| US07/699,348 US5309386A (en) | 1990-05-14 | 1991-05-13 | Semiconductor memory with enhanced capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2123583A JP2515037B2 (ja) | 1990-05-14 | 1990-05-14 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0423357A true JPH0423357A (ja) | 1992-01-27 |
| JP2515037B2 JP2515037B2 (ja) | 1996-07-10 |
Family
ID=14864185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2123583A Expired - Lifetime JP2515037B2 (ja) | 1990-05-14 | 1990-05-14 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2515037B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566104A (en) * | 1994-08-30 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Memory cell layout structure for a semiconductor memory device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS6489566A (en) * | 1987-09-30 | 1989-04-04 | Nec Corp | Nonvolatile semiconductor memory |
| JPH0372675A (ja) * | 1989-05-23 | 1991-03-27 | Toshiba Corp | 半導体記憶装置 |
| JPH03225955A (ja) * | 1990-01-31 | 1991-10-04 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140389A (en) | 1988-01-08 | 1992-08-18 | Hitachi, Ltd. | Semiconductor memory device having stacked capacitor cells |
-
1990
- 1990-05-14 JP JP2123583A patent/JP2515037B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
| JPS6489566A (en) * | 1987-09-30 | 1989-04-04 | Nec Corp | Nonvolatile semiconductor memory |
| JPH0372675A (ja) * | 1989-05-23 | 1991-03-27 | Toshiba Corp | 半導体記憶装置 |
| JPH03225955A (ja) * | 1990-01-31 | 1991-10-04 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566104A (en) * | 1994-08-30 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Memory cell layout structure for a semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2515037B2 (ja) | 1996-07-10 |
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