DE3538530A1

DE3538530A1 - Halbleiterspeicher

Info

Publication number: DE3538530A1
Application number: DE19853538530
Authority: DE
Inventors: Junichi Zama Kanagawa Inoue; Tsuneo Isehara Kanagawa Mano; Tsuneo Yokohama Kanagawa Matsumura; Junzo Ebina Kanagawa Yamada
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-11-02
Filing date: 1985-10-30
Publication date: 1986-05-07
Also published as: KR900004631B1; JPH0377668B2; GB8526977D0; GB2166592B; JPS61110459A; KR860004406A; US4694428A; DE3538530C2; GB2166592A

Description

15/2 Nippon Telegraph

+ Telephone Corp,

Halbleiterspei eher

Prioritäten: 2. November 1984 Japan 232083/1984

11. Juni 1985 Japan (verbesserte Fassung)

Die Erfindung betrifft einen Halbleiterspeicher und insbesondere eine Speicherzellenarchitektur, die eine Verringerung der Länge der Zellen erlaubt, um die Packungsdichte der Speicherzellenanordnung zu erhöhen.

Die Speicherzellenarchitektur für Halbleiterspeicher wird grob eingeteilt in eine offene BitLeitungsarchitektur und eine . gefaltete Bitleitungsarchitektur. Fig. 1 zeigt ein Beispiel eines Halbleiterspeichers, der die offene Bitleitungsarchitektur verwendet. In Fig. 1 bezeichnen 1 Speicherzellenanordnungen, 2 eine Leseverstärker spalte, 3 einen Spa Itendekodierer und 4 Reihendekodierer. Der gestrichelte Bereich 2¹ in der Leseverstärkerspalte 2 stellt einen Leseverstärker eines Kreises (der wirksame Bereich eines Leseverstarkerkreises) dar. Ein Paar BitLeitungen, die mit einem Leseverstarkerkreis verbunden sind, sind mit BL und BL bezeichnet. In der Praxis sind Wortleitungen vorgesehen, um sich um die Bitleitungen BL und BL zu erstrecken, jedoch sind diese in Fig. 1 nicht gezeigt. Fig. 2 zeigt eine besondere Betriebsstruktur der Speicherzellenanordnung 1 des in Fig. 1 gezeigten Halbleiterspeichers. Fig. 2 zeigt anhand eines Beispiels eine Zwei ze Ilen-Einkontakt-Struktur . 5 bezeichnet einen Kontakt, 6 einen Speicherzelle, 6¹ einen Gateteil eines Zellentransistors, 14 einen diffundierten Bereich und 15 eine Zellenplatte. In Fig. 2 ist nur eine Speicherzelle 6 durch das Quadrat in gestrichelten Linien als Prinzip gezeichnet, während die Speicherzelle in der Praxis an jeder Überschneidung der Wortleitungen und der Bitleitungen gebildet ist. Gemäß Fig. 2 sind in jeder diffundierten Region 14 zwei Zellentransistoren gebildet und der Kontakt, der mit ihren Drains

verbunden ist, ist zwischen ihren gestrichteLten Gateteilen 6' angeordnet. F bezeichnet eine MerkmaLsgröße, die bei der Ausbildung dieses Beispiels verwendet wird. Bei diesem Beispiel werden die Zellenplatte 15, die als eine Elektrode zum Bilden der Kapazität der Speicherzelle 6 (bezeichnet durch gestricheLte Linien) dient, und die Wortleitung aus demselben Material unter Verwendung einer Einschicht-Gateprozeßtechnik gebildet. Die Breiten und der Abstand der Kontakte 5, der Bit- und Worleitungen BL und WL, der Zellenplatten 15 usw. sind durch die oben erwähnte Merkmalsgröße F bestimmt. Der Abstand der diffundierten Bereiche 14 wird auf 3F (minimaler Abstand) aufgrund der Einschränkungen des Prozesses zum Bilden des isolierten Bereichs zwischen den diffundierten Bereichen festgesetzt. Der Abstand der diffundierten Bereiche 14 kann also nicht kleiner als 3F gemacht werden. Die Zellenlänge χ in Richtung der Bitleitung BL und die Zellenlänge y in Richtung der Wortleitung WL sind auf der Basis obiger Kriterien der Konstruktion derart, wie es in Fig. 2 gezeigt ist, wobei χ = 7 F und y = 6F sind. Diese Werte werden mit dem Abstand der diffundierten Bereiche 14 implementiert, der auf den oben erwähnten minimalen Abstand 3F eingestellt ist.

Eine solche offene BitLeitungsarchitektur, wie sie in Fig. 1 und 2 gezeigt ist, ist für eine dichte Packung der Spei eher ze Llenanordnungen im Vergleich mit der oben erwähnten gefalteten BitLeitungsarchitektur geeignet. Bei der offenen Bitleitungsarchitektur bewirkt jedoch ein Abfall der minimalen Musterbreite einen Anstieg des relativen Bereichs, der durch den Leseverstärker für jeden Kreis gebraucht wird. Als Ergebnis bildet die Länge des Leseverstärkers ein Hindernis für die Bildung der Speicherzellenanordnungen mit hoher Dichte, womit sich Schwierigkeiten beim Schaltungsaufbau und der Anordnung der Leseverstärker ergeben.

Andererseits wird die gefaltete BitLeitungsarchitektur im weiten Umfang als eine Architektur verwendet, welche die Begrenzungen durch die Länge der Leseverstärker erhöht. Fig. 3 zeigt ein

Beispiel eines Ha Ib I eiterspeiehers unter Verwendung der gefalteten Bitleitungsarchitektur und Fig. 4 zeigt ein besonderes Betriebsbeispiel dieser Speicherzellenarchitektur. In Fig. 3 und 4 sind dieselben Teile wie die in Fig. 1 und 2 mit denselben Bezugszeichen versehen. Bei dem dargestellten Beispiel sind die Speicherzellen, die jeweils mit vorgegebenen Wort leitungen verbunden sind, mit abwechselnden Bitleitungen verbunden, siehe Fig. 4. Somit verlaufen zwei Wortleitungen über jede Speicherzelle 6 in einer Zellenlänge χ in Richtung der Bitleitungen, wie durch WL1 und WL2 angegeben. Bei diesem Beispiel ist bezüglich der durch den Block mit gestrichelten Linien bezeichneten Speicherzelle 6 die Wortleitung WL1 eine solche, die den Gateteil 6¹ des Zellentransistors bildet, und die Wortleitung WL2 ist eine durchlaufende Wortleitung. Bei diesem Beispiel erstreckt sich die Wortleitung WL2 in einem Abstand von dem Kontaktbereich bezüglich der Speicherzelle 6 und der anderen Zelle und überlappt nicht den diffundierten Bereich 14 in einer Zellenlänge, um die Bildung eines Transistors zu verhindern. In Fig. 4 ist der Abstand der Wort leitungen WL1 und WL2 und der Zellenplatten 15 durch die oben erwähnte Merkmalsgröße F bestimmt. Unter Verwendung derselben Konstruktionskriterien wie die gemäß Fig. 2 verwendeten, sind die Zellenlänge χ in Richtung der Bitleitungen und die Zellenlänge y in Richtung der Wortleitungen jeweils 9F und 6F, was klar angibt, daß die Zellenlänge χ größer als die im Falle der Fig. 2 ist. Die gefaltete Bitleitungsarchitektur kann demgemäß nicht eine Speicherzellenanordnung mit hoher Dichte schaffen.

Fig. 5 und 6 zeigen gefaltete Bitleitungsarchitekturen, die verwendet werden, wenn die Länge der Leseverstärker die Zellenlänge y und 2y übersteigt. Auch in den Fig. 5 und 6 sind die in Fig. 1 bis 4 entsprechenden Teile mit denselben Bezugszeichen versehen. 7 bezeichnet Umschalter und 13 Multiplexer.

Gemäß Fig. 5 sind die Leservestarkerspa I ten 2 an beiden Seiten der Speicherzellenanordnung 1 angeordnet und die Multiplexer 13,

• F

die mit einer ZeLtendatenausLesung oder Sch reib rege Lfunktion ausgestattet sind, an beiden Seiten der SpeicherzeLlenanordnung 1 angeordnet, wobei jeder einem Paar BitLeitungen BL und BL entspricht.

Gemäß Fig. 6 sind die Umschalter 7 an beiden Seiten der SpeicherzeLLenanordnung 1 angeordnet, um wahlweise daran die BitLeitungspaare BL und BL anzuschalten, und der Multiplexer 13 ist an einer Seite der Speicherzellenanordnung 1 so angeordnet, daß ein Lesen und ein Schreiben der Zellendaten über den Multiplexer 13 allein ausgeführt wird.

Bei den in Fig. 5 und 6 gezeigten gefalteten BitLeitungsarchitekturen können die Leseverstärker in einer Länge angeordnet sein, die viermal so groß wie die Zellenlänge y in Richtung der Wort Leitungen ist. Wie im Falle der Fig. 3 und 4 ergeben jedoch die gefalteten BitLeitungsarchitekturen auch das Problem, daß die Zellenlänge χ in Richtung der Bitleitungen ein Hindernis für die Realisierung von SpeicherzelLenanordnungen mit hoher Dichte ist.

Die Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher zu schaffen, der eine gefaltete Bit leitungsarchitektur aufweist, die eine Verringerung der ZelLenlänge in Richtung der Bitleitungen erlaubt, wobei aber auch im Falle einer Speicherzellenanordnung der offenen BitLeitungsarc hitektur ein einfacher Schaltungsaufbau und Anordnung der Leseverstärker ermöglicht wi rd.

Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. WeiterbiLdungen der Erfindung sind in den Unteransprüchen angegeben.

In dem HaLbleiterspeieher der gefalteten BitLeitungsarchitektur gemäß der Erfindung bilden BitLeitungen, die zu verschiedenen

Unteranordnungen der EinheitszeLLenanordnung gehören, ein Bit-Leitungspaar. Die Hauptwort Leitung, die nicht mit dem Zellentransistor in einer der Unteranordnungen verbunden ist, wird so gebildet, daß sie über die Unteranordnung zum Verbinden mit der Unterwort Leitung der anderen Unteranordnung läuft. In diesem FaLL können die Hauptwort Leitung, die über die eine Unteranordnung Läuft, und die Unterwort Ieitung der Unteranordnung in verschiedenen Schichten gebildet werden. Die durchlaufende Hauptwort Leitung muß nicht um den Kontaktbereich der Speicherzelle gehen und kann den diffundierten Bereich in einer Zellenlänge auch überlappen. Es ist demgemäß möglich, einen Halbleiterspeicher der gefalteten Bitleitungsarchitektur zu schaffen, der eine Speicherzellenanordnung mit hoher Dichte und großer Kapazität hat.

Die vorstehend erwähnte Grundstruktur ist auch bei einem Halbleiterspeicher der offenen BitLeitungsarchitektur anwendbar, bei der die SpeicherzeLLenanordnungen an beiden Seiten eines Leseverstärkers angeordnet sind und die Bitleitungen von den jeweiligen SpeicherzeLLenanordnungen ein BitLeitungspaar bilden. Dies macht es möglich, die Leseverstärker in einer Länge anzuordnen, die das Doppelte der ZeLlenlänge y in Richtung der Wortleitungen trotz der offenen Bitleitungsarchitektur ist, wodurch ein einfacher SchaLtungaufbau und eine Anordnung der Leseverstärkerermöglichtwird.

Die Erfindung wird beispielhaft anhand der Zeichnung beschrieben, in der sind

Fig. 1 eine schematische Darstellung eines Halbleiterspeichers unter Verwendung einer offenen BitLeitungsarchitektur,

Fig. 2 eine schematische DetaiLdarstellung einer ebenen

Speicherzellenarchitektur in dem in Fig. 1 gezeigten Halbleiterspeicher,

Fig. 3 eine schematische Darstellung eines HaIb Ieiterspeichers unter Verwendung der gefalteten Bitleitungsarchitektur,

Fig. 4 eine Detaildarstellung von üblichen Halbleiterzellenanordnungen in dem in Fig. 3 gezeigten Halbleiterspei eher,

Fig. 5 eine schematische Darstellung eines Halbleiterspeichers der gefalteten Bitleitungsarchitektur, bei dem sowohl Leseverstärker als auch Multiplexer an beiden Seiten einer Speicherzellenanordnung gemäß Fig. 3 angeordnet si nd,

Fig. 6 eine schematische Darstellung eines Halbleiterspeichers einer gefalteten BitLeitungsarchitektur, bei dem sowohl Leseverstärker als auch Umschalter an beiden Seiten einer Speicherze I Lenanordnung gemäß Fig. 3 angeordnet s i nd,

Fig. 7 eine teilweise Detaildarstellung einer ebenen Speicherzellenarchitektur in einer Ausführungsform der Erfindung,

Fig. 8 eine schematische Darstellung eines Halbleiterspeiche rs, der die in Fig. 7 dargestellte gefaltete Bitleitungsarchitektur verwendet,

Fig. 9A und 9B Darstellungen, die jeweils ein Verfahren zum Bilden der gesamten Speicherzellenanordnung unter Verwendung mehrerer Einheitszellenanordnungen gemäß Fig. 8 erläutern,

Fig. 9B und 9D. Detaildarstellungen jeweils der Speicherzellenarchitektur der Fig. 9A und 9B,

Fig. 10 eine Darstellung einer weiteren Ausführungsform der Erfindung, bei der sowohl Leseverstärker als auch Multiplexer an beiden Seiten der Speicherzellenanordnung der Fig. 8 vorgesehen sind,

Fig. 11 eine Darstellung einer weiteren Ausführungsform der Erfindung, bei der Leseverstärker und Umschalter an beiden Seiten der Speicherzellenanordnung der Fig. 8 vorgesehen sind.

Fig. 12 eine Darstellung einer weiteren Ausführungsform der

Erfindung, welche die offene BitLeitungsarchitektur und

keine Umschalter verwendet, und
Fig. 13 eine Darstellung einer weiteren Ausführungsform der

Erfindung, welche die offene BitLeitungsarchitektur und Umschalter verwendet.

In Fig. 7 bezeichnen 1 eine Speicherzellenanordnung, 5 Kontakte, 6¹ Gateteile der Zellentransistoren, 8 und 8¹ Unterwort.lei tungen, 9 und 9¹ Unteranordnungen, 10 Einheitszellenanordnungen, 11 Hauptwort Ieitungen, 12 Durchgangs löcher und 14 diffunderte
Bereiche.

Gemäß Fig. 7 sind die Unterwort Leitungen 8 und 8* (gestrichelter Bereich in Fig. 7) entsprechend mehreren Speicherzellen vorgesehen und die Unteranordnungen 9 und 9¹ einschließlich der
mehreren Unterwort I eitungen 8 oder 8¹ sind zu der Einheitszellenanordnung 10 zusammengefaßt. In jeder Unteranordnung sind
Speicherzellen an allen Überschneidungen der Unterwort leitungen
8 oder 8¹ und der Bitleitungen vorgesehen. Bei dieser Ausführungsform laufen die Hauptwort I eitungen 11 (schattiert mit
Punkten in Fig. 7), die elektrisch mit den Unterwortleitungen 8
(oder 8¹) in der Unteranordnung 9 (oder 9¹) verbunden sind, über die andere Unteranordnung 9¹ ( oder 9), ohne dabei mit den
Unterwort Leitungen 8¹ (oder 8) verbunden zu sein. In diesem Fall sind die Unterwort Ieitungen 8 und 8¹ und die Zellenplatten 15 in derselben Schicht gebildet und die durchlaufenden Hauptwortleitungen 11 sind durch eine Zwischenverbindungsschicht
gebildet, die sich von der Unterwort Leitung 8 unterscheidet. Die durch die Unteranordnung 9' (oder 9) laufenden Hauptwortleitungen 11 müssen deshalb nicht um die Bereiche der Kontakte 5 in der Unteranordnung 9¹ (oder 9) gehen und können auch die
diffundierten Bereiche 14 in einer Zellenlänge überlappen. Die
Dichte der Speicherzellenanordnung kann demgemäß in Richtung der Bitleitungen erhöht werden. Die Hauptwortleitungen 11 sind alle

über den Unteranordnungen entsprechend den Wort Leitungen in der in den Fig. 2 und 4 gezeigten SpeieherzeLLenanordnung vorgesehen. Gemäß Fig. 7 sind die Hauptwort Leitungen 11 über die Durchgangs Löcher 12 mit den UnterwortLeitungen S oder 8¹ verbunden.

Im übrigen sind die Unterwort Leitungen 8 (oder 8¹) der Unteranordnungen 9 (oder 9¹) reLativ zueinander in Richtung der BitLeitungen in Fig. 7 verschoben, jedoch haben sie bei der Erfindung in ihrer Lagebeziehung keine besondere Abhängigkeit voneinander. Die Erfindung ist demgemäß nicht spezieLL auf die Anordnung beschränkt, bei der die Unterwort Leitungen 8 (oder 8¹) der verschiedenen Unteranordnungen 9 (oder 9') in Richtung der Bitteitungen versetzt sind, wie in Fig. 7 gezeigt ist.

Gemäß der obigen Ausführungsform kann der Abstand der diffundierten Bereiche 14 in Richtung der BitLeitungen zu einem minimalen Abstand 3F gemacht werden, wie im FaLLe der offenen BitLeitungsarchitektur, die voranstehend im Zusammenhang mit Fig. 1 beschrieben ist. Die ZellenLänge χ in Richtung der BitLeitungen wird deshalb 7F, was die Bildung einer Speicherzellenanordnung mit hoher Dichte erLaubt. Es wird jetzt ein Speicher mit einer Speicherkapazität von 1 Mb (1 Megabit) betrachtet, bei dem 1024 χ 1024 SpeicherzeLLenanordnungen angeordnet sind, wobei die MerkmaLsabmessung F auf 1 ,um festgelegt ist.

Bei der Anordnung der in Fig. 7 gezeigten Ausführungsform wird, da die Zellenlänge χ in Richtung der BitLeitungen 2F kleiner als im Falle der üblichen Anordnung der Fig. 4 ist, die gesamte Länge der SpeicherzeLLenanordnungen um 1024 χ 2F = 1024 χ 2.um, d.h. etwa 2 mm kürzer. Andererseits kann die ZelLenLänge y in Richtung der Wort Leitungen bei 6F gehalten werden, da die Bitleitungen jeweils innerhalb des minmalen Abstands 3F der diffundierten Bereiche 14 durchgelassen werden können.

Fig. 8 2eigt einen Teil der gefalteten Bitteitungsarchitektur, bei der die Leseverstärkerspalte 2 an einer Seite der Speicherzellenanordnung 1 der Fig. 7 angeordnet ist, die Bitleitungen der Unteranordnung 9 und die Bitleitungen der Unteranordnung 9' BitLeitungspaare bilden und diese BitLeitungspaare mit den Leseverstärkern 2¹ eines Kreises verbunden sind. In Fig. 8 sind die der Fig. 7 entsprechenden Teile mit denselben Bezugszeichen versehen und die Unteranordnungen 9 und 9¹ sind zu der Einheitszellenanordnung 10 kombiniert, wie dies oben in bezug auf Fig. 7 angegeben ist.

Während Fig. 8 den Fall zeigt, bei dem vier Bitleitungen pro Unterwortleitung 8 oder 8' verbunden sind, kann die Zahl der Bitleitungen bei der Erfindung frei gewählt werden.

Bei der Erfindung kann die Speicherzellenanordnung 1, die aus mehreren solchen Einheitszellenanordnungen 10 besteht, unter Verwendung einer der in den Fig. 9A und 9B erläuterten Verfahren gebildet werden. Gemäß Fig. 9A ist die Speicherzeltenanordnung 1 durch Falten der Einheitszetlenanordnung 10 symmetrisch mit Bezug auf die Grenze 100 zwischen aneinandergrenzenden Einheitszellenanordnungen 10 in der Richtung senkrecht zu den Hauptwortleitungen 11 gebildet. Gemäß Fig. 9B ist die Speicherzellenanordnung 1 ohne Falten der Einheitszet lenanordnung 10 gebildet. Fig. 9C zeigt die Detailstruktur der Fig. 9A und Fig. 9D zeigt die Detaitstruktür der Fig. 9B. Die Bezugszeichen sind dieselben wie die in Fig. 7 und 8. Fig. 9C und 9D zeigen beide teilweise die Unteranordnungen 9 und 9¹, die längs zweier Hauptwortleitungen 11 der Speicherzetlenanordnung 1 angeordnet sind.

Da gemäß Fig. 9C jede Einheitszeltenanordnung 10 symmetrisch in bezug auf die Grenze 100 zwischen den benachbarten Einheitszellenanordnungen 10 in Richtung senkrecht zu den Hauptwortleitungen 11, wie oben erwähnt, zurückgefaltet ist, sind die Unterwortleitungen 8 oder 8' in den Unteranordnungen 9 oder 9¹,

die zu verschiedenen EinheitszeLLenanordnungen 10 an beiden Seiten der Grenze 100 dazwischen gehören, mit derseLben HauptwortLeitung 11 verbunden. Wie Fig. 9C zeigt, sind demgemäß diese Unterwort Leitungen 8 oder 8¹ untereinander verbunden und ein Durchgangsloch 12 ist für jedes Paar der untereinander verbundenen Unterwort Leitungen 8 oder 8' vorgesehen.

Da andererseits gemäß Fig. 9D die Spei eherze LLenanordnung 1 ohne FaLten der EinheitszeLLenanordnungen 10 gebiLdet ist, sind die Unterwort Leitungen 8 und 8¹ der Unteranordnungen 9 und 9¹ derselben EinheitszeLLenanordnung 10 mit verschiedenen Hauptwortleitungen 11 verbunden, so daß die ZahL der notwendigen Durchgangslöcher 12 verdoppelt wird.

Bei dieser Ausführungsform wird, wie sich aus Fig. 8 ergibt, der Vorteil der üblichen gefalteten BitLeitungsarchitektur aufrechterhalten und die Leseverstärker können mit einer Länge angeordnet werden, die das Doppelte der Zellenlänge y in Richtung der Wort Leitungen ist, womit ein einfacher SchaLtungsaufbau und Anordnung der Leseverstärker ermöglicht werden.

Eine solche Anordnung, wie sie in Fig. 10 gezeigt ist, bei der die Leseverstärker spa I te 2 und die Multiplexer 13 an beiden Seiten der Speicherzellenanordnung 1 angeordnet sind, hält des weiteren auch den Vorteil der üblichen gefalteten Bitleitungsarchitektur aufrecht, indem es möglich gemacht wird, die Leseverstärker in einem Abstand anzuordnen, der viermal größer als die Zellenlänge y in Richtung der Wort Leitungen ist. Auch in Fig. 10 sind die Bezugszeichen dieselben wie in den Fig. 7 bis 9.

Durch Verwendung einer Anordnung, bei der die Lesverstärkerspalte 2 und der Umschalter 7¹ an beiden Seiten der Speicherzellenanordnung 1 angeordnet sind, wie in Fig. 11 gezeigt ist, kann darüber hinaus die Zelleninformation über den Multiplexer 13,

der an einer Seite der SpeicherzeLLenanordnung 1 vorgesehen ist_/ geLesen und geschrieben werden und die Leseverstärker können in einem Abstand angeordnet werden, der viermaL größer aLs die Länge y in Richtung der WortLeitungen ist. Der Umschalter 7¹ wird durch RegeLsignaLe ά und 6 geregelt, die zueinander um 180° phasenverschoben sind.

NachfoLgend wird die SpeicherzeLLeninformationsausLeseoperation gemäß Fig. 11 beschrieben. Im FaLLe des AusLesens einer SpeicherzeLLe an der Überschneidung der Obersten BitLeitung BLS1 und einer besonderen Unterwort Leitung 8 in der Unteranordnung 9 wird beispieLsweise die mit der Unterwort Leitung 8 verbundene Hauptwort Leitung 11 ausgewähLt und eine Information der ZeILe, die ausgelesen werden soll, erscheint auf der BitLeitung BLS1 . Eine aus den anderen drei gLeichzeitig ausgewählten Speicherzellen ausgeLesene Information erscheint jeweils auf drei anderen Bitleitungen BLS2, BLS3 und BLS4. An diesem Punkt hat der Umschalter 7¹ bereits seine Operation entsprechend der Logik eines Adressensignals beendet. Bei diesem Beispiel werden diejenigen der Scha Lttransitoren des Umschalters 7¹, die mit ungeradzahligen Bitleitungen verbunden sind, d.h. die Schalttransistoren an der Linken Seite in Fig. 11, eingeschaltet, wodurch die auf den ersten und dritten BitLeitungen BLS1 und BLS3 auftretende Speicherzelleninformation zu der Leseverstärkerspalte 2 gegeben wird, die an der rechten Seite der Speicherze I Lenanordnung 1 angeordnet ist. In diesem Falle wird die Spei eherzeLLeninformation, die ausgelesen werden soll, zu dem oberen Leseverstärker 2¹ der Leseverstärkerspalte 2 gegeben. Die anderen zwei gLeichzeitig ausgewählten Speicherzellen werden einem Wiederschreiben der Information durch die Leseverstarkerspalte 2 an der Linken Seite über die Umschalter 7' an der linken Seite unterworfen. Im FaIL der Erzeugung von Bezugsspannungen für die Speicherzelleninformation, welche die Verwendung durch Leerzellen identifizieren, wird die Leerzelle bezüglich der SpeicherzeLleninformation, die ausgelesen werden

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soll, mit beispie Isweise der Unterwort Leitung 8¹ verbunden, die an der rechten Seite der Unteranordnung 9¹ gezeigt ist. Durch die Auswahl der Hauptwort L eitung 11 in bezug auf diese Unterwortleitung 8¹ erscheint die Information der oben erwähnten Leerzellen auf den Bitleitungen in der Unteranordnung 9¹ im wesentlichen gleichzeitig, wenn die Speicherzelleninformation, die ausgelesen werden soll, auf der Bitleitung BLS1 erscheint. Die Leerzelleninformation, die sich auf den oberen Leseverstärker 2* der Leseverstärkerspalte 2 bezieht, wird über einen Schalttransistor ausgesandt, der mit der obersten Bitleitung BLS1' in der Unteranordnung 9¹ verbunden ist. Die Information der anderen drei Leerzellen, die gleichzeitig ausgelesen wird, erscheint auf den drei Bitleitungen BLS1¹, BLS2¹ und BLS3' in der Unteranordnung 9¹ und wird zu einer der Leseverstärkerspalten 2 an beiden Seiten der Speicherstellenanordnung 1 über einen der Umschalter 7' gegeben. Auf diese Weise identifiziert jede Leseverstärkerspa Ite 2 die SpeicherzeLleninformation durch Vergleich mit der Leerzel leninfοrmation und verstärkt dann die Speicherzelleninformation. Die Speicherzelleninformation, die durch den oberen Leseverstärker 2¹ der Leseverstärker spa I te 2 verstärkt wird, die an der rechten Seite der Speicherzellenanordnung 1 angeordnet ist, wird über den Multiplexer 13 an einen Ausgangskreis zum Auslesen angelegt. Die oben im Zusammenhang mit Fig. 8, 10 und 11 beschriebene gefaltete Bitleitungsarchitektur besitzt auch den Vorteil, daß Rauschen, das von der kapazitiven Kopplung zwischen den Wort Ieitungen und den Bitleitungen herrührt, nicht wirksam die Operation des Leseverstärkers beeinflußt.

Während voranstehend die Erfindung in ihrer Anwendung bei der gefalteten Bit leitungsarchitektur beschrieben wurde, ist die Erfindung nicht speziell darauf beschränkt, sondern kann auch bei der offenen BitLeitungsarchitektur angewendet werden. Die Erfindung ist beispielsweise bei einer Anordnung anwendbar, bei der die in Fig. 8 dargestellten Speicherzellenanordnungen 1 an

beiden Seiten der Leseverstärkerspalte 2 angeordnet sind und die Bitleitungen aus den Bitleitungen von beiden Speicherze I lenanordnungen 1 BitLeitungspaare bilden.

Fig. 12 und 13 erläutern Ausführungsformen der Erfindung, welche die offene BitLeitungsarchitektur verwenden, bei der Bitleitungen von den Speicherzellenanordnungen 1 an beiden Seiten der Leseverstärker spalte 2 BitLeitungspaare bilden. In Fig. 12 und 13 sind mit den vorangehenden Ausführungsformen gleiche Teile mit denselben Bezugszeichen versehen.

Fig. 12 zeigt ein Beispiel, das keine Umschalter verwendet. Da dieses Beispiel so ausgelegt ist, daß die Speicherzelleninformation auf den Bitleitungen einer der Unteranordnungen 9 und 9' in jeder SpeiehersteIlenanordnung 1 auftritt, sind keine Umschalter erforderlich. In diesem Fall ist die Verbindung der Bitleitungen jeder Speicherzellenanordnung 1 mit der Leseverstärkerspalte 2 im wesentlichen dieselbe wie im Falle der Fig. 8, jedoch sind gemäß Fig. 12 die Leseverstärkerspatte 2 und die Pfeile der Bitleitungen in Fig. 8 mit denselben Knotenpunkten N jedes Leseverstärkers 2¹ verbunden.

Fig. 13 zeigt ein Beispiel, das die Umschalter 7' verwendet, die durch die Regelsignale <& und i, die um 180 phasenverschoben sind, geregelt werden, wie im Fall der Fig. 11. In diesem Fall werden jedoch die Bitleitungen jeder Unteranordnung 9 durch das Regelsignal 6 mit der Leseverstärkerspa I te 2 verbunden und die Bitleitungen jeder Unteranordnung 9* werden durch das Regelsignal «f mit der Lesever star ker spa I te 2 verbunden. Mit dieser Anordnung werden die Hauptwort Leitungen 11 nacheinander in jeder Speicherzellenanordnung 1 ausgewählt. Eine Speicherzelleninformation wird zu der Leseverstärkerspa I te 2 über die Bitleitungen einer der Speicherzellenanordnungen 1 gegeben und eine Leerinformation wird über die Bitleitungen der anderen Speicherzellenanordnung 1 gegeben. Die Verwendung dieser Umschalter 7'

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wie bei dieser Ausführungsform ergibt den Vorteil, daß die Kapazitäten der Knotenpunkt der BitLeitungen, mit denen die Speicherzellen verbunden sind, um die Hälfte im Vergleich mit d,en Kapazitäten bei der Anordnung der Fig. 12 verringert werden können, was für die Beschleunigung der Operation bevorzugt ist. Aus diesem Grund hat die Anordnung mit solchen Umschaltern große praktische Bedeutung.

Gemäß den Ausführungsformen der Fig. 12 und 13 können, obwohl die offene BitLeitungsarchitektur verwendet wird, die Leseverstärker in einer Länge angeordnet werden, die das Doppelte der Zellenlänge y in Richtung der Wort Leitungen ist, was den Schaltungsaufbau und die Anordnung der Leseverstärker vereinfacht.

Obwohl die Erfindung in Verbindung mit einer Zweize Ilen-Einkontakt-Speicherze I lenstruktur beschrieben worden ist, ist die Erfindung nicht darauf beschränkt und ist auch bei einer EinzeIlen-Einkontakt-SpeieherzeLlenstruktur u.a. anwendbar.

Die Erfindung ist des weiteren nicht auf einen Einschichtgateprozeß beschränkt, sondern kann auch beispielsweise bei einem Zweischichtgateprozeß angewendet werden.

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Claims

Patentanwälte · European Patent Attorneys MÜNCHEN 15/2 3538530 Nippon Telegraph and Telephone Corporation 1-6, Uchisaiwai-cho 1-chome, Chiyoda-ku, Tokyo, 100 Japan Patentansprüche

1. Halbleiterspeicher, dadurch gekennzeichnet, daß eine Speicherzelleηanordnung in mehrere Unteranordnungen in einer Richtung senkrecht zu Wort Leitungen aufgeteilt ist, daß Unterwortleitungen und Bitleitungen in jeder Unteranordnung in der Weise angeordnet sind, daß sie einander schneiden, daß Speicherzellen an allen Überschneidungen der UnterwortLeitungen und der Bitleitungen angeordnet sind, daß zwei verschiedene Unteranordnungen zu einer Einheitszel LenaηOrdnung zusammengefaßt sind, daß die Unterwort I eitungen, die mit Zellentransistoren in einer der Unteranordnungen verbunden sind, welche die Einheitszellenanordnung bilden, mit einer bestimmten Hauptwort Ieitung verbunden sind, daß die Unterwort Leitungen, die mit den Zellentransistoren in der anderen Unteranordnung verbunden sind, mit einer anderen Hauptwort Leitung verbunden sind, daß die bestimmte Hauptwort Leitung durch die andere Unteranordnung läuft und daß die andere Hauptwortleitung durch die eine Unteranordnung läuft.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die zu den zwei verschiedenen Unteranordnungen der Einheitszellenanordnung gehörenden Bitleitungen BitLeitungspaare bilden und die Bitleitungen jedes Bi11 eitungspaars mit einem Leseverstärker einer Leseverstärkerspalte verbunden sind.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Leseverstärkerspalte an einer Seite der Speicherzellenanordnung angebracht ist.

4. HaLb Leiterspeieher nach Anspruch 2, dadurch gekennzeichnet, daß die LeseverstärkerspaLten an beiden Seiten der Speicherze L Lenanordnung angebracht sind und daß die BitLeitungspaare jeweiLs mit einem Leseverstärker einer der LeseverstärkerspaLten verbunden sind.

5. HaLb Leiterspeieher nach Anspruch 2, dadurch gekennzeichnet, daß die LeseverstärkerspaLten und UmschaLter an beiden Seiten der SpeicherzeLLenanordnung angebracht sind und daß die BitLeitungspaare jeweils über einen der UmschaLter mit einem Leseverstärker einer der LeseverstärkerspaLten verbunden sind.

6. HaLbleiterspeieher nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß Unteranordnungen, die in einer Richtung senkrecht zu den Hauptwort Leitungen benachbart sind, zu der EinheitszeLLenanordnung zusammengefaßt sind und daß die EinheitszeLLenanordnungen jeweiLs symmetrisch in bezug auf die Grenze zwischen benachbarten EinheitszeLLenanordnungen gefaltet sind, um eine SpeicherzeILenanordnung zu bilden.

7. Halbleiterspeicher nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß Unteranordnungen, die in einer Richtung senkrecht zu den Hauptwort I eitungen benachbart sind, zu der Einheitszellenanordnung zusammengefaßt sind und daß die EinheitszeLLenanordnungen aufeinanderfοLgend angebracht sind, um die Speieherze Llenanordnung zu bilden.

8. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die UnterwortLeitungen der Unteranordnungen der benachbarten EinheitszeLLenanordnungen miteinander verbunden sind, daß ein Durchgangsloch für jede verbundene Unterwort Leitung vorgesehen ist und daß die jeweiligen Unterwort Leitungen abwechselnd mit verschiedenen Hauptwort Leitungen über die DurchgangsLöcher verbunden sind.

9. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellenanordnungen an beiden Seiten einer Leseverstärkerspalte angeordnet sind, daß die Bitleitungen einer Unteranordnung und die Bitleitungen der anderen Unteranordnung jeder Einheitszellenanordnung nacheinander miteinander verbunden sind, daß die untereinander verbundenen Bitleitungen einer Speicherzellenanordnung jeweils mit einem Eingangsanschluß eines Leseverstärkers der Leseverstärkerspalte verbunden sind, daß die miteinander verbundenen Bitleitungen der anderen Speicherzellenanordnung jeweils mit dem anderen Eingangsanschluß eines Leseverstärkers der Leseverstärkerspa Ite verbunden sind und daß die Bitleitungen von den beiden Speicherzellenanordnungen BitLeitungspaare bilden.

10. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die SpeicherzeLLenanordnungen und Umschalter an beiden Seiten einer Leseverstärker spa I te angeordnet sind, daß die Bitleitungen der jeweiligen Unteranordnungen der Einheitszellenanordnungen jeder SpeicherzeILenanordnung jeweils über den Umschalter an dessen Seite mit einem Leseverstärker der Leseverstärkerspalte verbunden sind, daß die Bitleitungen von den Zellenanordnungen an beiden Seiten Bitleitungspaare bilden, daß die Umschalter einen Leseverstärker der Leseverstärkerspa Lte mit jeder der Bitleitungen einer Unteranordnung über ein erstes Regelsignal verbinden und den Leseverstärker der Leseverstärkerspalte mit jeder der Bitleitungen der anderen Unteranordnung durch ein zweites Regelsignal verbinden.