JP2511415B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置、特にランダムアクセスメモリ
（DRAM）におけるメモリセルアレイの構造に関するもの
である。
（DRAM）におけるメモリセルアレイの構造に関するもの
である。
（従来の技術） 半導体装置（以下DRAMを例にとる）は、「アイトリプ
ル イー ジャーナル オブ ソリッドステイト サー
キット」（IEEE JOUNAL OF SOLID−STATE CIRCUITS）の
VOL.SC−20,NO.5,OCTOBER1985の903ページ以降に記載さ
れた様な構造をしている。これを上記文献のFig.1.を参
考にしつつ簡単に説明する。
ル イー ジャーナル オブ ソリッドステイト サー
キット」（IEEE JOUNAL OF SOLID−STATE CIRCUITS）の
VOL.SC−20,NO.5,OCTOBER1985の903ページ以降に記載さ
れた様な構造をしている。これを上記文献のFig.1.を参
考にしつつ簡単に説明する。
DRAMは、マトリクス状に並んだ多数のメモリセルと、
これからデータを取り出す複数行のビット線（BIT LIN
E）と、このビット線と直角に交わり、メモリセルを選
択する複数列のワード線（WORD LINE）を有する。
これからデータを取り出す複数行のビット線（BIT LIN
E）と、このビット線と直角に交わり、メモリセルを選
択する複数列のワード線（WORD LINE）を有する。
この様なDRAMにおいて、ワード線は、選択して高電位
にすることにより、これに付随したメモリセルからビッ
ト線に情報を読み出す働きをする。また、情報の書き込
みの場合も同様にメモリセルの選択の動作を行う。
にすることにより、これに付随したメモリセルからビッ
ト線に情報を読み出す働きをする。また、情報の書き込
みの場合も同様にメモリセルの選択の動作を行う。
この様なDRAMにおいて読み出し、書き込みの動作速度
は性能を決定する重要な要素の一つであるため、ビット
線及びワード線の抵抗を小さくする必要がある。そのた
め上記文献においてビット線にはポリサイド層を用いて
おり、ワード線にはポリシリコン層からなる層（以下こ
のワード線を主ワード線という）上に沿ってアルミニウ
ム層からなる層（以下このワード線を補助ワード線とい
う）を形成し接続した構成を用いることが記載されてい
る。
は性能を決定する重要な要素の一つであるため、ビット
線及びワード線の抵抗を小さくする必要がある。そのた
め上記文献においてビット線にはポリサイド層を用いて
おり、ワード線にはポリシリコン層からなる層（以下こ
のワード線を主ワード線という）上に沿ってアルミニウ
ム層からなる層（以下このワード線を補助ワード線とい
う）を形成し接続した構成を用いることが記載されてい
る。
（発明が解決しようとする問題点） しかしながら、この様なワード線には以下のような問
題点があった。これを第２図及び第３図を参照しつつ説
明する。
題点があった。これを第２図及び第３図を参照しつつ説
明する。
第２図はDRAMの一例の全体を示す平面図である。図に
おいて、21はローデコーダ、22はコラムデコーダ及びセ
ンスアンプ、23はメモリセルアレイの一ブロック、24は
ワード線のうちの１本、25はビット線のうちの１本を示
し、この例では、メモリセルアレイブロック23は４つの
ブロックから成り立っている。又、第３図は、ワード線
だけを取り出した図で、（ａ）は平面図であり、（ｂ）
はそのＡ−Ａ断面図である。図において、34は主ワード
線（実線）、34′は補助ワード線（破線）を示し、36は
主ワード線34と補助ワード線34′との接続用のコンタク
トである。
おいて、21はローデコーダ、22はコラムデコーダ及びセ
ンスアンプ、23はメモリセルアレイの一ブロック、24は
ワード線のうちの１本、25はビット線のうちの１本を示
し、この例では、メモリセルアレイブロック23は４つの
ブロックから成り立っている。又、第３図は、ワード線
だけを取り出した図で、（ａ）は平面図であり、（ｂ）
はそのＡ−Ａ断面図である。図において、34は主ワード
線（実線）、34′は補助ワード線（破線）を示し、36は
主ワード線34と補助ワード線34′との接続用のコンタク
トである。
第３図からわかる様に、ワード線は製造工程上の問題
により微細化が困難で、ポリシリコン層から構成される
主ワード線より、アルミニウムから構成される補助ワー
ド線の幅が大きくなってしまうとともにその間隔を大き
くしなければならない。そうしないと、補助ワード線3
4′のアルミニウムが、短絡する不良が発生するのであ
る。例えば、主ワード線34の幅及び間隔を各0.8μｍと
することができるとき、補助ワード線34′は幅１μｍ、
間隔を1.5μｍとしなければならない。すなわち、主ワ
ード線34のピッチを1.6μｍとすることができるとき、
補助ワード線第34′のピッチは2.5μｍとしなければな
らないのである。主ワード線34と補助ワード線34′は組
にして用いる必要があるため、半導体装置の集積度は補
助ワード線34′に規定されてしまい高集積化の妨げとな
っていた。
により微細化が困難で、ポリシリコン層から構成される
主ワード線より、アルミニウムから構成される補助ワー
ド線の幅が大きくなってしまうとともにその間隔を大き
くしなければならない。そうしないと、補助ワード線3
4′のアルミニウムが、短絡する不良が発生するのであ
る。例えば、主ワード線34の幅及び間隔を各0.8μｍと
することができるとき、補助ワード線34′は幅１μｍ、
間隔を1.5μｍとしなければならない。すなわち、主ワ
ード線34のピッチを1.6μｍとすることができるとき、
補助ワード線第34′のピッチは2.5μｍとしなければな
らないのである。主ワード線34と補助ワード線34′は組
にして用いる必要があるため、半導体装置の集積度は補
助ワード線34′に規定されてしまい高集積化の妨げとな
っていた。
これを防ぐために、主ワード線34をポリシリコン層よ
り１桁抵抗の小さいポリサイド層によって形成すること
により、補助ワード線34′を用いないようにすることが
考えられる。しかしながら、それでもポリサイドの比抵
抗は数Ω／□はあるため、用いることができるワード線
の長さに限界が生ずる。この長さの限界のため、ワード
線の長さを半分にすると、メモリセルアレイブロック数
を倍にする必要が生ずる。これは、すなわち、第２図に
おいてメモリセルアレイブロック数を８つにすることに
対応する。この様に、メモリセルアレイブロックが増加
すると、デコーダが余分に必要になるので、チップが大
きくなるという欠点がある。
り１桁抵抗の小さいポリサイド層によって形成すること
により、補助ワード線34′を用いないようにすることが
考えられる。しかしながら、それでもポリサイドの比抵
抗は数Ω／□はあるため、用いることができるワード線
の長さに限界が生ずる。この長さの限界のため、ワード
線の長さを半分にすると、メモリセルアレイブロック数
を倍にする必要が生ずる。これは、すなわち、第２図に
おいてメモリセルアレイブロック数を８つにすることに
対応する。この様に、メモリセルアレイブロックが増加
すると、デコーダが余分に必要になるので、チップが大
きくなるという欠点がある。
（問題点を解決するための手段） 本発明は、複数列のワード線を有するメモリセルアレ
イを備えた半導体装置において、比較的高抵抗の主ワー
ド線上に、比較的低抵抗でそれより短い補助ワード線を
有し、隣接する列同士で補助ワード線同士が隣接しない
ように形成したものである。
イを備えた半導体装置において、比較的高抵抗の主ワー
ド線上に、比較的低抵抗でそれより短い補助ワード線を
有し、隣接する列同士で補助ワード線同士が隣接しない
ように形成したものである。
（作用） 本発明は、比較的低抵抗の補助ワード線を有するので
ワード線の抵抗を減少させることができ、この補助ワー
ド線が隣接するワード線の補助ワード線と隣接しないよ
うに構成されているので、ワード線のピッチを小さくす
ることができるのである。
ワード線の抵抗を減少させることができ、この補助ワー
ド線が隣接するワード線の補助ワード線と隣接しないよ
うに構成されているので、ワード線のピッチを小さくす
ることができるのである。
（実施例） 第１図（ａ）、（ｂ）は、本発明の一実施例を説明す
るためのワード線の平面図及びそのＡ−Ａ断面図であ
る。
るためのワード線の平面図及びそのＡ−Ａ断面図であ
る。
第１図（ｂ）により断面形状を説明すれば、前記文献
Fig.1.と同様に半導体基板11上には、フィールド酸化層
１及びゲート酸化層２が形成されている。この一部に
は、ポリシリコン層３により形成された、キャパシタの
電極ゲート層３が形成されている。尚、半導体基板11に
はキャパシタの他の電極となる不純物領域及びトランジ
スタを構成するための不純物領域が形成されているのは
言うまでもない。
Fig.1.と同様に半導体基板11上には、フィールド酸化層
１及びゲート酸化層２が形成されている。この一部に
は、ポリシリコン層３により形成された、キャパシタの
電極ゲート層３が形成されている。尚、半導体基板11に
はキャパシタの他の電極となる不純物領域及びトランジ
スタを構成するための不純物領域が形成されているのは
言うまでもない。
これらの層上にはポリサイド層からなる主ワード線14
が絶縁層４を介して形成されている。このワード線14上
にはガラス層等から構成される絶縁層５及び６を有し、
更にこの上には主ワード線14の１列おきにこの主ワード
線14より低抵抗の材質、例えばアルミニウム等の金属層
から構成される補助ワード線14′が形成されている。主
ワード線14と補助ワード線14′とは絶縁層５及び６に設
けられたスルーホールを介して接続されている。そのた
め、Ａ−Ａ断面には絶縁層５と６の間に形成されている
ビット線の断面は表出していない。すなわち、ビット線
はスルーホールのある場所を避けて形成されているので
ある。
が絶縁層４を介して形成されている。このワード線14上
にはガラス層等から構成される絶縁層５及び６を有し、
更にこの上には主ワード線14の１列おきにこの主ワード
線14より低抵抗の材質、例えばアルミニウム等の金属層
から構成される補助ワード線14′が形成されている。主
ワード線14と補助ワード線14′とは絶縁層５及び６に設
けられたスルーホールを介して接続されている。そのた
め、Ａ−Ａ断面には絶縁層５と６の間に形成されている
ビット線の断面は表出していない。すなわち、ビット線
はスルーホールのある場所を避けて形成されているので
ある。
（ａ）によりその平面形状を説明すれば、ポリサイド
層により構成された主ワード線14（実線）は、ポリサイ
ド層で形成できるほぼ最小ピッチで複数列平行に並んで
いる。この上に沿って、この主ワード線14よりも短い補
助ワード線14′（破線）が主ワード線14を短絡する様に
構成されるとともに隣の列の補助ワード線14′と隣接し
ない様に形成されている。この様に補助ワード線14′同
士が隣接しない様に構成されるため、補助ワード線14′
の微細化の困難性により太くなったりはみ出したりして
も、補助ワード線14′同士で短絡することがなくなるの
である。
層により構成された主ワード線14（実線）は、ポリサイ
ド層で形成できるほぼ最小ピッチで複数列平行に並んで
いる。この上に沿って、この主ワード線14よりも短い補
助ワード線14′（破線）が主ワード線14を短絡する様に
構成されるとともに隣の列の補助ワード線14′と隣接し
ない様に形成されている。この様に補助ワード線14′同
士が隣接しない様に構成されるため、補助ワード線14′
の微細化の困難性により太くなったりはみ出したりして
も、補助ワード線14′同士で短絡することがなくなるの
である。
補助ワード線14′は列単位で考えれば、ワード線領域
の約半分の領域を占めるように形成し、補助ワード線が
形成されている領域と、形成されていない領域がほぼ同
じ長さずつ交互になるように複数に分割して形成すると
よい。そのための形状はメモリセルアレイで見れば、市
松模様状になる。
の約半分の領域を占めるように形成し、補助ワード線が
形成されている領域と、形成されていない領域がほぼ同
じ長さずつ交互になるように複数に分割して形成すると
よい。そのための形状はメモリセルアレイで見れば、市
松模様状になる。
この補助ワード線の１ワード線当たりの分割数は多い
程主ワード線メモリセルの選択時間が均一になるが、あ
る程度で均一化に限界がくるので８分割程度でよいと考
えられる。又、この補助ワード線14′の主ワード線との
電気的接続は、補助ワード線14′の両端位置に形成され
たコンタクト穴を通して行う。
程主ワード線メモリセルの選択時間が均一になるが、あ
る程度で均一化に限界がくるので８分割程度でよいと考
えられる。又、この補助ワード線14′の主ワード線との
電気的接続は、補助ワード線14′の両端位置に形成され
たコンタクト穴を通して行う。
この様に補助ワード線14′を金属層により構成するこ
とによりワード線の抵抗はおよそ半分になり、そのため
主ワード線をポリサイド層で形成してもメモリセルアレ
イブロック数を増加させなくても良いものである。
とによりワード線の抵抗はおよそ半分になり、そのため
主ワード線をポリサイド層で形成してもメモリセルアレ
イブロック数を増加させなくても良いものである。
（発明の効果） 以上説明したように、本発明によれば補助ワード線が
隣接する列の補助ワード線と隣接しないように形成され
ているので補助ワード線同士の短絡がなくなって、半導
体装置の信頼性が向上するとともに補助ワード線の微細
化の困難性にもかかわらず集積度を向上させることが出
来るのである。
隣接する列の補助ワード線と隣接しないように形成され
ているので補助ワード線同士の短絡がなくなって、半導
体装置の信頼性が向上するとともに補助ワード線の微細
化の困難性にもかかわらず集積度を向上させることが出
来るのである。
尚、半導体装置をDRAMを例にとって説明したがこれに
限らず、SRAM、ROM、EPROM、EEPRPM等のメモリICおよ
び、これらメモリを含むマイクロコンピュータ等、ワー
ド線を有するすべてのICに適用することが出来る。
限らず、SRAM、ROM、EPROM、EEPRPM等のメモリICおよ
び、これらメモリを含むマイクロコンピュータ等、ワー
ド線を有するすべてのICに適用することが出来る。
第１図は本発明の一実施例の半導体装置を説明するため
の図で（ａ）は平面図で（ｂ）はそのＡ−Ａ断面図であ
り、第２図はDRAMの全体を説明する図で第３図は従来の
半導体装置を説明する図で（ａ）は平面図で（ｂ）はＡ
−Ａ断面図である。 １…フィールド酸化層、２…ゲート酸化層、３…電極ゲ
ート層、4,5,6…絶縁層、14…主ワード線、14′…補助
ワード線。
の図で（ａ）は平面図で（ｂ）はそのＡ−Ａ断面図であ
り、第２図はDRAMの全体を説明する図で第３図は従来の
半導体装置を説明する図で（ａ）は平面図で（ｂ）はＡ
−Ａ断面図である。 １…フィールド酸化層、２…ゲート酸化層、３…電極ゲ
ート層、4,5,6…絶縁層、14…主ワード線、14′…補助
ワード線。
Claims (1)
- 【請求項１】ほぼ平行に離間して延在する第１および第
２の主配線と、 前記第１の主配線と複数箇所で電気的に接続し、前記主
配線より短く、かつ主配線に沿って延在する比較的低抵
抗の複数の第１の補助配線と、 前記第２の主配線と複数箇所で電気的に接続し、前記主
配線より短く、かつ主配線にそって延在する比較的低抵
抗の複数の第２の補助配線とを有し、 前記第１と第２の補助配線は互いに隣り合うことなく、
互いに近傍に配置され、前記第１および第２の主配線よ
り太いことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149403A JP2511415B2 (ja) | 1986-06-27 | 1986-06-27 | 半導体装置 |
| US07/062,428 US4827449A (en) | 1986-06-27 | 1987-06-16 | Semiconductor device |
| KR1019870006541A KR930004709B1 (ko) | 1986-06-27 | 1987-06-26 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149403A JP2511415B2 (ja) | 1986-06-27 | 1986-06-27 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7083720A Division JP2604128B2 (ja) | 1995-04-10 | 1995-04-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS636870A JPS636870A (ja) | 1988-01-12 |
| JP2511415B2 true JP2511415B2 (ja) | 1996-06-26 |
Family
ID=15474368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149403A Expired - Fee Related JP2511415B2 (ja) | 1986-06-27 | 1986-06-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4827449A (ja) |
| JP (1) | JP2511415B2 (ja) |
| KR (1) | KR930004709B1 (ja) |
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| US5332914A (en) * | 1988-02-05 | 1994-07-26 | Emanuel Hazani | EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells |
| US6212089B1 (en) | 1996-03-19 | 2001-04-03 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| KR0141495B1 (ko) * | 1988-11-01 | 1998-07-15 | 미다 가쓰시게 | 반도체 기억장치 및 그 결함구제방법 |
| JPH07114077B2 (ja) * | 1989-06-01 | 1995-12-06 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| KR930008310B1 (ko) * | 1991-02-05 | 1993-08-27 | 삼성전자 주식회사 | 반도체 메모리장치의 워드라인드라이버단 배치방법 |
| DE4115909C1 (ja) * | 1991-05-15 | 1992-11-12 | Siemens Ag, 8000 Muenchen, De | |
| JP3186084B2 (ja) * | 1991-05-24 | 2001-07-11 | 日本電気株式会社 | 半導体メモリー装置 |
| JPH0828476B2 (ja) * | 1991-06-07 | 1996-03-21 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US5251168A (en) * | 1991-07-31 | 1993-10-05 | Texas Instruments Incorporated | Boundary cells for improving retention time in memory devices |
| EP0704901B1 (en) * | 1994-09-30 | 1999-12-15 | STMicroelectronics S.r.l. | Tolerant integrated circuit to great manufacturing faults |
| KR0137320B1 (ko) * | 1994-12-15 | 1998-04-29 | 김광호 | 반도체 메모리장치의 워드라인 디코딩회로 |
| JP3411129B2 (ja) * | 1995-07-03 | 2003-05-26 | 沖電気工業株式会社 | 半導体メモリ |
| DE69738971D1 (de) * | 1996-06-28 | 2008-10-23 | Texas Instruments Inc | Wortleitungsanordnung für Halbleiter-Speicherbauteil |
| TW353181B (en) * | 1996-06-28 | 1999-02-21 | Texas Instruments Inc | Circuit with matched delay word line strap |
| US6141236A (en) * | 1999-03-10 | 2000-10-31 | Alliance Semiconductor Corporation | Interleaved stitch using segmented word lines |
| JP3386038B2 (ja) * | 2000-06-22 | 2003-03-10 | セイコーエプソン株式会社 | 半導体記憶装置 |
| US7042030B2 (en) * | 2003-11-21 | 2006-05-09 | Texas Instruments Incorporated | High density memory array |
| DE102004008245B3 (de) * | 2004-02-19 | 2005-09-08 | Infineon Technologies Ag | Integrierter Halbleiterspeicher und Verfahren zum elektrischen Stressen eines integrierten Halbleiterspeichers |
| JP4871038B2 (ja) * | 2006-06-27 | 2012-02-08 | 王子製紙株式会社 | 隠蔽用粘着シートおよび剥離シート付き隠蔽用粘着シート |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4464734A (en) * | 1980-04-07 | 1984-08-07 | Texas Instruments Incorporated | Semiconductor dynamic memory cell array with word lines extending into windows of capacitor plate |
| JPS60167361A (ja) * | 1984-02-09 | 1985-08-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1986
- 1986-06-27 JP JP61149403A patent/JP2511415B2/ja not_active Expired - Fee Related
-
1987
- 1987-06-16 US US07/062,428 patent/US4827449A/en not_active Expired - Lifetime
- 1987-06-26 KR KR1019870006541A patent/KR930004709B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS636870A (ja) | 1988-01-12 |
| KR880000962A (ko) | 1988-03-30 |
| KR930004709B1 (ko) | 1993-06-03 |
| US4827449A (en) | 1989-05-02 |
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