JP2003007852A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003007852A JP2003007852A JP2001187496A JP2001187496A JP2003007852A JP 2003007852 A JP2003007852 A JP 2003007852A JP 2001187496 A JP2001187496 A JP 2001187496A JP 2001187496 A JP2001187496 A JP 2001187496A JP 2003007852 A JP2003007852 A JP 2003007852A
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Abstract
(57)【要約】
【課題】 メモリセルアレイの片側にワード線ドライバ
を配置して、タイミング制御を容易にし、また、レイア
ウトサイズを小さくする半導体記憶装置を提供するもの
である。 【解決手段】 本実施の形態の半導体記憶装置は、アド
レス信号線領域ＲＡを挟んで、一方の側に第１のワード
線ドライバ領域ＷＤ１が、他方の側に第２のワード線ド
ライバ領域ＷＤ２が配置されている。また、第１のワー
ド線ドライバ領域ＷＤ１のアドレス信号線領域ＲＡとは
反対側にメモリセルアレイＣＡが配置されている。そし
て、第２のワード線ドライバ領域ＷＤ２におけるワード
線ドライバの出力信号線は、アドレス信号線領域ＲＡを
跨ぐように形成された第３の金属配線Ｍ３を介して、メ
モリセルアレイＣＡ上のワード線ＷＬと電気的に接続さ
れている。
を配置して、タイミング制御を容易にし、また、レイア
ウトサイズを小さくする半導体記憶装置を提供するもの
である。 【解決手段】 本実施の形態の半導体記憶装置は、アド
レス信号線領域ＲＡを挟んで、一方の側に第１のワード
線ドライバ領域ＷＤ１が、他方の側に第２のワード線ド
ライバ領域ＷＤ２が配置されている。また、第１のワー
ド線ドライバ領域ＷＤ１のアドレス信号線領域ＲＡとは
反対側にメモリセルアレイＣＡが配置されている。そし
て、第２のワード線ドライバ領域ＷＤ２におけるワード
線ドライバの出力信号線は、アドレス信号線領域ＲＡを
跨ぐように形成された第３の金属配線Ｍ３を介して、メ
モリセルアレイＣＡ上のワード線ＷＬと電気的に接続さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、ワード線ドライバ
をメモリセルアレイの片側に配置する半導体記憶装置に
関し、特にロジック混載用の半導体記憶装置に関する。
をメモリセルアレイの片側に配置する半導体記憶装置に
関し、特にロジック混載用の半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access M
emory）をはじめとする高密度半導体記憶装置において
は、メモリセル選択線（以下、ワード線）の幅と間隔
は、その時の技術により最小の幅と間隔で加工される。
例えば、ＤＲＡＭのメモリセルは、１つのＭＯＳトラン
ジスタと１つのキャパシタで構成されている。ワード線
は、メモリセルを構成するＭＯＳトランジスタのゲート
配線である。ＤＲＡＭの場合、メモリセルを交互に左右
線対称にする必要はあるが、最小線幅と間隔のワード線
間に対しても、格子状にメモリセルを並べるだけでワー
ド線を容易に接続することができる。
emory）をはじめとする高密度半導体記憶装置において
は、メモリセル選択線（以下、ワード線）の幅と間隔
は、その時の技術により最小の幅と間隔で加工される。
例えば、ＤＲＡＭのメモリセルは、１つのＭＯＳトラン
ジスタと１つのキャパシタで構成されている。ワード線
は、メモリセルを構成するＭＯＳトランジスタのゲート
配線である。ＤＲＡＭの場合、メモリセルを交互に左右
線対称にする必要はあるが、最小線幅と間隔のワード線
間に対しても、格子状にメモリセルを並べるだけでワー
ド線を容易に接続することができる。
【０００３】しかしながら、最小線幅と間隔で形成され
たワード線と、それを駆動するワード線ドライバを最も
適した配置で接続することは容易ではない。ワード線ド
ライバは、近年、ＣＭＯＳ型回路が使用され、１つのＮ
ＭＯＳトランジスタと１つのＰＭＯＳトランジスタから
なるＣＭＯＳインバータである。また、ローデコーダ
は、プリチャージ信号を含む３つのアドレス信号を入力
とするＮＡＮＤ回路である。したがって、１本のワード
線に接続されるワード線ドライバおよびローデコーダ
は、２つのＰＭＯＳトランジスタと４つのＮＭＯＳトラ
ンジスタから構成される。これら素子を、ワード線の最
小線幅と間隔に合わせた領域内に収めることは困難であ
る。
たワード線と、それを駆動するワード線ドライバを最も
適した配置で接続することは容易ではない。ワード線ド
ライバは、近年、ＣＭＯＳ型回路が使用され、１つのＮ
ＭＯＳトランジスタと１つのＰＭＯＳトランジスタから
なるＣＭＯＳインバータである。また、ローデコーダ
は、プリチャージ信号を含む３つのアドレス信号を入力
とするＮＡＮＤ回路である。したがって、１本のワード
線に接続されるワード線ドライバおよびローデコーダ
は、２つのＰＭＯＳトランジスタと４つのＮＭＯＳトラ
ンジスタから構成される。これら素子を、ワード線の最
小線幅と間隔に合わせた領域内に収めることは困難であ
る。
【０００４】図１５に、従来におけるワード線ドライバ
のレイアウト図の一例を示す。図１５のワード線ドライ
バ領域ＷＤには、２つのＣＭＯＳインバータ（ワード線
ドライバ）が示されている。それぞれのＭＯＳトランジ
スタは、電源に接続されたソース領域と、ＣＭＯＳイン
バータの出力端子でワード線に接続されたドレイン領域
と、これらの間にあるゲート領域からなる。ＳＡＣ（Se
lf Aligned Contact）技術をこの部分に適用すると、
ソース領域とドレイン領域のピッチを最小線幅と間隔の
和で描くことが可能である。しかしながら、ワード線配
線の他に同数の電源配線が必要となるため、１つのワー
ド線ドライバのために２本分の配線領域が必要となる。
すなわち、実際には、ワード線ＷＬ４本を配線できる領
域にワード線ＷＬ２本しか配線することができず、この
領域にはワード線２本に対応する２つのワード線ドライ
バしか配置することができない。
のレイアウト図の一例を示す。図１５のワード線ドライ
バ領域ＷＤには、２つのＣＭＯＳインバータ（ワード線
ドライバ）が示されている。それぞれのＭＯＳトランジ
スタは、電源に接続されたソース領域と、ＣＭＯＳイン
バータの出力端子でワード線に接続されたドレイン領域
と、これらの間にあるゲート領域からなる。ＳＡＣ（Se
lf Aligned Contact）技術をこの部分に適用すると、
ソース領域とドレイン領域のピッチを最小線幅と間隔の
和で描くことが可能である。しかしながら、ワード線配
線の他に同数の電源配線が必要となるため、１つのワー
ド線ドライバのために２本分の配線領域が必要となる。
すなわち、実際には、ワード線ＷＬ４本を配線できる領
域にワード線ＷＬ２本しか配線することができず、この
領域にはワード線２本に対応する２つのワード線ドライ
バしか配置することができない。
【０００５】そこで、すべてのワード線ＷＬにワード線
ドライバを接続するための工夫がいくつか考えられてい
る。
ドライバを接続するための工夫がいくつか考えられてい
る。
【０００６】第１に、メモリセルアレイの両側にワード
線ドライバを配置し、すべてのワード線にワード線ドラ
イバを接続し、ワード線を相互に駆動する方法である。
図１６は、第１の従来技術における半導体記憶装置のワ
ード線ドライバの詳細なレイアウト図の一例である。図
１６では、４本のワード線ＷＬ０〜ＷＬ３に対し、メモ
リセルアレイＣＡの片側に２つずつのワード線ドライバ
を配置している。このように配置することにより、最小
の領域内にワード線ドライバを配置でき、すべてのワー
ド線ＷＬに接続することができる。
線ドライバを配置し、すべてのワード線にワード線ドラ
イバを接続し、ワード線を相互に駆動する方法である。
図１６は、第１の従来技術における半導体記憶装置のワ
ード線ドライバの詳細なレイアウト図の一例である。図
１６では、４本のワード線ＷＬ０〜ＷＬ３に対し、メモ
リセルアレイＣＡの片側に２つずつのワード線ドライバ
を配置している。このように配置することにより、最小
の領域内にワード線ドライバを配置でき、すべてのワー
ド線ＷＬに接続することができる。
【０００７】第２に、ワード線ドライバのソース端子を
電源デコーダで制御する方法である。図１７は、第２の
従来技術における半導体記憶装置のワード線ドライバの
回路図であり、図１８は、第２の従来技術における半導
体記憶装置のワード線ドライバの詳細なレイアウト図の
一例である。図１７では、メモリセルアレイＣＡの片側
にワード線ドライバを配置し、１つのローデコーダの出
力を、２つのワード線ドライバに入力している。そし
て、ワード線ドライバのソース端子に、電源配線を接続
する代わりに、電源デコーダの出力配線（選択電源線Ｓ
Ｖ）を接続している。
電源デコーダで制御する方法である。図１７は、第２の
従来技術における半導体記憶装置のワード線ドライバの
回路図であり、図１８は、第２の従来技術における半導
体記憶装置のワード線ドライバの詳細なレイアウト図の
一例である。図１７では、メモリセルアレイＣＡの片側
にワード線ドライバを配置し、１つのローデコーダの出
力を、２つのワード線ドライバに入力している。そし
て、ワード線ドライバのソース端子に、電源配線を接続
する代わりに、電源デコーダの出力配線（選択電源線Ｓ
Ｖ）を接続している。
【０００８】図１７に示すように、第２の従来技術にお
けるワード線ドライバは、１つのＰＭＯＳトランジスタ
と２つのＮＭＯＳトランジスタで構成されている。図１
８に示すように、ＰＭＯＳトランジスタのソース端子に
接続する電源配線に代わる選択電源線ＳＶがワード線Ｗ
Ｌと直交する位置に配線されているので、ＳＡＣ技術を
この部分に適用すると、ソース領域とドレイン領域のピ
ッチを最小線幅と間隔の和で描くことが可能である。し
たがって、ワード線ドライバをメモリセルアレイＣＡの
片側だけに配置しても、すべてのワード線ＷＬにワード
線ドライバを接続することができる。
けるワード線ドライバは、１つのＰＭＯＳトランジスタ
と２つのＮＭＯＳトランジスタで構成されている。図１
８に示すように、ＰＭＯＳトランジスタのソース端子に
接続する電源配線に代わる選択電源線ＳＶがワード線Ｗ
Ｌと直交する位置に配線されているので、ＳＡＣ技術を
この部分に適用すると、ソース領域とドレイン領域のピ
ッチを最小線幅と間隔の和で描くことが可能である。し
たがって、ワード線ドライバをメモリセルアレイＣＡの
片側だけに配置しても、すべてのワード線ＷＬにワード
線ドライバを接続することができる。
【０００９】
【発明が解決しようとする課題】しかしながら、選択さ
れたワード線ＷＬが動作する時、線間寄生容量により、
非選択のワード線ＷＬの電位が浮く現象が発生してしま
う。非選択のワード線ＷＬの電位が浮き上がると、メモ
リセルのＭＯＳトランジスタへのオフ電流が増加し、キ
ャパシタに蓄えられていた電荷がビット線へと逃げてし
まう。ＤＲＡＭは、電荷を微小なキャパシタに蓄えるこ
とによりデータを保持しているので、非選択ワード線Ｗ
Ｌの電位の浮き上がり現象は、情報保持の妨げになる。
れたワード線ＷＬが動作する時、線間寄生容量により、
非選択のワード線ＷＬの電位が浮く現象が発生してしま
う。非選択のワード線ＷＬの電位が浮き上がると、メモ
リセルのＭＯＳトランジスタへのオフ電流が増加し、キ
ャパシタに蓄えられていた電荷がビット線へと逃げてし
まう。ＤＲＡＭは、電荷を微小なキャパシタに蓄えるこ
とによりデータを保持しているので、非選択ワード線Ｗ
Ｌの電位の浮き上がり現象は、情報保持の妨げになる。
【００１０】特に、第１の従来技術であるメモリセルア
レイＣＡの両側にワード線ドライバを配置した場合、片
側にワード線ドライバを配置した場合より、非選択ワー
ド線の電位の浮き上がり量が大きくなる。両側配置のワ
ード線ドライバの場合における、回路モデルを図１９
（ａ）に、この回路モデルの回路解析シミュレータによ
る解析結果を図１９（ｂ）に示す。また、片側配置のワ
ード線ドライバの場合における、回路モデルを図２０
（ａ）に、この回路モデルの回路解析シミュレータによ
る解析結果を図２０（ｂ）に示す。図１９（ｂ）および
図２０（ｂ）の横軸は時間、縦軸は電位である。図よ
り、両側にワード線ドライバを配置した場合の方が、ワ
ード線の寄生抵抗と寄生容量による非選択ワード線の電
位の浮き上がり量が大きくなっているのがわかる。した
がって、両側にワード線ドライバを配置した場合の方
が、情報の保持特性が劣化してしまう。
レイＣＡの両側にワード線ドライバを配置した場合、片
側にワード線ドライバを配置した場合より、非選択ワー
ド線の電位の浮き上がり量が大きくなる。両側配置のワ
ード線ドライバの場合における、回路モデルを図１９
（ａ）に、この回路モデルの回路解析シミュレータによ
る解析結果を図１９（ｂ）に示す。また、片側配置のワ
ード線ドライバの場合における、回路モデルを図２０
（ａ）に、この回路モデルの回路解析シミュレータによ
る解析結果を図２０（ｂ）に示す。図１９（ｂ）および
図２０（ｂ）の横軸は時間、縦軸は電位である。図よ
り、両側にワード線ドライバを配置した場合の方が、ワ
ード線の寄生抵抗と寄生容量による非選択ワード線の電
位の浮き上がり量が大きくなっているのがわかる。した
がって、両側にワード線ドライバを配置した場合の方
が、情報の保持特性が劣化してしまう。
【００１１】また、メモリセルアレイＣＡの両側にワー
ド線ドライバを配置した場合、アドレス信号線やタイミ
ング信号線の引き回しが複雑になり、動作速度の低下
や、消費電力の増加が生じてしまう。ＤＲＡＭをはじめ
とする多くの半導体記憶装置において、メモリセルへの
書き込み／読み出し動作時には、ワード線ＷＬの動作と
ビット線のセンス動作との間に微妙なタイミング制御を
必要とする。また、メモリセルアレイＣＡの大きさは、
配線遅延の影響が懸念されるほどの数ｍｍにもなる。こ
れでは、メモリセルアレイＣＡの両側に配置されたワー
ド線ドライバの動作タイミングを合わせることが難しく
なり、タイミング制御を誤ると、書き込み／読み出し動
作が遅くなるばかりか、情報を破壊してしまうという不
良現象が発生してしまう。そのため、ワード線ドライバ
の動作を制御する信号線の引き回しを工夫した上、その
遅延により不良現象が発生しないように、動作タイミン
グに余裕をとる必要が生じる。すると、半導体記憶装置
全体の動作速度が遅くなってしまう。
ド線ドライバを配置した場合、アドレス信号線やタイミ
ング信号線の引き回しが複雑になり、動作速度の低下
や、消費電力の増加が生じてしまう。ＤＲＡＭをはじめ
とする多くの半導体記憶装置において、メモリセルへの
書き込み／読み出し動作時には、ワード線ＷＬの動作と
ビット線のセンス動作との間に微妙なタイミング制御を
必要とする。また、メモリセルアレイＣＡの大きさは、
配線遅延の影響が懸念されるほどの数ｍｍにもなる。こ
れでは、メモリセルアレイＣＡの両側に配置されたワー
ド線ドライバの動作タイミングを合わせることが難しく
なり、タイミング制御を誤ると、書き込み／読み出し動
作が遅くなるばかりか、情報を破壊してしまうという不
良現象が発生してしまう。そのため、ワード線ドライバ
の動作を制御する信号線の引き回しを工夫した上、その
遅延により不良現象が発生しないように、動作タイミン
グに余裕をとる必要が生じる。すると、半導体記憶装置
全体の動作速度が遅くなってしまう。
【００１２】また、大容量の半導体記憶装置において
は、メモリセルアレイがチップ内に複数個存在すること
になり、タイミング信号線およびアドレス信号線の引き
回しがさらに複雑になり、制御の困難さと共に、動作電
流の増大やチップ面積の増大という問題が発生してしま
う。
は、メモリセルアレイがチップ内に複数個存在すること
になり、タイミング信号線およびアドレス信号線の引き
回しがさらに複雑になり、制御の困難さと共に、動作電
流の増大やチップ面積の増大という問題が発生してしま
う。
【００１３】また、第２の従来技術である電源デコーダ
を用いた場合、動作電流の増大や、ワード線動作の速度
の低下が生じてしまう。実際には、１つのメモリセルア
レイに接続されるワード線ドライバおよびローデコーダ
の数は膨大であり、例えば、１０２４個のワード線ドラ
イバと５１２個のローデコーダから構成される。したが
って、ワード線ドライバの選択電源の電位を上げ下げす
るのに必要な電流は、選択電源線に多数のＭＯＳトラン
ジスタ（ワード線ドライバを構成するＭＯＳトランジス
タ）が接続されているため、１本のワード線ＷＬに対す
る充放電電流の４〜１０倍にもなる。つまり、電源デコ
ード方式のワード線ドライバは、本当に必要な電流の４
〜１０倍の電流を消費してしまう。
を用いた場合、動作電流の増大や、ワード線動作の速度
の低下が生じてしまう。実際には、１つのメモリセルア
レイに接続されるワード線ドライバおよびローデコーダ
の数は膨大であり、例えば、１０２４個のワード線ドラ
イバと５１２個のローデコーダから構成される。したが
って、ワード線ドライバの選択電源の電位を上げ下げす
るのに必要な電流は、選択電源線に多数のＭＯＳトラン
ジスタ（ワード線ドライバを構成するＭＯＳトランジス
タ）が接続されているため、１本のワード線ＷＬに対す
る充放電電流の４〜１０倍にもなる。つまり、電源デコ
ード方式のワード線ドライバは、本当に必要な電流の４
〜１０倍の電流を消費してしまう。
【００１４】さらに、重い容量がついた配線を高速に駆
動するためには、それなりに大きなトランジスタが必要
とされる。トランジスタの駆動能力が十分でないと、ワ
ード線ＷＬの遷移時間が延び、動作速度が低下してしま
う。ところが、電源デコーダは、決まった領域（例え
ば、メモリセルアレイとワード線ドライバに挟まれた領
域）に収められる必要があるため、十分な駆動能力を与
えることができない。したがって、第２の従来技術であ
る電源デコード方式では、半導体記憶装置全体の動作速
度が遅くなってしまう。
動するためには、それなりに大きなトランジスタが必要
とされる。トランジスタの駆動能力が十分でないと、ワ
ード線ＷＬの遷移時間が延び、動作速度が低下してしま
う。ところが、電源デコーダは、決まった領域（例え
ば、メモリセルアレイとワード線ドライバに挟まれた領
域）に収められる必要があるため、十分な駆動能力を与
えることができない。したがって、第２の従来技術であ
る電源デコード方式では、半導体記憶装置全体の動作速
度が遅くなってしまう。
【００１５】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、メモリセル
アレイの片側にワード線ドライバを配置して、タイミン
グ制御を容易にし、また、レイアウトサイズを小さくす
る半導体記憶装置を提供することにある。
れたものであり、その目的とするところは、メモリセル
アレイの片側にワード線ドライバを配置して、タイミン
グ制御を容易にし、また、レイアウトサイズを小さくす
る半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】この発明による半導体記
憶装置は、アドレス信号線が配線されたアドレス信号線
領域と、前記アドレス信号線領域の一方の側に、少なく
とも１つのローデコーダが配置された第１のローデコー
ダ領域と、前記アドレス信号線領域の他方の側に、少な
くとも１つのローデコーダが配置された第２のローデコ
ーダ領域と、前記第１のロ−デコーダ領域を挟んだ前記
アドレス信号線領域の一方の側に、少なくとも１つのワ
ード線ドライバが配置された第１のワード線ドライバ領
域と、前記第２のローデコーダ領域を挟んだ前記アドレ
ス信号線領域の他方の側に、少なくとも１つのワード線
ドライバが配置された第２のワード線ドライバ領域と、
前記第１のロ−デコーダ領域および前記第１のワード線
ドライバ領域を挟んだ前記アドレス信号線領域の一方の
側に、少なくとも２本のワード線が配線された第１のメ
モリセルアレイとを具備し、前記第２のワード線ドライ
バ領域に配置されたワード線ドライバの出力信号線は、
前記アドレス信号線領域を跨いで前記第１のメモリセル
アレイ上に配線されていることを特徴としている。さら
に、前記第２のローデコーダ領域および前記第２のワー
ド線ドライバ領域を挟んだ前記アドレス信号線領域の他
方の側に、少なくとも２本のワード線が配線された第２
のメモリセルアレイを具備し、前記第１のワード線ドラ
イバ領域に配置されたワード線ドライバの出力信号線
は、前記アドレス信号線領域を跨いで前記第２のメモリ
セルアレイ上に配線されていることを特徴としている。
憶装置は、アドレス信号線が配線されたアドレス信号線
領域と、前記アドレス信号線領域の一方の側に、少なく
とも１つのローデコーダが配置された第１のローデコー
ダ領域と、前記アドレス信号線領域の他方の側に、少な
くとも１つのローデコーダが配置された第２のローデコ
ーダ領域と、前記第１のロ−デコーダ領域を挟んだ前記
アドレス信号線領域の一方の側に、少なくとも１つのワ
ード線ドライバが配置された第１のワード線ドライバ領
域と、前記第２のローデコーダ領域を挟んだ前記アドレ
ス信号線領域の他方の側に、少なくとも１つのワード線
ドライバが配置された第２のワード線ドライバ領域と、
前記第１のロ−デコーダ領域および前記第１のワード線
ドライバ領域を挟んだ前記アドレス信号線領域の一方の
側に、少なくとも２本のワード線が配線された第１のメ
モリセルアレイとを具備し、前記第２のワード線ドライ
バ領域に配置されたワード線ドライバの出力信号線は、
前記アドレス信号線領域を跨いで前記第１のメモリセル
アレイ上に配線されていることを特徴としている。さら
に、前記第２のローデコーダ領域および前記第２のワー
ド線ドライバ領域を挟んだ前記アドレス信号線領域の他
方の側に、少なくとも２本のワード線が配線された第２
のメモリセルアレイを具備し、前記第１のワード線ドラ
イバ領域に配置されたワード線ドライバの出力信号線
は、前記アドレス信号線領域を跨いで前記第２のメモリ
セルアレイ上に配線されていることを特徴としている。
【００１７】また、本発明による半導体記憶装置は、ア
ドレス信号線が配線されたアドレス信号線領域と、前記
アドレス信号線領域の一方の側に、少なくとも１つのロ
ーデコーダが配置された第１のローデコーダ領域と、前
記アドレス信号線領域の他方の側に、少なくとも１つの
ローデコーダが配置された第２のローデコーダ領域と、
前記第１のロ−デコーダ領域を挟んだ前記アドレス信号
線領域の一方の側に、少なくとも１つのワード線ドライ
バが配置された第１のワード線ドライバ領域と、前記第
２のローデコーダ領域を挟んだ前記アドレス信号線領域
の他方の側に、少なくとも１つのワード線ドライバが配
置された第２のワード線ドライバ領域と、前記第１のロ
−デコーダ領域および前記第１のワード線ドライバ領域
を挟んだ前記アドレス信号線領域の一方の側に、少なく
とも２本のワード線が配線された第１のメモリセルアレ
イとを具備し、前記第２のワード線ドライバ領域に配置
されたワード線ドライバを構成する各ＭＯＳトランジス
タのドレイン領域と電気的に接続された第１の金属配線
層は、前記第２のワード線ドライバ領域上で、前記第１
の金属配線層上に形成される層間絶縁膜内に形成された
第１の接続孔を介して、前記アドレス信号線領域を跨い
で前記第１のメモリセルアレイ上に延在された第２の金
属配線層と電気的に接続され、前記第１のメモリセルア
レイ上で、前記第２の金属配線層と電気的に接続されて
いる前記層間絶縁膜内に形成された第２の接続孔を介し
て、前記第１のメモリセルアレイに配線されたワード線
と電気的に接続されていることを特徴としている。
ドレス信号線が配線されたアドレス信号線領域と、前記
アドレス信号線領域の一方の側に、少なくとも１つのロ
ーデコーダが配置された第１のローデコーダ領域と、前
記アドレス信号線領域の他方の側に、少なくとも１つの
ローデコーダが配置された第２のローデコーダ領域と、
前記第１のロ−デコーダ領域を挟んだ前記アドレス信号
線領域の一方の側に、少なくとも１つのワード線ドライ
バが配置された第１のワード線ドライバ領域と、前記第
２のローデコーダ領域を挟んだ前記アドレス信号線領域
の他方の側に、少なくとも１つのワード線ドライバが配
置された第２のワード線ドライバ領域と、前記第１のロ
−デコーダ領域および前記第１のワード線ドライバ領域
を挟んだ前記アドレス信号線領域の一方の側に、少なく
とも２本のワード線が配線された第１のメモリセルアレ
イとを具備し、前記第２のワード線ドライバ領域に配置
されたワード線ドライバを構成する各ＭＯＳトランジス
タのドレイン領域と電気的に接続された第１の金属配線
層は、前記第２のワード線ドライバ領域上で、前記第１
の金属配線層上に形成される層間絶縁膜内に形成された
第１の接続孔を介して、前記アドレス信号線領域を跨い
で前記第１のメモリセルアレイ上に延在された第２の金
属配線層と電気的に接続され、前記第１のメモリセルア
レイ上で、前記第２の金属配線層と電気的に接続されて
いる前記層間絶縁膜内に形成された第２の接続孔を介し
て、前記第１のメモリセルアレイに配線されたワード線
と電気的に接続されていることを特徴としている。
【００１８】また、本発明による半導体記憶装置は、ア
ドレス信号線が配線されたアドレス信号線領域と、前記
アドレス信号線領域の一方の側に、少なくとも１つのロ
ーデコーダが配置されたローデコーダ領域と、前記ロー
デコーダ領域を挟んだ前記アドレス信号線領域の一方の
側に、少なくとも２つのワード線ドライバが配置された
第１のワード線ドライバ領域と、前記アドレス信号線領
域の他方の側に、少なくとも２つのワード線ドライバが
配置された第２のワード線ドライバ領域と、前記アドレ
ス信号線領域の一方の側に、前記第１のワード線ドライ
バ領域に配置されたワード線ドライバを制御する電源デ
コーダが配置された第１の電源デコーダ領域と、前記ア
ドレス信号線領域の他方の側に、前記第２のワード線ド
ライバ領域に配置されたワード線ドライバを制御する電
源デコーダが配置された第２の電源デコーダ領域と、前
記ローデコーダ領域および第１のワード線ドライバ領域
を挟んだ前記アドレス信号線領域の一方の側に、少なく
とも４本のワード線が配線された第１のメモリセルアレ
イとを具備し、前記第２のワード線ドライバ領域に配置
されたワード線ドライバの出力信号線は、前記アドレス
信号線領域を跨いで前記第１のメモリセルアレイに配線
されていることを特徴としている。
ドレス信号線が配線されたアドレス信号線領域と、前記
アドレス信号線領域の一方の側に、少なくとも１つのロ
ーデコーダが配置されたローデコーダ領域と、前記ロー
デコーダ領域を挟んだ前記アドレス信号線領域の一方の
側に、少なくとも２つのワード線ドライバが配置された
第１のワード線ドライバ領域と、前記アドレス信号線領
域の他方の側に、少なくとも２つのワード線ドライバが
配置された第２のワード線ドライバ領域と、前記アドレ
ス信号線領域の一方の側に、前記第１のワード線ドライ
バ領域に配置されたワード線ドライバを制御する電源デ
コーダが配置された第１の電源デコーダ領域と、前記ア
ドレス信号線領域の他方の側に、前記第２のワード線ド
ライバ領域に配置されたワード線ドライバを制御する電
源デコーダが配置された第２の電源デコーダ領域と、前
記ローデコーダ領域および第１のワード線ドライバ領域
を挟んだ前記アドレス信号線領域の一方の側に、少なく
とも４本のワード線が配線された第１のメモリセルアレ
イとを具備し、前記第２のワード線ドライバ領域に配置
されたワード線ドライバの出力信号線は、前記アドレス
信号線領域を跨いで前記第１のメモリセルアレイに配線
されていることを特徴としている。
【００１９】また、本発明による半導体記憶装置は、ア
ドレス信号線が配線されたアドレス信号線領域と、前記
アドレス信号線領域の一方の側に、少なくとも１つのロ
ーデコーダが配置されたローデコーダ領域と、前記ロー
デコーダ領域を挟んだ前記アドレス信号線領域の一方の
側に、少なくとも２つのワード線ドライバが配置された
第１のワード線ドライバ領域と、前記アドレス信号線領
域の他方の側に、少なくとも２つのワード線ドライバが
配置された第２のワード線ドライバ領域と、前記アドレ
ス信号線領域の一方の側に、前記第１のワード線ドライ
バ領域に配置されたワード線ドライバを制御する電源デ
コーダが配置された第１の電源デコーダ領域と、前記ア
ドレス信号線領域の他方の側に、前記第２のワード線ド
ライバ領域に配置されたワード線ドライバを制御する電
源デコーダが配置された第２の電源デコーダ領域と、前
記ローデコーダ領域および第１のワード線ドライバ領域
を挟んだ前記アドレス信号線領域の一方の側に、少なく
とも４本のワード線が配線された第１のメモリセルアレ
イとを具備し、前記第２のワード線ドライバ領域に配置
されたワード線ドライバを構成する各ＭＯＳトランジス
タのドレイン領域と電気的に接続された第１の金属配線
層は、前記第２のワード線ドライバ領域上で、前記第１
の金属配線層上に形成される層間絶縁膜内に形成された
第１の接続孔を介して、前記アドレス信号線領域を跨い
で前記第１のメモリセルアレイ上に延在された第２の金
属配線層と電気的に接続され、前記第１のメモリセルア
レイ上で、前記第２の金属配線層と電気的に接続されて
いる前記層間絶縁膜内に形成された第２の接続孔を介し
て、前記第１のメモリセルアレイに配線されたワード線
と電気的に接続されていることを特徴としている。
ドレス信号線が配線されたアドレス信号線領域と、前記
アドレス信号線領域の一方の側に、少なくとも１つのロ
ーデコーダが配置されたローデコーダ領域と、前記ロー
デコーダ領域を挟んだ前記アドレス信号線領域の一方の
側に、少なくとも２つのワード線ドライバが配置された
第１のワード線ドライバ領域と、前記アドレス信号線領
域の他方の側に、少なくとも２つのワード線ドライバが
配置された第２のワード線ドライバ領域と、前記アドレ
ス信号線領域の一方の側に、前記第１のワード線ドライ
バ領域に配置されたワード線ドライバを制御する電源デ
コーダが配置された第１の電源デコーダ領域と、前記ア
ドレス信号線領域の他方の側に、前記第２のワード線ド
ライバ領域に配置されたワード線ドライバを制御する電
源デコーダが配置された第２の電源デコーダ領域と、前
記ローデコーダ領域および第１のワード線ドライバ領域
を挟んだ前記アドレス信号線領域の一方の側に、少なく
とも４本のワード線が配線された第１のメモリセルアレ
イとを具備し、前記第２のワード線ドライバ領域に配置
されたワード線ドライバを構成する各ＭＯＳトランジス
タのドレイン領域と電気的に接続された第１の金属配線
層は、前記第２のワード線ドライバ領域上で、前記第１
の金属配線層上に形成される層間絶縁膜内に形成された
第１の接続孔を介して、前記アドレス信号線領域を跨い
で前記第１のメモリセルアレイ上に延在された第２の金
属配線層と電気的に接続され、前記第１のメモリセルア
レイ上で、前記第２の金属配線層と電気的に接続されて
いる前記層間絶縁膜内に形成された第２の接続孔を介し
て、前記第１のメモリセルアレイに配線されたワード線
と電気的に接続されていることを特徴としている。
【００２０】
【発明の実施の形態】本発明の半導体記憶装置は、高密
度加工が許される薄膜配線層を効果的に活用して、最小
線幅と間隔で配置される選択信号線（以下、ワード線）
のドライバをメモリセルアレイの片側に配置し、従来の
半導体記憶装置における問題点を改善するものである。
特に、配線層数が豊富に用意されるロジック混載用メモ
リに有効であり、実装面積の縮小と、動作消費電力の低
減と、動作の高速化に効果がある。
度加工が許される薄膜配線層を効果的に活用して、最小
線幅と間隔で配置される選択信号線（以下、ワード線）
のドライバをメモリセルアレイの片側に配置し、従来の
半導体記憶装置における問題点を改善するものである。
特に、配線層数が豊富に用意されるロジック混載用メモ
リに有効であり、実装面積の縮小と、動作消費電力の低
減と、動作の高速化に効果がある。
【００２１】以下、図面を参照しながら本発明の実施の
形態について説明する。 （第１の実施の形態）図１は、第１の実施の形態におけ
る半導体記憶装置の回路図である。本実施の形態の半導
体記憶装置は、アドレス信号線領域ＲＡを挟んで、一方
の側に第１のローデコーダ領域ＲＤ１が、他方の側に第
２のローデコーダ領域ＲＤ２が配置されている。また、
第１のロ−デコーダ領域ＲＤ１の右側（アドレス信号線
領域ＲＡと反対側）に第１のワード線ドライバ領域ＷＤ
１が、第２のローデコーダ領域ＲＤ２の左側（アドレス
信号線領域ＲＡと反対側）に第２のワード線ドライバ領
域ＷＤ２が配置されている。そして、第１のワード線ド
ライバ領域ＷＤ１の右側（第１のローデコーダ領域ＲＤ
１と反対側）にメモリセルアレイＣＡが配置されてい
る。
形態について説明する。 （第１の実施の形態）図１は、第１の実施の形態におけ
る半導体記憶装置の回路図である。本実施の形態の半導
体記憶装置は、アドレス信号線領域ＲＡを挟んで、一方
の側に第１のローデコーダ領域ＲＤ１が、他方の側に第
２のローデコーダ領域ＲＤ２が配置されている。また、
第１のロ−デコーダ領域ＲＤ１の右側（アドレス信号線
領域ＲＡと反対側）に第１のワード線ドライバ領域ＷＤ
１が、第２のローデコーダ領域ＲＤ２の左側（アドレス
信号線領域ＲＡと反対側）に第２のワード線ドライバ領
域ＷＤ２が配置されている。そして、第１のワード線ド
ライバ領域ＷＤ１の右側（第１のローデコーダ領域ＲＤ
１と反対側）にメモリセルアレイＣＡが配置されてい
る。
【００２２】また、図１には、４本のワード線ＷＬ０〜
ＷＬ３と、４つのＣＭＯＳインバータ（ワード線ドライ
バ）と、４つのＮＡＮＤ回路（ローデコーダ）が示され
ている。各ワード線ドライバ領域に２つずつのＣＭＯＳ
インバータが配置され、また、各ローデコーダ領域に２
つずつのＮＡＮＤ回路が配置されている。
ＷＬ３と、４つのＣＭＯＳインバータ（ワード線ドライ
バ）と、４つのＮＡＮＤ回路（ローデコーダ）が示され
ている。各ワード線ドライバ領域に２つずつのＣＭＯＳ
インバータが配置され、また、各ローデコーダ領域に２
つずつのＮＡＮＤ回路が配置されている。
【００２３】アドレス信号線は、アドレス信号線領域Ｒ
Ａに配置され、第１のローデコーダ領域ＲＤ１と第２の
ローデコーダ領域ＲＤ２の間に、紙面の縦方向に敷設さ
れている。
Ａに配置され、第１のローデコーダ領域ＲＤ１と第２の
ローデコーダ領域ＲＤ２の間に、紙面の縦方向に敷設さ
れている。
【００２４】各ローデコーダは、１つのＰＭＯＳトラン
ジスタと３つのＮＭＯＳトランジスタから構成されるプ
リチャージ型ＮＡＮＤ回路である。各ＮＡＮＤ回路の入
力端子には、アドレス信号線からプリチャージ信号とデ
コードされたローアドレス信号が供給される。各ローデ
コーダに接続されるアドレス信号線の組み合わせはそれ
ぞれ異なり、入力されるローアドレスによって、一意の
ローデコーダが選択されるようになっている。
ジスタと３つのＮＭＯＳトランジスタから構成されるプ
リチャージ型ＮＡＮＤ回路である。各ＮＡＮＤ回路の入
力端子には、アドレス信号線からプリチャージ信号とデ
コードされたローアドレス信号が供給される。各ローデ
コーダに接続されるアドレス信号線の組み合わせはそれ
ぞれ異なり、入力されるローアドレスによって、一意の
ローデコーダが選択されるようになっている。
【００２５】また、各ワード線ドライバは、１つのＮＭ
ＯＳトランジスタと１つのＰＭＯＳトランジスタから構
成されるＣＭＯＳインバータである。各ワード線ドライ
バの入力信号は、それぞれ対応するローデコーダの出力
信号である。したがって、一意に選択されたローデコー
ダからの出力信号を受けたワード線ドライバの出力は活
性化され、一意のワード線ＷＬが選択される。
ＯＳトランジスタと１つのＰＭＯＳトランジスタから構
成されるＣＭＯＳインバータである。各ワード線ドライ
バの入力信号は、それぞれ対応するローデコーダの出力
信号である。したがって、一意に選択されたローデコー
ダからの出力信号を受けたワード線ドライバの出力は活
性化され、一意のワード線ＷＬが選択される。
【００２６】また、図示されていないが、各メモリセル
は、例えば、１つのＭＯＳトランジスタと１つのキャパ
シタで構成されるＤＲＡＭのメモリセルである。各メモ
リセルのＭＯＳトランジスタのゲート端子は、ワード線
ＷＬと電気的に接続され、ワード線ドライバの出力信号
が供給される。
は、例えば、１つのＭＯＳトランジスタと１つのキャパ
シタで構成されるＤＲＡＭのメモリセルである。各メモ
リセルのＭＯＳトランジスタのゲート端子は、ワード線
ＷＬと電気的に接続され、ワード線ドライバの出力信号
が供給される。
【００２７】図１では、偶数番目のワード線ＷＬ０，Ｗ
Ｌ２に、第１のワード線ドライバ領域ＷＤ１に配置され
たＣＭＯＳインバータの出力信号線が接続され、奇数番
目のワード線ＷＬ１，ＷＬ３に、第２のワード線ドライ
バ領域ＷＤ２に配置されたＣＭＯＳインバータの出力信
号線が接続されている。すなわち、第２のワード線ドラ
イバ領域ＷＤ２におけるＣＭＯＳインバータの出力信号
線は、アドレス信号線領域ＲＡを跨いでメモリセルアレ
イＣＡにおけるメモリセルのゲート配線（ワード線）と
電気的に接続されている。
Ｌ２に、第１のワード線ドライバ領域ＷＤ１に配置され
たＣＭＯＳインバータの出力信号線が接続され、奇数番
目のワード線ＷＬ１，ＷＬ３に、第２のワード線ドライ
バ領域ＷＤ２に配置されたＣＭＯＳインバータの出力信
号線が接続されている。すなわち、第２のワード線ドラ
イバ領域ＷＤ２におけるＣＭＯＳインバータの出力信号
線は、アドレス信号線領域ＲＡを跨いでメモリセルアレ
イＣＡにおけるメモリセルのゲート配線（ワード線）と
電気的に接続されている。
【００２８】次に、第１の実施の形態における半導体記
憶装置のワード線ドライバ領域の詳細なレイアウト図
を、図２乃至図５に示す。図２乃至図５は、最小加工寸
法のピッチで配置され、各ワード線ドライバ領域に２つ
ずつのワード線ドライバ（ＣＭＯＳインバータ）のレイ
アウトが示されている。ここで、特徴的なことは、ワー
ド線ＷＬとワード線ドライバの接続に、上層の金属配線
層（第３の金属配線層）を用いることである。尚、図２
の斜線部分はゲートポリシリコン（ゲート領域）を、図
３の斜線部分は第１の金属配線層Ｍ１を、図４の斜線部
分は第２の金属配線層Ｍ２を、図５の斜線部分は第３の
金属配線層Ｍ３を示している。また、図６は、図２に示
したＡ−Ａ´線に沿った断面図であり、図７は、図２に
示したＢ−Ｂ´線に沿った断面図である。
憶装置のワード線ドライバ領域の詳細なレイアウト図
を、図２乃至図５に示す。図２乃至図５は、最小加工寸
法のピッチで配置され、各ワード線ドライバ領域に２つ
ずつのワード線ドライバ（ＣＭＯＳインバータ）のレイ
アウトが示されている。ここで、特徴的なことは、ワー
ド線ＷＬとワード線ドライバの接続に、上層の金属配線
層（第３の金属配線層）を用いることである。尚、図２
の斜線部分はゲートポリシリコン（ゲート領域）を、図
３の斜線部分は第１の金属配線層Ｍ１を、図４の斜線部
分は第２の金属配線層Ｍ２を、図５の斜線部分は第３の
金属配線層Ｍ３を示している。また、図６は、図２に示
したＡ−Ａ´線に沿った断面図であり、図７は、図２に
示したＢ−Ｂ´線に沿った断面図である。
【００２９】図２乃至図７に示すように、ＮＭＯＳトラ
ンジスタは、ｐ−ｗｅｌｌ領域上に、ｎ-型拡散層によ
って構成されるソース・ドレイン領域と、これらソース
・ドレイン領域間にゲート絶縁膜を介して形成されたゲ
ート電極（ゲート配線）によって構成されている。ま
た、ＰＭＯＳトランジスタは、ｎ−ｗｅｌｌ領域上に、
ｐ+型拡散層によって構成されるソース・ドレイン領域
と、これらソース・ドレイン領域間にゲート絶縁膜を介
して形成されたゲート電極（ゲート配線）によって構成
されている。そして、１つのＰＭＯＳトランジスタと１
つのＮＭＯＳトランジスタで、ＣＭＯＳインバータを形
成している。
ンジスタは、ｐ−ｗｅｌｌ領域上に、ｎ-型拡散層によ
って構成されるソース・ドレイン領域と、これらソース
・ドレイン領域間にゲート絶縁膜を介して形成されたゲ
ート電極（ゲート配線）によって構成されている。ま
た、ＰＭＯＳトランジスタは、ｎ−ｗｅｌｌ領域上に、
ｐ+型拡散層によって構成されるソース・ドレイン領域
と、これらソース・ドレイン領域間にゲート絶縁膜を介
して形成されたゲート電極（ゲート配線）によって構成
されている。そして、１つのＰＭＯＳトランジスタと１
つのＮＭＯＳトランジスタで、ＣＭＯＳインバータを形
成している。
【００３０】そして、ゲート配線層よりも上層に形成さ
れる層間絶縁膜内に形成されたコンタクトを介して、ソ
ース・ドレイン領域と電気的に接続される第１の金属配
線層Ｍ１が形成されている（図３）。また、この上層に
形成される層間絶縁膜内に形成された第１のビアＶ１を
介して、ドレイン領域と電気的に接続される第２の金属
配線層Ｍ２が形成されている（図４）。この第２の金属
配線は、ＣＭＯＳインバータの出力信号線を形成し、メ
モリセルのゲート配線であるワード線ＷＬと電気的に接
続される。
れる層間絶縁膜内に形成されたコンタクトを介して、ソ
ース・ドレイン領域と電気的に接続される第１の金属配
線層Ｍ１が形成されている（図３）。また、この上層に
形成される層間絶縁膜内に形成された第１のビアＶ１を
介して、ドレイン領域と電気的に接続される第２の金属
配線層Ｍ２が形成されている（図４）。この第２の金属
配線は、ＣＭＯＳインバータの出力信号線を形成し、メ
モリセルのゲート配線であるワード線ＷＬと電気的に接
続される。
【００３１】尚、ゲート配線の比抵抗値は数Ω／□〜数
百Ω／□であり、金属配線の比抵抗値に比べて１桁から
４桁も高い。したがって、メモリセルアレイＣＡ上で
は、ワード線ＷＬそれぞれに対して、第２の金属配線層
Ｍ２を用いて同ピッチの配線を敷設し、ところどころで
ゲート配線と第２の金属配線層Ｍ２とを接続するのが望
ましい。
百Ω／□であり、金属配線の比抵抗値に比べて１桁から
４桁も高い。したがって、メモリセルアレイＣＡ上で
は、ワード線ＷＬそれぞれに対して、第２の金属配線層
Ｍ２を用いて同ピッチの配線を敷設し、ところどころで
ゲート配線と第２の金属配線層Ｍ２とを接続するのが望
ましい。
【００３２】第１のワード線ドライバ領域ＷＤ１におけ
るＣＭＯＳインバータの出力信号線は、第２の金属配線
層Ｍ２により形成され、そして、メモリセルアレイＣＡ
上に配線され、ワード線ＷＬと電気的に接続されてい
る。
るＣＭＯＳインバータの出力信号線は、第２の金属配線
層Ｍ２により形成され、そして、メモリセルアレイＣＡ
上に配線され、ワード線ＷＬと電気的に接続されてい
る。
【００３３】一方、第２のワード線ドライバ領域ＷＤ２
におけるＣＭＯＳインバータの出力信号線は、第２の金
属配線層Ｍ２により形成されている。そして、この上層
に形成される層間絶縁膜内に形成された第２のビアＶ２
ａを介して、さらに上層に形成された第３の金属配線層
Ｍ３と電気的に接続されている（図５）。さらに、メモ
リセルアレイＣＡ上に形成された第２のビアＶ２ｂを介
して、第２の金属配線層Ｍ２と電気的に接続されてい
る。すなわち、第２のワード線ドライバ領域ＷＤ２にお
けるＣＭＯＳインバータの出力信号線は、アドレス信号
線領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３
を介して、メモリセルアレイＣＡ上のワード線ＷＬと電
気的に接続されている。
におけるＣＭＯＳインバータの出力信号線は、第２の金
属配線層Ｍ２により形成されている。そして、この上層
に形成される層間絶縁膜内に形成された第２のビアＶ２
ａを介して、さらに上層に形成された第３の金属配線層
Ｍ３と電気的に接続されている（図５）。さらに、メモ
リセルアレイＣＡ上に形成された第２のビアＶ２ｂを介
して、第２の金属配線層Ｍ２と電気的に接続されてい
る。すなわち、第２のワード線ドライバ領域ＷＤ２にお
けるＣＭＯＳインバータの出力信号線は、アドレス信号
線領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３
を介して、メモリセルアレイＣＡ上のワード線ＷＬと電
気的に接続されている。
【００３４】尚、第１の金属配線層Ｍ１は、メモリセル
アレイＣＡ上ではビット線としても用いられ、また、第
２の金属配線層Ｍ２は、アドレス信号線領域ＲＡ上でア
ドレス信号線としても用いられる。また、図示されてな
いが、第３の金属配線層Ｍ３よりも上層において、グロ
ーバル配線と電源配線が敷設されている。
アレイＣＡ上ではビット線としても用いられ、また、第
２の金属配線層Ｍ２は、アドレス信号線領域ＲＡ上でア
ドレス信号線としても用いられる。また、図示されてな
いが、第３の金属配線層Ｍ３よりも上層において、グロ
ーバル配線と電源配線が敷設されている。
【００３５】このように、アドレス信号線領域ＲＡを挟
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。 （第２の実施の形態）第２の実施の形態における半導体
記憶装置は、さらに第２のワード線ドライバ領域の片側
にもメモリセルアレイを配置するものである。
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。 （第２の実施の形態）第２の実施の形態における半導体
記憶装置は、さらに第２のワード線ドライバ領域の片側
にもメモリセルアレイを配置するものである。
【００３６】図８は、第２の実施の形態における半導体
記憶装置の回路図である。本実施の形態の半導体記憶装
置は、アドレス信号線領域ＲＡを挟んで、一方の側に第
１のローデコーダ領域ＲＤ１が、他方の側に第２のロー
デコーダ領域ＲＤ２が配置されている。また、第１のロ
−デコーダ領域ＲＤ１の右側（アドレス信号線領域ＲＡ
と反対側）に第１のワード線ドライバ領域ＷＤ１が、第
２のローデコーダ領域ＲＤ２の左側（アドレス信号線領
域ＲＡと反対側）に第２のワード線ドライバ領域ＷＤ２
が配置されている。そして、第１のワード線ドライバ領
域ＷＤ１の右側（第１のローデコーダ領域ＲＤ１と反対
側）に第１のメモリセルアレイＣＡ１が、第２のワード
線ドライバ領域ＷＤ２の左側（第２のローデコーダ領域
ＲＤ２と反対側）に第２のメモリセルアレイＣＡ２が配
置されている。
記憶装置の回路図である。本実施の形態の半導体記憶装
置は、アドレス信号線領域ＲＡを挟んで、一方の側に第
１のローデコーダ領域ＲＤ１が、他方の側に第２のロー
デコーダ領域ＲＤ２が配置されている。また、第１のロ
−デコーダ領域ＲＤ１の右側（アドレス信号線領域ＲＡ
と反対側）に第１のワード線ドライバ領域ＷＤ１が、第
２のローデコーダ領域ＲＤ２の左側（アドレス信号線領
域ＲＡと反対側）に第２のワード線ドライバ領域ＷＤ２
が配置されている。そして、第１のワード線ドライバ領
域ＷＤ１の右側（第１のローデコーダ領域ＲＤ１と反対
側）に第１のメモリセルアレイＣＡ１が、第２のワード
線ドライバ領域ＷＤ２の左側（第２のローデコーダ領域
ＲＤ２と反対側）に第２のメモリセルアレイＣＡ２が配
置されている。
【００３７】図８には、８本のワード線ＷＬ１０〜ＷＬ
１３，ＷＬ２０〜ＷＬ２３と、４つのＣＭＯＳインバー
タ（ワード線ドライバ）と、４つのＮＡＮＤ回路（ロー
デコーダ）が示されている。各ワード線ドライバ領域に
２つずつのＣＭＯＳインバータが配置され、各ローデコ
ーダ領域に２つずつのＮＡＮＤ回路が配置され、また、
各メモリセルアレイに４本ずつのワード線ＷＬが配線さ
れている。
１３，ＷＬ２０〜ＷＬ２３と、４つのＣＭＯＳインバー
タ（ワード線ドライバ）と、４つのＮＡＮＤ回路（ロー
デコーダ）が示されている。各ワード線ドライバ領域に
２つずつのＣＭＯＳインバータが配置され、各ローデコ
ーダ領域に２つずつのＮＡＮＤ回路が配置され、また、
各メモリセルアレイに４本ずつのワード線ＷＬが配線さ
れている。
【００３８】アドレス信号線は、アドレス信号線領域Ｒ
Ａに配置され、第１のローデコーダ領域ＲＤ１と第２の
ローデコーダ領域ＲＤ２の間に、紙面の縦方向に敷設さ
れている。
Ａに配置され、第１のローデコーダ領域ＲＤ１と第２の
ローデコーダ領域ＲＤ２の間に、紙面の縦方向に敷設さ
れている。
【００３９】各ローデコーダは、１つのＰＭＯＳトラン
ジスタと３つのＮＭＯＳトランジスタから構成されるプ
リチャージ型ＮＡＮＤ回路である。各ＮＡＮＤ回路の入
力端子には、アドレス信号線からプリチャージ信号とデ
コードされたローアドレス信号が供給される。各ローデ
コーダに接続されるアドレス信号線の組み合わせはそれ
ぞれ異なり、入力されるローアドレスによって、一意の
ローデコーダが選択されるようになっている。
ジスタと３つのＮＭＯＳトランジスタから構成されるプ
リチャージ型ＮＡＮＤ回路である。各ＮＡＮＤ回路の入
力端子には、アドレス信号線からプリチャージ信号とデ
コードされたローアドレス信号が供給される。各ローデ
コーダに接続されるアドレス信号線の組み合わせはそれ
ぞれ異なり、入力されるローアドレスによって、一意の
ローデコーダが選択されるようになっている。
【００４０】また、各ワード線ドライバは、１つのＮＭ
ＯＳトランジスタと１つのＰＭＯＳトランジスタから構
成されるＣＭＯＳインバータである。各ワード線ドライ
バの入力信号は、それぞれ対応するローデコーダの出力
信号である。したがって、一意に選択されたローデコー
ダからの出力信号を受けたワード線ドライバの出力は活
性化され、各メモリセルアレイの一意のワード線ＷＬが
選択される。
ＯＳトランジスタと１つのＰＭＯＳトランジスタから構
成されるＣＭＯＳインバータである。各ワード線ドライ
バの入力信号は、それぞれ対応するローデコーダの出力
信号である。したがって、一意に選択されたローデコー
ダからの出力信号を受けたワード線ドライバの出力は活
性化され、各メモリセルアレイの一意のワード線ＷＬが
選択される。
【００４１】また、図示されていないが、各メモリセル
は、例えば、１つのＭＯＳトランジスタと１つのキャパ
シタで構成されるＤＲＡＭのメモリセルである。第１お
よび第２のメモリセルアレイＣＡ１，ＣＡ２におけるメ
モリセルのＭＯＳトランジスタのゲート端子は、メモリ
セルのゲート配線であるワード線ＷＬに接続され、第１
および第２のワード線ドライバ領域ＷＤ１，ＷＤ２に配
置されたワード線ドライバから出力信号が供給される。
は、例えば、１つのＭＯＳトランジスタと１つのキャパ
シタで構成されるＤＲＡＭのメモリセルである。第１お
よび第２のメモリセルアレイＣＡ１，ＣＡ２におけるメ
モリセルのＭＯＳトランジスタのゲート端子は、メモリ
セルのゲート配線であるワード線ＷＬに接続され、第１
および第２のワード線ドライバ領域ＷＤ１，ＷＤ２に配
置されたワード線ドライバから出力信号が供給される。
【００４２】図８では、ワード線ＷＬ１０，ＷＬ１２，
ＷＬ２０，ＷＬ２２には、第１のワード線ドライバ領域
ＷＤ１に配置されたＣＭＯＳインバータの出力信号線が
接続され、ワード線ＷＬ１１，ＷＬ１３，ＷＬ２１，Ｗ
Ｌ２３には、第２のワード線ドライバ領域ＷＤ２に配置
されたＣＭＯＳインバータの出力信号線が接続されてい
る。
ＷＬ２０，ＷＬ２２には、第１のワード線ドライバ領域
ＷＤ１に配置されたＣＭＯＳインバータの出力信号線が
接続され、ワード線ＷＬ１１，ＷＬ１３，ＷＬ２１，Ｗ
Ｌ２３には、第２のワード線ドライバ領域ＷＤ２に配置
されたＣＭＯＳインバータの出力信号線が接続されてい
る。
【００４３】すなわち、第１のワード線ドライバ領域Ｗ
Ｄ１におけるＣＭＯＳインバータの出力信号線は、第１
のメモリセルアレイＣＡ１におけるメモリセルのゲート
配線（ワード線ＷＬ１０，ＷＬ１２）と電気的に接続さ
れ、さらに、アドレス信号線領域ＲＡを跨いで第２のメ
モリセルアレイＣＡ２におけるメモリセルのゲート配線
（ワード線ＷＬ２０，ＷＬ２２）と電気的に接続されて
いる。また、第２のワード線ドライバ領域ＷＤ２におけ
るＣＭＯＳインバータの出力信号線は、第２のメモリセ
ルアレイＣＡ２におけるメモリセルのゲート配線（ワー
ド線ＷＬ２１，ＷＬ２３）と電気的に接続され、さら
に、アドレス信号線領域ＲＡを跨いで第１のメモリセル
アレイＣＡ１におけるメモリセルのゲート配線（ワード
線ＷＬ１１，ＷＬ１３）と電気的に接続されている。
Ｄ１におけるＣＭＯＳインバータの出力信号線は、第１
のメモリセルアレイＣＡ１におけるメモリセルのゲート
配線（ワード線ＷＬ１０，ＷＬ１２）と電気的に接続さ
れ、さらに、アドレス信号線領域ＲＡを跨いで第２のメ
モリセルアレイＣＡ２におけるメモリセルのゲート配線
（ワード線ＷＬ２０，ＷＬ２２）と電気的に接続されて
いる。また、第２のワード線ドライバ領域ＷＤ２におけ
るＣＭＯＳインバータの出力信号線は、第２のメモリセ
ルアレイＣＡ２におけるメモリセルのゲート配線（ワー
ド線ＷＬ２１，ＷＬ２３）と電気的に接続され、さら
に、アドレス信号線領域ＲＡを跨いで第１のメモリセル
アレイＣＡ１におけるメモリセルのゲート配線（ワード
線ＷＬ１１，ＷＬ１３）と電気的に接続されている。
【００４４】次に、第２の実施の形態における半導体記
憶装置のワード線ドライバ領域の詳細なレイアウト図
を、図９に示す。尚、第２の金属配線層Ｍ２までは、第
１の実施の形態と構成が同じなので説明を省略する。こ
こでは、それ以上の層について説明する。
憶装置のワード線ドライバ領域の詳細なレイアウト図
を、図９に示す。尚、第２の金属配線層Ｍ２までは、第
１の実施の形態と構成が同じなので説明を省略する。こ
こでは、それ以上の層について説明する。
【００４５】第１のワード線ドライバ領域ＷＤ１におけ
るＣＭＯＳインバータの出力信号線は、第２の金属配線
層Ｍ２により形成され、そして、第１のメモリセルアレ
イＣＡ１上に配線され、ワード線ＷＬと電気的に接続さ
れている。また、第２の金属配線層Ｍ２の上層に形成さ
れる層間絶縁膜内に形成された第２のビアＶ２１ａを介
して、さらに上層に形成された第３の金属配線層Ｍ３に
電気的に接続されている。そして、第２のメモリセルア
レイＣＡ２上に形成された第２のビアＶ２２ｂを介し
て、第２の金属配線層Ｍ２と電気的に接続されている。
るＣＭＯＳインバータの出力信号線は、第２の金属配線
層Ｍ２により形成され、そして、第１のメモリセルアレ
イＣＡ１上に配線され、ワード線ＷＬと電気的に接続さ
れている。また、第２の金属配線層Ｍ２の上層に形成さ
れる層間絶縁膜内に形成された第２のビアＶ２１ａを介
して、さらに上層に形成された第３の金属配線層Ｍ３に
電気的に接続されている。そして、第２のメモリセルア
レイＣＡ２上に形成された第２のビアＶ２２ｂを介し
て、第２の金属配線層Ｍ２と電気的に接続されている。
【００４６】一方、第２のワード線ドライバ領域ＷＤ２
におけるＣＭＯＳインバータの出力信号線は、第２の金
属配線層Ｍ２により形成され、そして、第２のメモリセ
ルアレイＣＡ２上に配線され、ワード線ＷＬと電気的に
接続されている。また、第２の金属配線層Ｍ２の上層に
形成される層間絶縁膜内に形成された第２のビアＶ２２
ａを介して、さらに上層に形成された第３の金属配線層
Ｍ３に電気的に接続されている。そして、第１のメモリ
セルアレイＣＡ１上に形成された第２のビアＶ２１ｂを
介して、第２の金属配線層Ｍ２と電気的に接続されてい
る。
におけるＣＭＯＳインバータの出力信号線は、第２の金
属配線層Ｍ２により形成され、そして、第２のメモリセ
ルアレイＣＡ２上に配線され、ワード線ＷＬと電気的に
接続されている。また、第２の金属配線層Ｍ２の上層に
形成される層間絶縁膜内に形成された第２のビアＶ２２
ａを介して、さらに上層に形成された第３の金属配線層
Ｍ３に電気的に接続されている。そして、第１のメモリ
セルアレイＣＡ１上に形成された第２のビアＶ２１ｂを
介して、第２の金属配線層Ｍ２と電気的に接続されてい
る。
【００４７】すなわち、第１のワード線ドライバ領域Ｗ
Ｄ１におけるＣＭＯＳインバータの出力信号線は、第２
の金属配線層Ｍ２において第１のメモリセルアレイＣＡ
１のワード線ＷＬ、および、アドレス信号線領域ＲＡを
跨ぐように形成された第３の金属配線層Ｍ３を介して第
２のメモリセルアレイＣＡ２のワード線ＷＬ、と電気的
に接続されている。また、第２のワード線ドライバ領域
ＷＤ２におけるＣＭＯＳインバータの出力信号線は、第
２の金属配線層Ｍ２において第２のメモリセルアレイＣ
Ａ２のワード線ＷＬ、および、アドレス信号線領域ＲＡ
を跨ぐように形成された第３の金属配線層Ｍ３を介して
第１のメモリセルアレイＣＡ１のワード線ＷＬ、と電気
的に接続されている。
Ｄ１におけるＣＭＯＳインバータの出力信号線は、第２
の金属配線層Ｍ２において第１のメモリセルアレイＣＡ
１のワード線ＷＬ、および、アドレス信号線領域ＲＡを
跨ぐように形成された第３の金属配線層Ｍ３を介して第
２のメモリセルアレイＣＡ２のワード線ＷＬ、と電気的
に接続されている。また、第２のワード線ドライバ領域
ＷＤ２におけるＣＭＯＳインバータの出力信号線は、第
２の金属配線層Ｍ２において第２のメモリセルアレイＣ
Ａ２のワード線ＷＬ、および、アドレス信号線領域ＲＡ
を跨ぐように形成された第３の金属配線層Ｍ３を介して
第１のメモリセルアレイＣＡ１のワード線ＷＬ、と電気
的に接続されている。
【００４８】このように、アドレス信号線領域ＲＡを挟
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、ワー
ド線ドライバをメモリセルアレイの両側に配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、ワー
ド線ドライバをメモリセルアレイの両側に配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。
【００４９】また、第２のワード線ドライバ領域ＷＤ２
の片側にもメモリセルアレイを配置することにより、第
１の実施の形態に比べ、２倍の容量のメモリマクロを構
成することができる。 （第３の実施の形態）第３の実施の形態における半導体
記憶装置は、ワード線ドライバの電源制御を電源デコー
ダにより行い、さらに電源デコーダ領域もアドレス信号
線領域を挟んで両側に分割、配置するものである。
の片側にもメモリセルアレイを配置することにより、第
１の実施の形態に比べ、２倍の容量のメモリマクロを構
成することができる。 （第３の実施の形態）第３の実施の形態における半導体
記憶装置は、ワード線ドライバの電源制御を電源デコー
ダにより行い、さらに電源デコーダ領域もアドレス信号
線領域を挟んで両側に分割、配置するものである。
【００５０】図１０は、第３の実施の形態における半導
体記憶装置の回路図である。本実施の形態の半導体記憶
装置は、第１の実施の形態と同様に、アドレス信号線領
域ＲＡを挟んで、第１および第２のローデコーダ領域Ｒ
Ｄ１，ＲＤ２が配置され、これらの片側に第１および第
２のワード線ドライバ領域ＷＤ１，ＷＤ２が配置されて
いる。そして、第１のワード線ドライバ領域ＷＤ１の片
側にメモリセルアレイＣＡが配置されている。
体記憶装置の回路図である。本実施の形態の半導体記憶
装置は、第１の実施の形態と同様に、アドレス信号線領
域ＲＡを挟んで、第１および第２のローデコーダ領域Ｒ
Ｄ１，ＲＤ２が配置され、これらの片側に第１および第
２のワード線ドライバ領域ＷＤ１，ＷＤ２が配置されて
いる。そして、第１のワード線ドライバ領域ＷＤ１の片
側にメモリセルアレイＣＡが配置されている。
【００５１】さらに、第３の実施の形態においては、ア
ドレス信号線領域ＲＡを挟んで、一方の側に第１の電源
デコーダ領域ＳＤ１が、他方の側に第２の電源デコーダ
領域ＳＤ２が配置されている。
ドレス信号線領域ＲＡを挟んで、一方の側に第１の電源
デコーダ領域ＳＤ１が、他方の側に第２の電源デコーダ
領域ＳＤ２が配置されている。
【００５２】図１０には、４本のワード線ＷＬ０〜ＷＬ
３と、４つのワード線ドライバと、２つのローデコーダ
と、４つの電源デコーダが示されている。各ワード線ド
ライバ領域に２つずつのワード線ドライバが配置され、
各ローデコーダ領域に１つずつのローデコーダが配置さ
れ、また、各電源デコーダ領域に２つずつの電源デコー
ダが配置されている。
３と、４つのワード線ドライバと、２つのローデコーダ
と、４つの電源デコーダが示されている。各ワード線ド
ライバ領域に２つずつのワード線ドライバが配置され、
各ローデコーダ領域に１つずつのローデコーダが配置さ
れ、また、各電源デコーダ領域に２つずつの電源デコー
ダが配置されている。
【００５３】アドレス信号線は、アドレス信号線領域Ｒ
Ａに配置され、第１のローデコーダ領域ＲＤ１と第２の
ローデコーダ領域ＲＤ２の間、および、第１の電源デコ
ーダ領域ＳＤ１と第２の電源デコーダ領域ＳＤ２の間
に、紙面の縦方向に敷設されている。
Ａに配置され、第１のローデコーダ領域ＲＤ１と第２の
ローデコーダ領域ＲＤ２の間、および、第１の電源デコ
ーダ領域ＳＤ１と第２の電源デコーダ領域ＳＤ２の間
に、紙面の縦方向に敷設されている。
【００５４】各ローデコーダは、１つのＰＭＯＳトラン
ジスタと２つのＮＭＯＳトランジスタから構成される変
形型のＮＡＮＤ回路である。各ＮＡＮＤ回路の入力端子
には、アドレス信号線からプリチャージ信号とデコード
されたローアドレス信号が供給される。各ローデコーダ
に接続されるアドレス信号線の組み合わせはそれぞれ異
なり、入力されるローアドレスによって、一意のローデ
コーダが選択されるようになっている。
ジスタと２つのＮＭＯＳトランジスタから構成される変
形型のＮＡＮＤ回路である。各ＮＡＮＤ回路の入力端子
には、アドレス信号線からプリチャージ信号とデコード
されたローアドレス信号が供給される。各ローデコーダ
に接続されるアドレス信号線の組み合わせはそれぞれ異
なり、入力されるローアドレスによって、一意のローデ
コーダが選択されるようになっている。
【００５５】また、各ワード線ドライバは、２つのＮＭ
ＯＳトランジスタＮ１，Ｎ２と１つのＰＭＯＳトランジ
スタＰ１から構成される変形のＮＡＮＤ回路である。Ｐ
ＭＯＳトランジスタＰ１は、ソース端子が選択電源線Ｓ
Ｖに接続されている。ＮＭＯＳトランジスタＮ１は、ソ
ース端子がＧＮＤに接続され、ドレイン端子がＰＭＯＳ
トランジスタＰ１のドレイン端子に接続されている。そ
して、共にゲート端子には対応するローデコーダの出力
信号が供給されている。また、ＮＭＯＳトランジスタＮ
２は、ソース端子がＧＮＤに接続され、ゲート端子にＰ
ＭＯＳトランジスタＰ１に接続された選択電源線ＳＶに
おける信号の反転信号が供給されている。このＮＭＯＳ
トランジスタＮ２は、非選択状態のワード線ＷＬを低電
位状態に抑える働きをする。また、ワード線ドライバを
構成するＭＯＳトランジスタのドレイン端子は、ワード
線ＷＬと接続されている。
ＯＳトランジスタＮ１，Ｎ２と１つのＰＭＯＳトランジ
スタＰ１から構成される変形のＮＡＮＤ回路である。Ｐ
ＭＯＳトランジスタＰ１は、ソース端子が選択電源線Ｓ
Ｖに接続されている。ＮＭＯＳトランジスタＮ１は、ソ
ース端子がＧＮＤに接続され、ドレイン端子がＰＭＯＳ
トランジスタＰ１のドレイン端子に接続されている。そ
して、共にゲート端子には対応するローデコーダの出力
信号が供給されている。また、ＮＭＯＳトランジスタＮ
２は、ソース端子がＧＮＤに接続され、ゲート端子にＰ
ＭＯＳトランジスタＰ１に接続された選択電源線ＳＶに
おける信号の反転信号が供給されている。このＮＭＯＳ
トランジスタＮ２は、非選択状態のワード線ＷＬを低電
位状態に抑える働きをする。また、ワード線ドライバを
構成するＭＯＳトランジスタのドレイン端子は、ワード
線ＷＬと接続されている。
【００５６】ワード線ドライバをこのような回路構成に
して、前段のローデコーダを２つのワード線ドライバで
共有している。ローデコーダを共有しているので、一意
に選択されたローデコーダに接続された２つのワード線
ドライバは同時に選択される。そして、一意に選択され
た２つのワード線ドライバは、ＰＭＯＳトランジスタの
ソース端子に供給されている選択電源線ＳＶからの信号
に基づいて、いずれかが選択される。
して、前段のローデコーダを２つのワード線ドライバで
共有している。ローデコーダを共有しているので、一意
に選択されたローデコーダに接続された２つのワード線
ドライバは同時に選択される。そして、一意に選択され
た２つのワード線ドライバは、ＰＭＯＳトランジスタの
ソース端子に供給されている選択電源線ＳＶからの信号
に基づいて、いずれかが選択される。
【００５７】各電源デコーダは、１ビットのローアドレ
ス信号とプリチャージ信号に基づいて、選択電源線ＳＶ
を活性化する回路である。ローアドレスの状態によっ
て、各電源デコーダ領域に配置された２つの電源デコー
ダのうちどちらか一方の出力（選択電源線ＳＶ）が活性
化される。
ス信号とプリチャージ信号に基づいて、選択電源線ＳＶ
を活性化する回路である。ローアドレスの状態によっ
て、各電源デコーダ領域に配置された２つの電源デコー
ダのうちどちらか一方の出力（選択電源線ＳＶ）が活性
化される。
【００５８】電源デコーダの出力信号線である選択電源
線ＳＶは、ワード線ドライバのＰＭＯＳトランジスタの
ソース端子に接続される。また、インバータを介した選
択電源線ＳＶは、ワード線ドライバの一方のＮＭＯＳト
ランジスタのゲート端子に接続される。最終的にローデ
コーダの出力とデコードされた選択電源線ＳＶの組み合
わせによって、１つのワード線ドライバが選択される。
線ＳＶは、ワード線ドライバのＰＭＯＳトランジスタの
ソース端子に接続される。また、インバータを介した選
択電源線ＳＶは、ワード線ドライバの一方のＮＭＯＳト
ランジスタのゲート端子に接続される。最終的にローデ
コーダの出力とデコードされた選択電源線ＳＶの組み合
わせによって、１つのワード線ドライバが選択される。
【００５９】また、図示されていないが、各メモリセル
は、例えば、１つのＭＯＳトランジスタと１つのキャパ
シタで構成されるＤＲＡＭのメモリセルである。各メモ
リセルのＭＯＳトランジスタのゲート端子は、ワード線
ＷＬに接続され、ワード線ドライバの出力信号が供給さ
れる。
は、例えば、１つのＭＯＳトランジスタと１つのキャパ
シタで構成されるＤＲＡＭのメモリセルである。各メモ
リセルのＭＯＳトランジスタのゲート端子は、ワード線
ＷＬに接続され、ワード線ドライバの出力信号が供給さ
れる。
【００６０】また、図１０において、ワード線ＷＬ０，
ＷＬ１には、第１のワード線ドライバ領域ＷＤ１に配置
されたワード線ドライバの出力信号線が接続され、ワー
ド線ＷＬ２，ＷＬ３には、第２のワード線ドライバ領域
ＷＤ２に配置されたワード線ドライバの出力信号線が接
続されている。すなわち、第２のワード線ドライバ領域
ＷＤ２におけるワード線ドライバの出力信号線は、アド
レス信号線領域ＲＡを跨いでメモリセルアレイＣＡのメ
モリセルのゲート配線（ワード線ＷＬ）と電気的に接続
されている。
ＷＬ１には、第１のワード線ドライバ領域ＷＤ１に配置
されたワード線ドライバの出力信号線が接続され、ワー
ド線ＷＬ２，ＷＬ３には、第２のワード線ドライバ領域
ＷＤ２に配置されたワード線ドライバの出力信号線が接
続されている。すなわち、第２のワード線ドライバ領域
ＷＤ２におけるワード線ドライバの出力信号線は、アド
レス信号線領域ＲＡを跨いでメモリセルアレイＣＡのメ
モリセルのゲート配線（ワード線ＷＬ）と電気的に接続
されている。
【００６１】次に、第３の実施の形態における半導体記
憶装置のワード線ドライバ領域の詳細なレイアウト図
を、図１１に示す。図１１は、最小加工寸法のピッチで
配置され、各ワード線ドライバ領域に２つずつのワード
線ドライバ（ＣＭＯＳインバータ）のレイアウトが示さ
れている。ここで、特徴的なことは、ワード線ＷＬとワ
ード線ドライバの接続に、上層の金属配線層（第３の金
属配線層Ｍ３）を用いることである。尚、図１１は、説
明のため、第２の金属配線層Ｍ２より下層のレイアウト
と、第３の金属配線層Ｍ３のレイアウトをわけて示して
いる。第２のビアＶ２を重ね合わせることで、第３の実
施の形態におけるレイアウト図となる。
憶装置のワード線ドライバ領域の詳細なレイアウト図
を、図１１に示す。図１１は、最小加工寸法のピッチで
配置され、各ワード線ドライバ領域に２つずつのワード
線ドライバ（ＣＭＯＳインバータ）のレイアウトが示さ
れている。ここで、特徴的なことは、ワード線ＷＬとワ
ード線ドライバの接続に、上層の金属配線層（第３の金
属配線層Ｍ３）を用いることである。尚、図１１は、説
明のため、第２の金属配線層Ｍ２より下層のレイアウト
と、第３の金属配線層Ｍ３のレイアウトをわけて示して
いる。第２のビアＶ２を重ね合わせることで、第３の実
施の形態におけるレイアウト図となる。
【００６２】図１１に示すように、ＮＭＯＳトランジス
タは、ｐ−ｗｅｌｌ領域上に、ｎ-型拡散層によって構
成されるソース・ドレイン領域と、これらソース・ドレ
イン領域間にゲート絶縁膜を介して形成されたゲート電
極（ゲート配線）によって構成されている。また、ＰＭ
ＯＳトランジスタは、ｎ−ｗｅｌｌ領域上に、ｐ+型拡
散層によって構成されるソース・ドレイン領域と、これ
らソース・ドレイン領域間にゲート絶縁膜を介して形成
されたゲート電極（ゲート配線）によって構成されてい
る。そして、１つのＰＭＯＳトランジスタと２つのＮＭ
ＯＳトランジスタで、ワード線ドライバを形成してい
る。
タは、ｐ−ｗｅｌｌ領域上に、ｎ-型拡散層によって構
成されるソース・ドレイン領域と、これらソース・ドレ
イン領域間にゲート絶縁膜を介して形成されたゲート電
極（ゲート配線）によって構成されている。また、ＰＭ
ＯＳトランジスタは、ｎ−ｗｅｌｌ領域上に、ｐ+型拡
散層によって構成されるソース・ドレイン領域と、これ
らソース・ドレイン領域間にゲート絶縁膜を介して形成
されたゲート電極（ゲート配線）によって構成されてい
る。そして、１つのＰＭＯＳトランジスタと２つのＮＭ
ＯＳトランジスタで、ワード線ドライバを形成してい
る。
【００６３】そして、ゲート配線層よりも上層に形成さ
れる層間絶縁膜内に形成されたコンタクトを介して、ソ
ース・ドレイン領域と電気的に接続される第１の金属配
線層Ｍ１が形成されている。また、この上層に形成され
る層間絶縁膜内に形成された第１のビアＶ１を介して、
ドレイン領域と電気的に接続される第２の金属配線層Ｍ
２が形成されている。この第２の金属配線層Ｍ２は、ワ
ード線ドライバの出力信号線を形成し、メモリセルのゲ
ート配線であるワード線ＷＬと電気的に接続されてい
る。
れる層間絶縁膜内に形成されたコンタクトを介して、ソ
ース・ドレイン領域と電気的に接続される第１の金属配
線層Ｍ１が形成されている。また、この上層に形成され
る層間絶縁膜内に形成された第１のビアＶ１を介して、
ドレイン領域と電気的に接続される第２の金属配線層Ｍ
２が形成されている。この第２の金属配線層Ｍ２は、ワ
ード線ドライバの出力信号線を形成し、メモリセルのゲ
ート配線であるワード線ＷＬと電気的に接続されてい
る。
【００６４】第１のワード線ドライバ領域ＷＤ１におけ
るワード線ドライバの出力信号線は、第２の金属配線層
Ｍ２により形成され、そして、メモリセルアレイＣＡ上
に配線され、ワード線ＷＬと電気的に接続されている。
るワード線ドライバの出力信号線は、第２の金属配線層
Ｍ２により形成され、そして、メモリセルアレイＣＡ上
に配線され、ワード線ＷＬと電気的に接続されている。
【００６５】一方、第２のワード線ドライバ領域ＷＤ２
におけるワード線ドライバの出力信号線は、この上層に
形成される層間絶縁膜内に形成された第２のビアＶ２ａ
を介して、さらに上層に形成された第３の金属配線層Ｍ
３に電気的に接続されている。そして、メモリセルアレ
イＣＡ上にて形成された第２のビアＶ２ｂを介して、ワ
ード線ＷＬ（第２の金属配線）と電気的に接続されてい
る。すなわち、第２のワード線ドライバ領域ＷＤ２にお
けるワード線ドライバの出力信号線は、アドレス信号線
領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３を
介して、メモリセルアレイＣＡ上のワード線ＷＬと電気
的に接続されている。
におけるワード線ドライバの出力信号線は、この上層に
形成される層間絶縁膜内に形成された第２のビアＶ２ａ
を介して、さらに上層に形成された第３の金属配線層Ｍ
３に電気的に接続されている。そして、メモリセルアレ
イＣＡ上にて形成された第２のビアＶ２ｂを介して、ワ
ード線ＷＬ（第２の金属配線）と電気的に接続されてい
る。すなわち、第２のワード線ドライバ領域ＷＤ２にお
けるワード線ドライバの出力信号線は、アドレス信号線
領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３を
介して、メモリセルアレイＣＡ上のワード線ＷＬと電気
的に接続されている。
【００６６】尚、第１の金属配線層Ｍ１は、メモリセル
アレイＣＡ上ではビット線としても用いられ、また、第
２の金属配線層Ｍ２は、アドレス信号線領域ＲＡ上でア
ドレス信号線としても用いられる。また、図示されてな
いが、第３の金属配線層Ｍ３よりも上層において、グロ
ーバル配線と電源配線が敷設されている。
アレイＣＡ上ではビット線としても用いられ、また、第
２の金属配線層Ｍ２は、アドレス信号線領域ＲＡ上でア
ドレス信号線としても用いられる。また、図示されてな
いが、第３の金属配線層Ｍ３よりも上層において、グロ
ーバル配線と電源配線が敷設されている。
【００６７】このように、ワード線ドライバをデコード
された選択電源線ＳＶにより制御する場合でも、電源デ
コーダ領域を、アドレス信号線領域ＲＡを挟んで分割・
配置することにより、ワード線ドライバをメモリセルア
レイの片側に配置することが可能になる。
された選択電源線ＳＶにより制御する場合でも、電源デ
コーダ領域を、アドレス信号線領域ＲＡを挟んで分割・
配置することにより、ワード線ドライバをメモリセルア
レイの片側に配置することが可能になる。
【００６８】したがって、アドレス信号線領域ＲＡを挟
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。 （第４の実施の形態）第４の実施の形態における半導体
記憶装置は、第３の実施の形態における構成に加え、さ
らに第２のワード線ドライバ領域の片側にもメモリセル
アレイを配置するものである。
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。 （第４の実施の形態）第４の実施の形態における半導体
記憶装置は、第３の実施の形態における構成に加え、さ
らに第２のワード線ドライバ領域の片側にもメモリセル
アレイを配置するものである。
【００６９】図１２は、第４の実施の形態における半導
体記憶装置の回路図である。本実施の形態の半導体記憶
装置は、第３の実施の形態と同様に、アドレス信号線領
域ＲＡを挟んで、第１および第２のローデコーダ領域Ｒ
Ｄ１，ＲＤ２、および、第１および第２の電源デコーダ
領域ＳＤ１，ＳＤ２が配置され、各ローデコーダ領域の
片側に第１または第２のワード線ドライバ領域ＷＤ１，
ＷＤ２が配置されている。そして、ワード線ドライバ領
域ＷＤ１の片側に第１のメモリセルアレイＣＡ１が、ワ
ード線ドライバ領域ＷＤ２の片側に第２のメモリセルア
レイＣＡ２が配置されている。
体記憶装置の回路図である。本実施の形態の半導体記憶
装置は、第３の実施の形態と同様に、アドレス信号線領
域ＲＡを挟んで、第１および第２のローデコーダ領域Ｒ
Ｄ１，ＲＤ２、および、第１および第２の電源デコーダ
領域ＳＤ１，ＳＤ２が配置され、各ローデコーダ領域の
片側に第１または第２のワード線ドライバ領域ＷＤ１，
ＷＤ２が配置されている。そして、ワード線ドライバ領
域ＷＤ１の片側に第１のメモリセルアレイＣＡ１が、ワ
ード線ドライバ領域ＷＤ２の片側に第２のメモリセルア
レイＣＡ２が配置されている。
【００７０】図１２には、８本のワード線ＷＬ１０〜Ｗ
Ｌ１３，ＷＬ２０〜ＷＬ２３と、４つのワード線ドライ
バと、２つのローデコーダと、４つの電源デコーダが示
されている。各ワード線ドライバ領域に２つずつのワー
ド線ドライバが配置され、各ローデコーダ領域に１つず
つのローデコーダが配置され、各電源デコーダ領域に２
つずつの電源デコーダが配置され、また、各メモリセル
アレイに４本ずつのワード線ＷＬが配線されている。
Ｌ１３，ＷＬ２０〜ＷＬ２３と、４つのワード線ドライ
バと、２つのローデコーダと、４つの電源デコーダが示
されている。各ワード線ドライバ領域に２つずつのワー
ド線ドライバが配置され、各ローデコーダ領域に１つず
つのローデコーダが配置され、各電源デコーダ領域に２
つずつの電源デコーダが配置され、また、各メモリセル
アレイに４本ずつのワード線ＷＬが配線されている。
【００７１】尚、それぞれの領域に配置される回路構成
は、第３の実施の形態と同様であるので、説明を省略す
る。
は、第３の実施の形態と同様であるので、説明を省略す
る。
【００７２】図１２において、第１の電源デコーダ領域
ＳＤ１に配置された電源デコーダの出力信号線（選択電
源線ＳＶ）は、第１のワード線ドライバ領域ＷＤ１に配
置されたワード線ドライバのＰＭＯＳトランジスタのソ
ース端子に接続されている。また、第２の電源デコーダ
領域ＳＤ２に配置された電源デコーダの出力信号線（選
択電源線ＳＶ）は、第２のワード線ドライバ領域ＷＤ２
に配置されたワード線ドライバのＰＭＯＳトランジスタ
のソース端子に接続されている。
ＳＤ１に配置された電源デコーダの出力信号線（選択電
源線ＳＶ）は、第１のワード線ドライバ領域ＷＤ１に配
置されたワード線ドライバのＰＭＯＳトランジスタのソ
ース端子に接続されている。また、第２の電源デコーダ
領域ＳＤ２に配置された電源デコーダの出力信号線（選
択電源線ＳＶ）は、第２のワード線ドライバ領域ＷＤ２
に配置されたワード線ドライバのＰＭＯＳトランジスタ
のソース端子に接続されている。
【００７３】また、第１のメモリセルアレイＣＡ１に配
線されたワード線ＷＬ１０，ＷＬ１１と第２のメモリセ
ルアレイＣＡ２に配線されたＷＬ２０，ＷＬ２１には、
第１のワード線ドライバ領域ＷＤ１に配置されたワード
線ドライバの出力信号線が接続されている。そして、第
１のメモリセルアレイＣＡ１に配線されたワード線ＷＬ
１２，ＷＬ１３と第２のメモリセルアレイＣＡ２に配線
されたＷＬ２２，ＷＬ２３には、第２のワード線ドライ
バ領域ＷＤ２に配置されたワード線ドライバの出力信号
線が接続されている。
線されたワード線ＷＬ１０，ＷＬ１１と第２のメモリセ
ルアレイＣＡ２に配線されたＷＬ２０，ＷＬ２１には、
第１のワード線ドライバ領域ＷＤ１に配置されたワード
線ドライバの出力信号線が接続されている。そして、第
１のメモリセルアレイＣＡ１に配線されたワード線ＷＬ
１２，ＷＬ１３と第２のメモリセルアレイＣＡ２に配線
されたＷＬ２２，ＷＬ２３には、第２のワード線ドライ
バ領域ＷＤ２に配置されたワード線ドライバの出力信号
線が接続されている。
【００７４】すなわち、第１のワード線ドライバ領域Ｗ
Ｄ１におけるワード線ドライバの出力信号線は、第１の
メモリセルアレイＣＡ１におけるメモリセルのゲート配
線（ワード線ＷＬ１０，ＷＬ１１）と電気的に接続さ
れ、さらに、アドレス信号線領域ＲＡを跨いで第２のメ
モリセルアレイＣＡ２におけるメモリセルのゲート配線
（ワード線ＷＬ２０，ＷＬ２１）と電気的に接続されて
いる。また、第２のワード線ドライバ領域ＷＤ２におけ
るワード線ドライバの出力信号線は、第２のメモリセル
アレイＣＡ２におけるメモリセルのゲート配線（ワード
線ＷＬ２２，ＷＬ２３）と電気的に接続され、さらに、
アドレス信号線領域ＲＡを跨いで第１のメモリセルアレ
イＣＡ１におけるメモリセルのゲート配線（ワード線Ｗ
Ｌ１２，ＷＬ１３）と電気的に接続されている。
Ｄ１におけるワード線ドライバの出力信号線は、第１の
メモリセルアレイＣＡ１におけるメモリセルのゲート配
線（ワード線ＷＬ１０，ＷＬ１１）と電気的に接続さ
れ、さらに、アドレス信号線領域ＲＡを跨いで第２のメ
モリセルアレイＣＡ２におけるメモリセルのゲート配線
（ワード線ＷＬ２０，ＷＬ２１）と電気的に接続されて
いる。また、第２のワード線ドライバ領域ＷＤ２におけ
るワード線ドライバの出力信号線は、第２のメモリセル
アレイＣＡ２におけるメモリセルのゲート配線（ワード
線ＷＬ２２，ＷＬ２３）と電気的に接続され、さらに、
アドレス信号線領域ＲＡを跨いで第１のメモリセルアレ
イＣＡ１におけるメモリセルのゲート配線（ワード線Ｗ
Ｌ１２，ＷＬ１３）と電気的に接続されている。
【００７５】尚、第４の実施の形態における半導体記憶
装置のワード線ドライバ領域のレイアウトについては、
第２および第３の実施の形態と同様な構成であるので、
説明を省略する。
装置のワード線ドライバ領域のレイアウトについては、
第２および第３の実施の形態と同様な構成であるので、
説明を省略する。
【００７６】このように、アドレス信号線領域ＲＡを挟
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。
【００７７】また、第２のワード線ドライバ領域ＷＤ２
の片側にもメモリセルアレイを配置することにより、第
３の実施の形態に比べ、２倍の容量のメモリマクロを構
成することができる。 （第５の実施の形態）第５の実施の形態における半導体
記憶装置は、ワード線ドライバの電源制御を行う電源デ
コーダを有し、アドレス信号線領域の片側に配置された
ローデコーダ領域に配置される１つのローデコーダの出
力信号を４つのワード線ドライバで共有するものであ
る。
の片側にもメモリセルアレイを配置することにより、第
３の実施の形態に比べ、２倍の容量のメモリマクロを構
成することができる。 （第５の実施の形態）第５の実施の形態における半導体
記憶装置は、ワード線ドライバの電源制御を行う電源デ
コーダを有し、アドレス信号線領域の片側に配置された
ローデコーダ領域に配置される１つのローデコーダの出
力信号を４つのワード線ドライバで共有するものであ
る。
【００７８】図１３は、第５の実施の形態における半導
体記憶装置の回路図である。本実施の形態の半導体記憶
装置は、アドレス信号線領域ＲＡを挟んで、一方の側に
ローデコーダ領域ＲＤが配置され、他方の側に第２のワ
ード線ドライバ領域ＷＤ２が配置され、また、ロ−デコ
ーダ領域ＲＤの右側（アドレス信号線領域ＲＡとは反対
側）に第１のワード線ドライバ領域ＷＤ１が配置されて
いる。また、アドレス信号線領域ＲＡを挟んで、一方の
側に第１の電源デコーダＳＤ１と、他方の側に第２の電
源デコーダＳＤ２が配置されている。そして、第１のワ
ード線ドライバ領域ＷＤ１の右側（ローデコーダ領域Ｒ
Ｄとは反対側）にメモリセルアレイＣＡが配置されてい
る。
体記憶装置の回路図である。本実施の形態の半導体記憶
装置は、アドレス信号線領域ＲＡを挟んで、一方の側に
ローデコーダ領域ＲＤが配置され、他方の側に第２のワ
ード線ドライバ領域ＷＤ２が配置され、また、ロ−デコ
ーダ領域ＲＤの右側（アドレス信号線領域ＲＡとは反対
側）に第１のワード線ドライバ領域ＷＤ１が配置されて
いる。また、アドレス信号線領域ＲＡを挟んで、一方の
側に第１の電源デコーダＳＤ１と、他方の側に第２の電
源デコーダＳＤ２が配置されている。そして、第１のワ
ード線ドライバ領域ＷＤ１の右側（ローデコーダ領域Ｒ
Ｄとは反対側）にメモリセルアレイＣＡが配置されてい
る。
【００７９】図１３には、４本のワード線ＷＬ０〜ＷＬ
３と、４つのワード線ドライバと、１つのローデコーダ
と、４つの電源デコーダが示されている。各ワード線ド
ライバ領域に２つずつのワード線ドライバが配置され、
各電源デコーダ領域に２つずつの電源デコーダが配置さ
れている。
３と、４つのワード線ドライバと、１つのローデコーダ
と、４つの電源デコーダが示されている。各ワード線ド
ライバ領域に２つずつのワード線ドライバが配置され、
各電源デコーダ領域に２つずつの電源デコーダが配置さ
れている。
【００８０】アドレス信号線は、アドレス信号線領域Ｒ
Ａに配置され、ローデコーダ領域ＲＤと第２のワード線
ドライバ領域の間、および、第１の電源デコーダ領域Ｓ
Ｄ１と第２の電源デコーダ領域ＳＤ２の間に、紙面の縦
方向に敷設されている。
Ａに配置され、ローデコーダ領域ＲＤと第２のワード線
ドライバ領域の間、および、第１の電源デコーダ領域Ｓ
Ｄ１と第２の電源デコーダ領域ＳＤ２の間に、紙面の縦
方向に敷設されている。
【００８１】各ローデコーダは、１つのＰＭＯＳトラン
ジスタと２つのＮＭＯＳトランジスタから構成される変
形型のＮＡＮＤ回路である。各ＮＡＮＤ回路の入力端子
には、アドレス信号線からプリチャージ信号とデコード
されたローアドレス信号が供給される。各ローデコーダ
に接続されるアドレス信号線の組み合わせはそれぞれ異
なり、入力されるローアドレスによって、一意のローデ
コーダが選択されるようになっている。
ジスタと２つのＮＭＯＳトランジスタから構成される変
形型のＮＡＮＤ回路である。各ＮＡＮＤ回路の入力端子
には、アドレス信号線からプリチャージ信号とデコード
されたローアドレス信号が供給される。各ローデコーダ
に接続されるアドレス信号線の組み合わせはそれぞれ異
なり、入力されるローアドレスによって、一意のローデ
コーダが選択されるようになっている。
【００８２】また、各ワード線ドライバは、２つのＮＭ
ＯＳトランジスタと１つのＰＭＯＳトランジスタから構
成される変形のＮＡＮＤ回路である。この構成は、第３
の実施の形態におけるワード線ドライバと同様である。
ＯＳトランジスタと１つのＰＭＯＳトランジスタから構
成される変形のＮＡＮＤ回路である。この構成は、第３
の実施の形態におけるワード線ドライバと同様である。
【００８３】各電源デコーダは、１ビットのローアドレ
ス信号とプリチャージ信号に基づいて、選択電源線ＳＶ
を活性化する回路である。本実施の形態における電源デ
コーダは、それぞれ入力信号が異なり、入力されるロー
アドレスの状態によって、４つの電源デコーダのうち、
いずれかの出力（選択電源線ＳＶ）が活性化される。
ス信号とプリチャージ信号に基づいて、選択電源線ＳＶ
を活性化する回路である。本実施の形態における電源デ
コーダは、それぞれ入力信号が異なり、入力されるロー
アドレスの状態によって、４つの電源デコーダのうち、
いずれかの出力（選択電源線ＳＶ）が活性化される。
【００８４】電源デコーダの出力信号線である選択電源
線ＳＶは、ワード線ドライバのＰＭＯＳトランジスタの
ソース端子に接続される。ローデコーダを共有するワー
ド線ドライバには、それぞれ異なる選択電源線ＳＶが接
続される。また、インバータを介した選択電源線ＳＶ
は、ワード線ドライバのＮＭＯＳトランジスタのゲート
端子に接続される。最終的にローデコーダの出力とデコ
ードされた選択電源線の組み合わせによって、１つのワ
ード線ドライバが選択される。
線ＳＶは、ワード線ドライバのＰＭＯＳトランジスタの
ソース端子に接続される。ローデコーダを共有するワー
ド線ドライバには、それぞれ異なる選択電源線ＳＶが接
続される。また、インバータを介した選択電源線ＳＶ
は、ワード線ドライバのＮＭＯＳトランジスタのゲート
端子に接続される。最終的にローデコーダの出力とデコ
ードされた選択電源線の組み合わせによって、１つのワ
ード線ドライバが選択される。
【００８５】また、図示されていないが、各メモリセル
は、例えば、１つのＭＯＳトランジスタと１つのキャパ
シタで構成されるＤＲＡＭのメモリセルである。各メモ
リセルのＭＯＳトランジスタのゲート端子は、ワード線
ＷＬに接続され、ワード線ドライバの出力信号が供給さ
れる。
は、例えば、１つのＭＯＳトランジスタと１つのキャパ
シタで構成されるＤＲＡＭのメモリセルである。各メモ
リセルのＭＯＳトランジスタのゲート端子は、ワード線
ＷＬに接続され、ワード線ドライバの出力信号が供給さ
れる。
【００８６】図１３では、第１の電源デコーダ領域ＳＤ
１に配置された電源デコーダの出力信号線（選択電源線
ＳＶ）は、第１のワード線ドライバ領域ＷＤ１に配置さ
れたワード線ドライバのＰＭＯＳトランジスタのソース
端子に接続されている。また、第２の電源デコーダ領域
ＳＤ２に配置された電源デコーダの出力信号線（選択電
源線ＳＶ）は、第２のワード線ドライバ領域ＷＤ２に配
置されたワード線ドライバのＰＭＯＳトランジスタのソ
ース端子に接続されている。
１に配置された電源デコーダの出力信号線（選択電源線
ＳＶ）は、第１のワード線ドライバ領域ＷＤ１に配置さ
れたワード線ドライバのＰＭＯＳトランジスタのソース
端子に接続されている。また、第２の電源デコーダ領域
ＳＤ２に配置された電源デコーダの出力信号線（選択電
源線ＳＶ）は、第２のワード線ドライバ領域ＷＤ２に配
置されたワード線ドライバのＰＭＯＳトランジスタのソ
ース端子に接続されている。
【００８７】また、ワード線ＷＬ０，ＷＬ１には、第１
のワード線ドライバ領域ＷＤ１に配置されたワード線ド
ライバの出力信号線が接続され、ワード線ＷＬ２，ＷＬ
３には、第２のワード線ドライバ領域ＷＤ２に配置され
たワード線ドライバの出力信号線が接続されている。す
なわち、第２のワード線ドライバ領域ＷＤ２におけるワ
ード線ドライバの出力信号線は、アドレス信号線領域Ｒ
Ａを跨いでメモリセルアレイＣＡのメモリセルのゲート
配線（ワード線ＷＬ）と電気的に接続されている。
のワード線ドライバ領域ＷＤ１に配置されたワード線ド
ライバの出力信号線が接続され、ワード線ＷＬ２，ＷＬ
３には、第２のワード線ドライバ領域ＷＤ２に配置され
たワード線ドライバの出力信号線が接続されている。す
なわち、第２のワード線ドライバ領域ＷＤ２におけるワ
ード線ドライバの出力信号線は、アドレス信号線領域Ｒ
Ａを跨いでメモリセルアレイＣＡのメモリセルのゲート
配線（ワード線ＷＬ）と電気的に接続されている。
【００８８】そして、第２のワード線ドライバ領域ＷＤ
２におけるワード線ドライバの出力信号線は、上記第１
乃至第４の実施の形態と同様に、第３の金属配線層Ｍ３
を介して、メモリセルのゲート配線であるワード線ＷＬ
と電気的に接続される。
２におけるワード線ドライバの出力信号線は、上記第１
乃至第４の実施の形態と同様に、第３の金属配線層Ｍ３
を介して、メモリセルのゲート配線であるワード線ＷＬ
と電気的に接続される。
【００８９】このように、ワード線ドライバをデコード
された選択電源線ＳＶにより制御する場合でも、電源デ
コーダ領域を、アドレス信号線領域ＲＡを挟んで分割・
配置することにより、ワード線ドライバをメモリセルア
レイの片側に配置することが可能になる。また、共通の
ローデコーダの出力が供給される電源デコーダそれぞれ
に異なるアドレス信号線を接続することにより、ローデ
コーダ数を減らすことができる。よって、ローデコーダ
領域を縮小することができるので、ローデコーダをアド
レス信号線領域ＲＡの片側にのみ配置することができ
る。
された選択電源線ＳＶにより制御する場合でも、電源デ
コーダ領域を、アドレス信号線領域ＲＡを挟んで分割・
配置することにより、ワード線ドライバをメモリセルア
レイの片側に配置することが可能になる。また、共通の
ローデコーダの出力が供給される電源デコーダそれぞれ
に異なるアドレス信号線を接続することにより、ローデ
コーダ数を減らすことができる。よって、ローデコーダ
領域を縮小することができるので、ローデコーダをアド
レス信号線領域ＲＡの片側にのみ配置することができ
る。
【００９０】したがって、アドレス信号線領域ＲＡを挟
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。
【００９１】尚、本実施の形態において、ローデコーダ
領域ＲＤに配置されるローデコーダの出力信号線も、ア
ドレス信号線領域ＲＡを跨いで、第２のワード線ドライ
バ領域ＷＤ２に配置されたワード線ドライバに接続され
ている。このローデコーダの出力信号線は、ワード線ド
ライバを構成する素子のゲート配線に、第１の金属配線
層Ｍ１を介して電気的に接続されてもよいし、第３の金
属配線層Ｍ３を介して電気的に接続されてもよい。また
は、第３の金属配線層Ｍ３よりも上層の金属配線層を介
して電気的に接続されてもよい。 （第６の実施の形態）第６の実施の形態における半導体
記憶装置は、第５の実施の形態に加え、さらに第２のワ
ード線ドライバ領域ＷＤ２の片側にもメモリセルアレイ
を配置するものである。
領域ＲＤに配置されるローデコーダの出力信号線も、ア
ドレス信号線領域ＲＡを跨いで、第２のワード線ドライ
バ領域ＷＤ２に配置されたワード線ドライバに接続され
ている。このローデコーダの出力信号線は、ワード線ド
ライバを構成する素子のゲート配線に、第１の金属配線
層Ｍ１を介して電気的に接続されてもよいし、第３の金
属配線層Ｍ３を介して電気的に接続されてもよい。また
は、第３の金属配線層Ｍ３よりも上層の金属配線層を介
して電気的に接続されてもよい。 （第６の実施の形態）第６の実施の形態における半導体
記憶装置は、第５の実施の形態に加え、さらに第２のワ
ード線ドライバ領域ＷＤ２の片側にもメモリセルアレイ
を配置するものである。
【００９２】図１４は、第６の実施の形態における半導
体記憶装置の回路図である。本実施の形態の半導体記憶
装置は、アドレス信号線領域ＲＡの一方の側にローデコ
ーダ領域ＲＤが配置され、アドレス信号線領域ＲＡとロ
ーデコーダ領域ＲＤを挟んで、第１または第２のワード
線ドライバ領域ＷＤ１，ＷＤ２が配置されている。ま
た、アドレス信号線領域ＲＡを挟んで、第１または第２
の電源デコーダ領域ＳＤ１，ＳＤ２が配置されている。
そして、第１のワード線ドライバ領域ＷＤ１の片側に第
１のメモリセルアレイＣＡ１が、第２のワード線ドライ
バ領域ＷＤ２の片側に第２のメモリセルアレイＣＡ２が
配置されている。
体記憶装置の回路図である。本実施の形態の半導体記憶
装置は、アドレス信号線領域ＲＡの一方の側にローデコ
ーダ領域ＲＤが配置され、アドレス信号線領域ＲＡとロ
ーデコーダ領域ＲＤを挟んで、第１または第２のワード
線ドライバ領域ＷＤ１，ＷＤ２が配置されている。ま
た、アドレス信号線領域ＲＡを挟んで、第１または第２
の電源デコーダ領域ＳＤ１，ＳＤ２が配置されている。
そして、第１のワード線ドライバ領域ＷＤ１の片側に第
１のメモリセルアレイＣＡ１が、第２のワード線ドライ
バ領域ＷＤ２の片側に第２のメモリセルアレイＣＡ２が
配置されている。
【００９３】図１４には、８本のワード線ＷＬ１０〜Ｗ
Ｌ１３，ＷＬ２０〜ＷＬ２３と、４つのワード線ドライ
バと、１つのローデコーダと、４つの電源デコーダが示
されている。各ワード線ドライバ領域に２つずつのワー
ド線ドライバが配置され、各電源デコーダ領域に２つず
つの電源デコーダが配置され、各メモリセルアレイに４
本ずつのワード線ＷＬが配線されている。
Ｌ１３，ＷＬ２０〜ＷＬ２３と、４つのワード線ドライ
バと、１つのローデコーダと、４つの電源デコーダが示
されている。各ワード線ドライバ領域に２つずつのワー
ド線ドライバが配置され、各電源デコーダ領域に２つず
つの電源デコーダが配置され、各メモリセルアレイに４
本ずつのワード線ＷＬが配線されている。
【００９４】尚、それぞれの領域に配置される回路構成
は、第５の実施の形態と同様であるので、説明を省略す
る。
は、第５の実施の形態と同様であるので、説明を省略す
る。
【００９５】図１４において、第１のメモリセルアレイ
ＣＡ１に配線されたワード線ＷＬ１０，ＷＬ１１と第２
のメモリセルアレイＣＡ２に配線されたワード線ＷＬ２
０，ＷＬ２１には、第１のワード線ドライバ領域ＷＤ１
に配置されたワード線ドライバの出力信号線が接続され
ている。そして、第１のメモリセルアレイＣＡ１に配線
されたワード線ＷＬ１２，ＷＬ１３と第２のメモリセル
アレイＣＡ２に配線されたワード線ＷＬ２２，ＷＬ２３
には、第２のワード線ドライバ領域ＷＤ２に配置された
ワード線ドライバの出力信号線が接続されている。
ＣＡ１に配線されたワード線ＷＬ１０，ＷＬ１１と第２
のメモリセルアレイＣＡ２に配線されたワード線ＷＬ２
０，ＷＬ２１には、第１のワード線ドライバ領域ＷＤ１
に配置されたワード線ドライバの出力信号線が接続され
ている。そして、第１のメモリセルアレイＣＡ１に配線
されたワード線ＷＬ１２，ＷＬ１３と第２のメモリセル
アレイＣＡ２に配線されたワード線ＷＬ２２，ＷＬ２３
には、第２のワード線ドライバ領域ＷＤ２に配置された
ワード線ドライバの出力信号線が接続されている。
【００９６】すなわち、第１のワード線ドライバ領域Ｗ
Ｄ１におけるワード線ドライバの出力信号線は、第１の
メモリセルアレイＣＡ１におけるメモリセルのゲート配
線（ワード線ＷＬ１０，ＷＬ１１）と電気的に接続さ
れ、さらに、アドレス信号線領域ＲＡを跨いで第２のメ
モリセルアレイＣＡ２におけるメモリセルのゲート配線
（ワード線ＷＬ２０，ＷＬ２１）と電気的に接続されて
いる。また、第２のワード線ドライバ領域ＷＤ２におけ
るワード線ドライバの出力信号線は、第２のメモリセル
アレイＣＡ２におけるメモリセルのゲート配線（ワード
線ＷＬ２２，ＷＬ２３）と電気的に接続され、さらに、
アドレス信号線領域ＲＡを跨いで第１のメモリセルアレ
イＣＡ１におけるメモリセルのゲート配線（ワード線Ｗ
Ｌ１２，ＷＬ１３）と電気的に接続されている。
Ｄ１におけるワード線ドライバの出力信号線は、第１の
メモリセルアレイＣＡ１におけるメモリセルのゲート配
線（ワード線ＷＬ１０，ＷＬ１１）と電気的に接続さ
れ、さらに、アドレス信号線領域ＲＡを跨いで第２のメ
モリセルアレイＣＡ２におけるメモリセルのゲート配線
（ワード線ＷＬ２０，ＷＬ２１）と電気的に接続されて
いる。また、第２のワード線ドライバ領域ＷＤ２におけ
るワード線ドライバの出力信号線は、第２のメモリセル
アレイＣＡ２におけるメモリセルのゲート配線（ワード
線ＷＬ２２，ＷＬ２３）と電気的に接続され、さらに、
アドレス信号線領域ＲＡを跨いで第１のメモリセルアレ
イＣＡ１におけるメモリセルのゲート配線（ワード線Ｗ
Ｌ１２，ＷＬ１３）と電気的に接続されている。
【００９７】そして、上記第２および第４の実施の形態
と同様に、第１および第２のワード線ドライバ領域ＷＤ
１，ＷＤ２におけるワード線ドライバの出力信号線は、
第３の金属配線層Ｍ３を介して、第１または第２のメモ
リセルアレイＣＡ１，ＣＡ２に配線されたワード線ＷＬ
と電気的に接続される。
と同様に、第１および第２のワード線ドライバ領域ＷＤ
１，ＷＤ２におけるワード線ドライバの出力信号線は、
第３の金属配線層Ｍ３を介して、第１または第２のメモ
リセルアレイＣＡ１，ＣＡ２に配線されたワード線ＷＬ
と電気的に接続される。
【００９８】このように、アドレス信号線領域ＲＡを挟
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。
んで、ワード線ドライバを２つの領域ＷＤ１，ＷＤ２に
分割・配置することにより、最小線幅および間隔で各素
子を配置することができ、実装面積を縮小することがで
きる。また、ワード線ドライバをメモリセルアレイの片
側に配置するので、ワード線間のカップリング容量の影
響による非選択ワード線の電位の浮きを小さく抑えるこ
とができ、データの保持特性を維持できる。また、メモ
リセルアレイの両側にワード線ドライバを配置する場合
に比べ、ワード線ドライバに対応するローデコーダへの
アドレス信号線等の配線の引き回しが必要なくなるの
で、配線長による負荷が削減でき、動作における消費電
力が削減できる。また、配線長による動作タイミングの
マージを考慮する必要がないので、動作の高速化が図れ
る。
【００９９】また、第２のワード線ドライバ領域ＷＤ２
の片側にもメモリセルアレイを配置することにより、第
５の実施の形態に比べ、２倍の容量のメモリマクロを構
成することができる。
の片側にもメモリセルアレイを配置することにより、第
５の実施の形態に比べ、２倍の容量のメモリマクロを構
成することができる。
【０１００】尚、第１乃至第６の実施の形態における図
面には図示されていないが、メモリマクロとして安定に
動作するために、電位を増幅するセンスアンプ、データ
の入出力制御を司るデータ入出力バッファや制御回路、
内部電源を発生する電源回路等が存在する。
面には図示されていないが、メモリマクロとして安定に
動作するために、電位を増幅するセンスアンプ、データ
の入出力制御を司るデータ入出力バッファや制御回路、
内部電源を発生する電源回路等が存在する。
【０１０１】ところで、ISSCC99において、図２１に示
すような半導体記憶装置が報告されている。図２１の半
導体記憶装置は、メモリセルアレイとワード線ドライバ
からなるモジュールを２つ用意し、これらモジュール
を、アドレス信号線を挟んで背合わせに配置したもので
ある。対して、第６の実施の形態における半導体記憶装
置は、１つのワード線ドライバを２つのメモリセルアレ
イで共有し、ワード線ドライバの出力信号線はアドレス
信号領域を跨いで配線されている。第６の実施の形態で
は、より多くの配線層数を要求するものの、メモリセル
に接続される素子数を大幅に削減することができ、実装
面積を縮小することができる。図２１と第６の実施の形
態における半導体記憶装置の構成・効果は、異なるもの
である。
すような半導体記憶装置が報告されている。図２１の半
導体記憶装置は、メモリセルアレイとワード線ドライバ
からなるモジュールを２つ用意し、これらモジュール
を、アドレス信号線を挟んで背合わせに配置したもので
ある。対して、第６の実施の形態における半導体記憶装
置は、１つのワード線ドライバを２つのメモリセルアレ
イで共有し、ワード線ドライバの出力信号線はアドレス
信号領域を跨いで配線されている。第６の実施の形態で
は、より多くの配線層数を要求するものの、メモリセル
に接続される素子数を大幅に削減することができ、実装
面積を縮小することができる。図２１と第６の実施の形
態における半導体記憶装置の構成・効果は、異なるもの
である。
【０１０２】尚、本発明における半導体記憶装置は、特
に多層配線が可能なメモリ混載ロジックＬＳＩに適して
いる。メモリ混載ロジックＬＳＩは、例えば、１６個の
１ＭｂｉｔのＤＲＡＭメモリセルアレイを実装し、全体
として１６ＭｂｉｔのＤＲＡＭマクロとして動作するメ
モリマクロと、ロジック部とからなる。メモリ混載ロジ
ックＬＳＩのロジック部は、素子の使用効率を高めるた
めに配線層の多層化が進んでいる。例えば、金属配線層
の３層目まではほぼ同様な膜厚で形成され、さらに上層
の金属配線層は電源配線として使用することを考慮して
下層の膜厚よりも厚く形成されている。
に多層配線が可能なメモリ混載ロジックＬＳＩに適して
いる。メモリ混載ロジックＬＳＩは、例えば、１６個の
１ＭｂｉｔのＤＲＡＭメモリセルアレイを実装し、全体
として１６ＭｂｉｔのＤＲＡＭマクロとして動作するメ
モリマクロと、ロジック部とからなる。メモリ混載ロジ
ックＬＳＩのロジック部は、素子の使用効率を高めるた
めに配線層の多層化が進んでいる。例えば、金属配線層
の３層目まではほぼ同様な膜厚で形成され、さらに上層
の金属配線層は電源配線として使用することを考慮して
下層の膜厚よりも厚く形成されている。
【０１０３】したがって、第１乃至第６の実施の形態に
おける半導体記憶装置は、アドレス信号線領域ＲＡを挟
んで片側にワード線ドライバを分割・配置しても、第３
の金属配線層Ｍ３を介して、メモリセルのゲート配線層
と電気的に接続できる。
おける半導体記憶装置は、アドレス信号線領域ＲＡを挟
んで片側にワード線ドライバを分割・配置しても、第３
の金属配線層Ｍ３を介して、メモリセルのゲート配線層
と電気的に接続できる。
【０１０４】このように、メモリ部を構成することによ
り、ＬＳＩ全体の実装面積を縮小することができる。ま
た、メモリセルアレイの両側にワード線ドライバを配置
する場合に比べ、ワード線ドライバに対応するローデコ
ーダへのアドレス信号線等の配線の引き回しが必要なく
なるので、配線長による負荷が削減でき、メモリ混載ロ
ジックＬＳＩの動作における消費電力が削減できる。ま
た、配線長による動作タイミングのマージを考慮する必
要がないので、メモリ混載ロジックＬＳＩの動作全体の
高速化が図れる。
り、ＬＳＩ全体の実装面積を縮小することができる。ま
た、メモリセルアレイの両側にワード線ドライバを配置
する場合に比べ、ワード線ドライバに対応するローデコ
ーダへのアドレス信号線等の配線の引き回しが必要なく
なるので、配線長による負荷が削減でき、メモリ混載ロ
ジックＬＳＩの動作における消費電力が削減できる。ま
た、配線長による動作タイミングのマージを考慮する必
要がないので、メモリ混載ロジックＬＳＩの動作全体の
高速化が図れる。
【０１０５】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【０１０６】
【発明の効果】本発明によれば、アドレス信号線領域を
挟んで、ワード線ドライバを２つの領域に分割・配置す
ることにより、最小線幅および間隔で各素子を配置する
ことができ、実装面積を縮小することができる。また、
ワード線ドライバをメモリセルアレイの片側に配置する
ので、ワード線間のカップリング容量の影響による非選
択ワード線の電位の浮きを小さく抑えることができ、デ
ータの保持特性を維持できる。
挟んで、ワード線ドライバを２つの領域に分割・配置す
ることにより、最小線幅および間隔で各素子を配置する
ことができ、実装面積を縮小することができる。また、
ワード線ドライバをメモリセルアレイの片側に配置する
ので、ワード線間のカップリング容量の影響による非選
択ワード線の電位の浮きを小さく抑えることができ、デ
ータの保持特性を維持できる。
【０１０７】また、メモリセルアレイの両側にワード線
ドライバを配置する場合に比べ、ワード線ドライバに対
応するローデコーダへのアドレス信号線等の配線の引き
回しが必要なくなるので、配線長による負荷が削減で
き、動作における消費電力が削減できる。また、配線長
による動作タイミングのマージを考慮する必要がないの
で、動作の高速化が図れる。
ドライバを配置する場合に比べ、ワード線ドライバに対
応するローデコーダへのアドレス信号線等の配線の引き
回しが必要なくなるので、配線長による負荷が削減で
き、動作における消費電力が削減できる。また、配線長
による動作タイミングのマージを考慮する必要がないの
で、動作の高速化が図れる。
【０１０８】また、第２のワード線ドライバ領域の片側
にもメモリセルアレイを配置することにより、２倍の容
量のメモリマクロを構成することができる。
にもメモリセルアレイを配置することにより、２倍の容
量のメモリマクロを構成することができる。
【図１】第１の実施の形態における半導体記憶装置の回
路図。
路図。
【図２】第１の実施の形態における半導体記憶装置のワ
ード線ドライバ領域の詳細なレイアウト図。
ード線ドライバ領域の詳細なレイアウト図。
【図３】第１の実施の形態における半導体記憶装置のワ
ード線ドライバ領域の詳細なレイアウト図。
ード線ドライバ領域の詳細なレイアウト図。
【図４】第１の実施の形態における半導体記憶装置のワ
ード線ドライバ領域の詳細なレイアウト図。
ード線ドライバ領域の詳細なレイアウト図。
【図５】第１の実施の形態における半導体記憶装置のワ
ード線ドライバ領域の詳細なレイアウト図。
ード線ドライバ領域の詳細なレイアウト図。
【図６】第１の実施の形態における半導体記憶装置の断
面図。
面図。
【図７】第１の実施の形態における半導体記憶装置の断
面図。
面図。
【図８】第２の実施の形態における半導体記憶装置の回
路図。
路図。
【図９】第２の実施の形態における半導体記憶装置のワ
ード線ドライバ領域の詳細なレイアウト図。
ード線ドライバ領域の詳細なレイアウト図。
【図１０】第３の実施の形態における半導体記憶装置の
回路図。
回路図。
【図１１】第３の実施の形態における半導体記憶装置の
ワード線ドライバ領域の詳細なレイアウト図。
ワード線ドライバ領域の詳細なレイアウト図。
【図１２】第４の実施の形態における半導体記憶装置の
回路図。
回路図。
【図１３】第５の実施の形態における半導体記憶装置の
回路図。
回路図。
【図１４】第６の実施の形態における半導体記憶装置の
回路図。
回路図。
【図１５】従来における半導体記憶装置のワード線ドラ
イバの詳細なレイアウト図。
イバの詳細なレイアウト図。
【図１６】第１の従来技術における半導体記憶装置のワ
ード線ドライバの詳細なレイアウト図。
ード線ドライバの詳細なレイアウト図。
【図１７】第２の従来技術における半導体記憶装置の回
路図。
路図。
【図１８】第２の従来技術における半導体記憶装置のワ
ード線ドライバの詳細なレイアウト図。
ード線ドライバの詳細なレイアウト図。
【図１９】（ａ）ワード線ドライバをメモリセルアレイ
の両側に配置した場合の回路モデル。 （ｂ）両側配置の回路モデルにおける回路解析シミュレ
ータによる解析結果。
の両側に配置した場合の回路モデル。 （ｂ）両側配置の回路モデルにおける回路解析シミュレ
ータによる解析結果。
【図２０】（ａ）ワード線ドライバをメモリセルアレイ
の片側に配置した場合の回路モデル。 （ｂ）片側配置の回路モデルにおける回路解析シミュレ
ータによる解析結果。
の片側に配置した場合の回路モデル。 （ｂ）片側配置の回路モデルにおける回路解析シミュレ
ータによる解析結果。
【図２１】ISSCC99における半導体記憶装置の回路図。
ＲＡ…アドレス信号線領域
ＷＤ，ＷＤ１，ＷＤ２…ワード線ドライバ領域
ＲＤ，ＲＤ１，ＲＤ２…ローデコーダ領域
ＣＡ，ＣＡ１，ＣＡ２…メモリセルアレイ
ＳＤ，ＳＤ１，ＳＤ２…電源デコーダ領域
ＷＬ０〜ＷＬ３，ＷＬ１０〜ＷＬ１３，ＷＬ２０〜ＷＬ
２３…ワード線 ＳＶ…選択電源線 Ｍ１…第１の金属配線層 Ｍ２…第２の金属配線層 Ｍ３…第３の金属配線層 Ｖ１…第１のビア Ｖ２ａ，Ｖ２ｂ，Ｖ２１ａ，Ｖ２１ｂ，Ｖ２２ａ，Ｖ２
２ｂ…第２のビア
２３…ワード線 ＳＶ…選択電源線 Ｍ１…第１の金属配線層 Ｍ２…第２の金属配線層 Ｍ３…第３の金属配線層 Ｖ１…第１のビア Ｖ２ａ，Ｖ２ｂ，Ｖ２１ａ，Ｖ２１ｂ，Ｖ２２ａ，Ｖ２
２ｂ…第２のビア
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F083 AD00 GA02 GA03 GA09 KA01
LA05 LA11 LA16 LA21 MA06
MA16
5M024 AA50 AA62 BB07 BB08 BB30
BB40 CC22 CC50 DD33 LL02
LL11
Claims (17)
- 【請求項１】アドレス信号線が配線されたアドレス信号
線領域と、 前記アドレス信号線領域の一方の側に、少なくとも１つ
のローデコーダが配置された第１のローデコーダ領域
と、 前記アドレス信号線領域の他方の側に、少なくとも１つ
のローデコーダが配置された第２のローデコーダ領域
と、 前記第１のロ−デコーダ領域を挟んだ前記アドレス信号
線領域の一方の側に、少なくとも１つのワード線ドライ
バが配置された第１のワード線ドライバ領域と、 前記第２のローデコーダ領域を挟んだ前記アドレス信号
線領域の他方の側に、少なくとも１つのワード線ドライ
バが配置された第２のワード線ドライバ領域と、 前記第１のロ−デコーダ領域および前記第１のワード線
ドライバ領域を挟んだ前記アドレス信号線領域の一方の
側に、少なくとも２本のワード線が配線された第１のメ
モリセルアレイとを具備し、 前記第２のワード線ドライバ領域に配置されたワード線
ドライバの出力信号線は、前記アドレス信号線領域を跨
いで前記第１のメモリセルアレイ上に配線されているこ
とを特徴とする半導体記憶装置。 - 【請求項２】さらに、 前記第２のローデコーダ領域および前記第２のワード線
ドライバ領域を挟んだ前記アドレス信号線領域の他方の
側に、少なくとも２本のワード線が配線された第２のメ
モリセルアレイを具備し、 前記第１のワード線ドライバ領域に配置されたワード線
ドライバの出力信号線は、前記アドレス信号線領域を跨
いで前記第２のメモリセルアレイ上に配線されているこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】アドレス信号線が配線されたアドレス信号
線領域と、 前記アドレス信号線領域の一方の側に、少なくとも１つ
のローデコーダが配置された第１のローデコーダ領域
と、 前記アドレス信号線領域の他方の側に、少なくとも１つ
のローデコーダが配置された第２のローデコーダ領域
と、 前記第１のロ−デコーダ領域を挟んだ前記アドレス信号
線領域の一方の側に、少なくとも１つのワード線ドライ
バが配置された第１のワード線ドライバ領域と、 前記第２のローデコーダ領域を挟んだ前記アドレス信号
線領域の他方の側に、少なくとも１つのワード線ドライ
バが配置された第２のワード線ドライバ領域と、 前記第１のロ−デコーダ領域および前記第１のワード線
ドライバ領域を挟んだ前記アドレス信号線領域の一方の
側に、少なくとも２本のワード線が配線された第１のメ
モリセルアレイとを具備し、 前記第２のワード線ドライバ領域に配置されたワード線
ドライバを構成する各ＭＯＳトランジスタのドレイン領
域と電気的に接続された第１の金属配線層は、 前記第２のワード線ドライバ領域上で、前記第１の金属
配線層上に形成される層間絶縁膜内に形成された第１の
接続孔を介して、前記アドレス信号線領域を跨いで前記
第１のメモリセルアレイ上に延在された第２の金属配線
層と電気的に接続され、 前記第１のメモリセルアレイ上で、前記第２の金属配線
層と電気的に接続されている前記層間絶縁膜内に形成さ
れた第２の接続孔を介して、前記第１のメモリセルアレ
イに配線されたワード線と電気的に接続されていること
を特徴とする半導体記憶装置。 - 【請求項４】さらに、 前記第２のローデコーダ領域および前記第２のワード線
ドライバ領域を挟んだ前記アドレス信号線領域の他方の
側に、少なくとも２本のワード線が配線された第２のメ
モリセルアレイを具備し、 前記第１のワード線ドライバ領域に配置されたワード線
ドライバを構成する各ＭＯＳトランジスタのドレイン領
域と電気的に接続された前記第１の金属配線層は、 前記第１のワード線ドライバ領域上で、前記第１の金属
配線層上に形成される層間絶縁膜内に形成された第３の
接続孔を介して、前記アドレス信号線領域を跨いで前記
第２のメモリセルアレイ上に延在された前記第２の金属
配線層と電気的に接続され、 前記第２のメモリセルアレイ上で、前記第２の金属配線
層と電気的に接続されている前記層間絶縁膜内に形成さ
れた第４の接続孔を介して、前記第２のメモリセルアレ
イに配線されたワード線と電気的に接続されていること
を特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】前記第１および第２のローデコーダ領域に
配置されるローデコーダは、 プリチャージ信号とアドレス信号を入力とするＮＡＮＤ
回路であることを特徴とする請求項１乃至４のいずれか
に記載の半導体記憶装置。 - 【請求項６】前記第１および第２のワード線ドライバ領
域に配置されるワード線ドライバは、 前記第１または第２のローデコーダ領域に配置されたロ
ーデコーダの出力を入力とするインバータ回路であるこ
とを特徴とする請求項５記載の半導体記憶装置。 - 【請求項７】さらに、 前記アドレス信号線領域の一方の側に、前記第１のワー
ド線ドライバ領域に配置されたワード線ドライバを制御
する少なくとも２つの電源デコーダが配置された第１の
電源デコーダ領域と、 前記アドレス信号線領域の他方の側に、前記第２のワー
ド線ドライバ領域に配置されたワード線ドライバを制御
する少なくとも２つの電源デコーダが配置された第２の
電源デコーダ領域とを具備することを特徴とする請求項
１乃至４記載のいずれかに半導体記憶装置。 - 【請求項８】前記第１のローデコーダ領域に配置される
ローデコーダの出力は、 前記第１のワード線ドライバ領域に配置される少なくと
も２つのワード線ドライバに供給され、 前記第２のローデコーダ領域に配置されるロ−デコーダ
の出力は、 前記第２のワード線ドライバ領域に配置される少なくと
も２つのワード線ドライバに供給されることを特徴とす
る請求項７記載の半導体記憶装置。 - 【請求項９】前記第２のワード線ドライバ領域に配置さ
れるワード線ドライバは、 ソース端子に前記第２の電源デコーダ領域に配置される
電源デコーダの出力が供給され、ゲート端子に前記第２
のローデコーダ領域に配置されるローデコーダの出力が
供給されるＰＭＯＳトランジスタと、 ソース端子に接地電位が供給され、ゲート端子に前記ロ
ーデコーダの出力が供給される第１のＮＭＯＳトランジ
スタと、 ソース端子に接地電位が供給され、ゲート端子に前記電
源デコーダの出力の反転信号が供給される第２のＮＭＯ
Ｓトランジスタと、 から構成され、 前記ＰＭＯＳトランジスタ並びに前記第１および第２の
ＮＭＯＳトランジスタのドレイン端子は、前記第１のメ
モリセルアレイのワード線に接続されていることを特徴
とする請求項８記載の半導体記憶装置。 - 【請求項１０】前記ＰＭＯＳトランジスタおよび前記第
１および第２のＮＭＯＳトランジスタのドレイン端子
は、前記第２のメモリセルアレイのワード線に接続され
ていることを特徴とする請求項９記載の半導体記憶装
置。 - 【請求項１１】アドレス信号線が配線されたアドレス信
号線領域と、 前記アドレス信号線領域の一方の側に、少なくとも１つ
のローデコーダが配置されたローデコーダ領域と、 前記ローデコーダ領域を挟んだ前記アドレス信号線領域
の一方の側に、少なくとも２つのワード線ドライバが配
置された第１のワード線ドライバ領域と、 前記アドレス信号線領域の他方の側に、少なくとも２つ
のワード線ドライバが配置された第２のワード線ドライ
バ領域と、 前記アドレス信号線領域の一方の側に、前記第１のワー
ド線ドライバ領域に配置されたワード線ドライバを制御
する電源デコーダが配置された第１の電源デコーダ領域
と、 前記アドレス信号線領域の他方の側に、前記第２のワー
ド線ドライバ領域に配置されたワード線ドライバを制御
する電源デコーダが配置された第２の電源デコーダ領域
と、 前記ローデコーダ領域および第１のワード線ドライバ領
域を挟んだ前記アドレス信号線領域の一方の側に、少な
くとも４本のワード線が配線された第１のメモリセルア
レイとを具備し、 前記第２のワード線ドライバ領域に配置されたワード線
ドライバの出力信号線は、前記アドレス信号線領域を跨
いで前記第１のメモリセルアレイに配線されていること
を特徴とする半導体記憶装置。 - 【請求項１２】さらに、 前記第２のワード線ドライバ領域を挟んだ前記アドレス
信号線領域の他方の側に、少なくとも４本のワード線が
配線された第２のメモリセルアレイとを具備し、 前記第１のワード線ドライバ領域に配置されたワード線
ドライバの出力信号線は、前記アドレス信号線領域を跨
いで前記第２のメモリセルアレイに配線されていること
を特徴とする請求項１１記載の半導体記憶装置。 - 【請求項１３】アドレス信号線が配線されたアドレス信
号線領域と、 前記アドレス信号線領域の一方の側に、少なくとも１つ
のローデコーダが配置されたローデコーダ領域と、 前記ローデコーダ領域を挟んだ前記アドレス信号線領域
の一方の側に、少なくとも２つのワード線ドライバが配
置された第１のワード線ドライバ領域と、 前記アドレス信号線領域の他方の側に、少なくとも２つ
のワード線ドライバが配置された第２のワード線ドライ
バ領域と、 前記アドレス信号線領域の一方の側に、前記第１のワー
ド線ドライバ領域に配置されたワード線ドライバを制御
する電源デコーダが配置された第１の電源デコーダ領域
と、 前記アドレス信号線領域の他方の側に、前記第２のワー
ド線ドライバ領域に配置されたワード線ドライバを制御
する電源デコーダが配置された第２の電源デコーダ領域
と、 前記ローデコーダ領域および第１のワード線ドライバ領
域を挟んだ前記アドレス信号線領域の一方の側に、少な
くとも４本のワード線が配線された第１のメモリセルア
レイとを具備し、 前記第２のワード線ドライバ領域に配置されたワード線
ドライバを構成する各ＭＯＳトランジスタのドレイン領
域と電気的に接続された第１の金属配線層は、 前記第２のワード線ドライバ領域上で、前記第１の金属
配線層上に形成される層間絶縁膜内に形成された第１の
接続孔を介して、前記アドレス信号線領域を跨いで前記
第１のメモリセルアレイ上に延在された第２の金属配線
層と電気的に接続され、 前記第１のメモリセルアレイ上で、前記第２の金属配線
層と電気的に接続されている前記層間絶縁膜内に形成さ
れた第２の接続孔を介して、前記第１のメモリセルアレ
イに配線されたワード線と電気的に接続されていること
を特徴とする半導体記憶装置。 - 【請求項１４】さらに、 前記第２のワード線ドライバ領域を挟んだ前記アドレス
信号線領域の他方の側に、少なくとも４本のワード線が
配線された第２のメモリセルアレイを具備し、 前記第１のワード線ドライバ領域に配置されたワード線
ドライバを構成する各ＭＯＳトランジスタのドレイン領
域と電気的に接続された前記第１の金属配線層は、 前記第１のワード線ドライバ領域上で、前記第１の金属
配線層上に形成される層間絶縁膜内に形成された第３の
接続孔を介して、前記アドレス信号線領域を跨いで前記
第２のメモリセルアレイ上に延在された前記第２の金属
配線層と電気的に接続され、 前記第２のメモリセルアレイ上で、前記第２の金属配線
層と電気的に接続されている前記層間絶縁膜内に形成さ
れた第４の接続孔を介して、前記第２のメモリセルアレ
イに配線されたワード線と電気的に接続されていること
を特徴とする請求項１３記載の半導体記憶装置。 - 【請求項１５】前記ローデコーダ領域に配置されるロー
デコーダの出力は、 前記第１および第２のワード線ドライバ領域にそれぞれ
配置された少なくとも２つずつのワード線ドライバに供
給されることを特徴とする請求項１１乃至１４のいずれ
かに記載の半導体記憶装置。 - 【請求項１６】前記第２のワード線ドライバ領域に配置
されるワード線ドライバは、 ソース端子に前記第２の電源デコーダ領域に配置される
電源デコーダの出力が供給され、ゲート端子に前記ロー
デコーダ領域に配置されるローデコーダの出力が供給さ
れるＰＭＯＳトランジスタと、 ソース端子に接地電位が供給され、ゲート端子に前記ロ
ーデコーダの出力が供給される第１のＮＭＯＳトランジ
スタと、 ソース端子に接地電位が供給され、ゲート端子に前記電
源デコーダの出力の反転信号が供給される第２のＮＭＯ
Ｓトランジスタと、 から構成され、 前記ＰＭＯＳトランジスタ並びに前記第１および第２の
ＮＭＯＳトランジスタのドレイン端子は、前記第１のメ
モリセルアレイのワード線に接続されていることを特徴
とする請求項１５記載の半導体記憶装置。 - 【請求項１７】前記ＰＭＯＳトランジスタおよび前記第
１および第２のＮＭＯＳトランジスタのドレイン端子
は、前記第２のメモリセルアレイのワード線に接続され
ていることを特徴とする請求項１６記載の半導体記憶装
置。
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-
2001
- 2001-06-21 JP JP2001187496A patent/JP2003007852A/ja active Pending
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