JPH0221148B2 - - Google Patents
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- JPH0221148B2 JPH0221148B2 JP56194974A JP19497481A JPH0221148B2 JP H0221148 B2 JPH0221148 B2 JP H0221148B2 JP 56194974 A JP56194974 A JP 56194974A JP 19497481 A JP19497481 A JP 19497481A JP H0221148 B2 JPH0221148 B2 JP H0221148B2
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- 238000000137 annealing Methods 0.000 claims description 20
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、CMOS半導体装置に関する。
従来のMOS半導体では、ソース・ドレインに
Asを用いたゲートチヤンネル長2μm以下の
NMOS型半導体装置は量産されているものの、
ソース・ドレインに11Bを用いたPchトランジス
タとソース・ドレインに31Pを用いたNchトラン
ジスタとを備えたCMOS型半導体装置において
は、ソース・ドレイン拡散深さ（以下xjと記す）
の浅い制御が困難なため、パンチスルーによるゲ
ートチヤンネル長限界が3μm程度であつた。しか
るにCMOS半導体装置はNMOS半導体装置に比
べ、小型化の点で劣るという欠点があつた。
Asを用いたゲートチヤンネル長2μm以下の
NMOS型半導体装置は量産されているものの、
ソース・ドレインに11Bを用いたPchトランジス
タとソース・ドレインに31Pを用いたNchトラン
ジスタとを備えたCMOS型半導体装置において
は、ソース・ドレイン拡散深さ（以下xjと記す）
の浅い制御が困難なため、パンチスルーによるゲ
ートチヤンネル長限界が3μm程度であつた。しか
るにCMOS半導体装置はNMOS半導体装置に比
べ、小型化の点で劣るという欠点があつた。
本発明は、かかる従来技術の欠点をなくするた
めに、xjの浅い制御を可能にし、ソース・ドレイ
ンに11Bを用いたPchトランジスタとソース・ド
レインに31Pを用いたNchトランジスタとを備え
たCMOS型半導体装置において、ゲートチヤン
ネル長が2μm以下のCMOS型半導体装置を提供す
る。
めに、xjの浅い制御を可能にし、ソース・ドレイ
ンに11Bを用いたPchトランジスタとソース・ド
レインに31Pを用いたNchトランジスタとを備え
たCMOS型半導体装置において、ゲートチヤン
ネル長が2μm以下のCMOS型半導体装置を提供す
る。
以下、実施例を用いて詳細に説明する。
第１図は、従来及び本発明の多結晶シリコンゲ
ートCMOS半導体装置の製作工程であり、Pchソ
ース・ドレイン形成11Bイオン注入とNchソー
ス・ドレイン形成31Pイオン注入後のアニールは
従来工程ではN2熱拡散アニールで行ない、一
方、本発明の実施例によれば、表面層を数秒間の
ランプ加熱によりアニールする。
ートCMOS半導体装置の製作工程であり、Pchソ
ース・ドレイン形成11Bイオン注入とNchソー
ス・ドレイン形成31Pイオン注入後のアニールは
従来工程ではN2熱拡散アニールで行ない、一
方、本発明の実施例によれば、表面層を数秒間の
ランプ加熱によりアニールする。
第２図は、多結晶シリコンゲートPchトランジ
スタの断面図であり、ソース・ドレインの拡散深
さをxj（Ｂ）で示す。ソース・ドレインはボロン
Ｂで形成されている。
スタの断面図であり、ソース・ドレインの拡散深
さをxj（Ｂ）で示す。ソース・ドレインはボロン
Ｂで形成されている。
第３図は、多結晶シリコンゲートNchトランジ
スタの断面図であり、ソース・ドレインの拡散深
さをxj（Ｐ）で示す。ソース・ドレインはリンＰ
で形成されている。
スタの断面図であり、ソース・ドレインの拡散深
さをxj（Ｐ）で示す。ソース・ドレインはリンＰ
で形成されている。
本発明のトランジスタの断面構造は、xj（Ｂ）
とxj（Ｐ）がともに各々従来のトランジスタのxj
（Ｂ）とxj（Ｐ）より0.5μm程度浅く、従つてPch，
Nch共にゲート長が1μm程度短かくなり、2μm弱
のゲート長を持つCMOS半導体装置が可能とな
る。
とxj（Ｐ）がともに各々従来のトランジスタのxj
（Ｂ）とxj（Ｐ）より0.5μm程度浅く、従つてPch，
Nch共にゲート長が1μm程度短かくなり、2μm弱
のゲート長を持つCMOS半導体装置が可能とな
る。
第４図〜第９図は、表面ウエハ温度1300℃でラ
ンプ加熱アニールを数秒間行なつた時のシート抵
抗及びxjを示し、N2熱拡散アニールを行なつた
時のシート抵抗及びxjと比較している。
ンプ加熱アニールを数秒間行なつた時のシート抵
抗及びxjを示し、N2熱拡散アニールを行なつた
時のシート抵抗及びxjと比較している。
第４図は、ボロン４×1015cm-2・40KeVを注入
した時のシート抵抗とランプ加熱時間との相関で
ある。７は、1000℃20分のN2熱拡散アニールを
行なつた時のシート抵抗で、約27Ω／□以下であ
る。ランプ加熱を６秒行なえば、熱アニールと同
程度になる。
した時のシート抵抗とランプ加熱時間との相関で
ある。７は、1000℃20分のN2熱拡散アニールを
行なつた時のシート抵抗で、約27Ω／□以下であ
る。ランプ加熱を６秒行なえば、熱アニールと同
程度になる。
第５図は、リン４×1015cm-2・40KeVを注入し
た時のシート抵抗とランプ加熱時間との相関であ
る。８は1000℃20分のN2熱拡散アニールを行な
つた時のシート抵抗で、約22Ω／□である。ラン
プ加熱を６秒行なえば、熱アニールと同程度にな
る。
た時のシート抵抗とランプ加熱時間との相関であ
る。８は1000℃20分のN2熱拡散アニールを行な
つた時のシート抵抗で、約22Ω／□である。ラン
プ加熱を６秒行なえば、熱アニールと同程度にな
る。
第６図は、ボロン４×1015cm-2・40KeVを注入
した時のxj（Ｂ）とランプ加熱時間との相関であ
る。９は1000℃20分のN2熱拡散アニールを行な
つた時のxj（Ｂ）で、約1μmである。
した時のxj（Ｂ）とランプ加熱時間との相関であ
る。９は1000℃20分のN2熱拡散アニールを行な
つた時のxj（Ｂ）で、約1μmである。
第７図は、リン４×1015cm-2・40KeVを注入し
た時のxj（Ｐ）とランプ加熱時間との相関である。
１０は1000℃20分のN2熱拡散アニールを行なつ
た時のxj（Ｐ）で、約1μmである。
た時のxj（Ｐ）とランプ加熱時間との相関である。
１０は1000℃20分のN2熱拡散アニールを行なつ
た時のxj（Ｐ）で、約1μmである。
第８図は、ボロン４×1015cm-2の時のxj（Ｂ）
と打ち込みエネルギーとの相関であり、ランプ加
熱によればxj（Ｂ）0.4μmを提供できる。
と打ち込みエネルギーとの相関であり、ランプ加
熱によればxj（Ｂ）0.4μmを提供できる。
第９図は、リン４×1015cm-2の時のxj（Ｐ）と
打ち込みエネルギーとの相関であり、ランプ加熱
によればxj（Ｐ）0.4μmを提供できる。
打ち込みエネルギーとの相関であり、ランプ加熱
によればxj（Ｐ）0.4μmを提供できる。
第８図、第９図は、ランプ加熱６秒でアニール
を行なつた。
を行なつた。
以上から、ランプ加熱アニールを用いることに
よりN2拡散アニールより活性化が大きく、しか
もPchとNchのどちらのトランジスタの拡散深さ
もxj＝0.4μmに制御可能になり、Pch・Nchとも
に2μm以下のゲート長を持つCMOS型半導体装置
が提供できる。
よりN2拡散アニールより活性化が大きく、しか
もPchとNchのどちらのトランジスタの拡散深さ
もxj＝0.4μmに制御可能になり、Pch・Nchとも
に2μm以下のゲート長を持つCMOS型半導体装置
が提供できる。
第１図…従来及び本発明によるCMOS半導体
装置の製造工程、第２図…多結晶シリコンゲート
Pchトランジスタの断面構造図。第３図…多結晶
シリコンゲートNchトランジスタの断面構造図。
第４図〜第９図…ランプ加熱アニールを行なつた
時のシート抵抗及びxjの実験測定値。 １……多結晶シリコン、２……Pchソース・ド
レインボロン拡散層、３……素子分離領域、４…
…nWell領域、６……Nchソース・ドレインリン
拡散層領域、７……N2熱拡散アニール1000℃20
分を行なつた時のシート抵抗、８……N2熱拡散
アニール1000℃20分を行なつた時のシート抵抗、
９……N2熱拡散アニール1000℃20分を行なつた
時のxj（Ｂ）、１０……N2熱拡散アニール1000℃
20分を行なつた時のxj（Ｐ）。
装置の製造工程、第２図…多結晶シリコンゲート
Pchトランジスタの断面構造図。第３図…多結晶
シリコンゲートNchトランジスタの断面構造図。
第４図〜第９図…ランプ加熱アニールを行なつた
時のシート抵抗及びxjの実験測定値。 １……多結晶シリコン、２……Pchソース・ド
レインボロン拡散層、３……素子分離領域、４…
…nWell領域、６……Nchソース・ドレインリン
拡散層領域、７……N2熱拡散アニール1000℃20
分を行なつた時のシート抵抗、８……N2熱拡散
アニール1000℃20分を行なつた時のシート抵抗、
９……N2熱拡散アニール1000℃20分を行なつた
時のxj（Ｂ）、１０……N2熱拡散アニール1000℃
20分を行なつた時のxj（Ｐ）。
Claims (1)
- 【特許請求の範囲】 １ 集積回路を構成するソース及びドレインの不
純物拡散深さが0.5μm以下で且つゲートの幅が
2μm以下の絶縁ゲート型電界効果トランジスタ素
子の製造方法において、 ソース及びドレインにボロンをイオン注入した
後ランプ加熱により不純物拡散層のシート抵抗を
27Ω／□以下にアニールする工程を含むことを特
徴とする絶縁ゲート型電界効果トランジスタ素子
の製造方法。 ２ 集積回路を構成するソース及びドレインの不
純物拡散深さが0.5μm以下で且つゲートの幅が
2μm以下の絶縁ゲート型電界効果トランジスタ素
子の製造方法において、 ソース及びドレインにリンをイオン注入した後
ランプ加熱により不純物拡散層のシート抵抗を27
Ω／□以下にアニールする工程を含むことを特徴
とする絶縁ゲート型電界効果トランジスタ素子の
製造方法。 ３ 集積回路を構成するソース及びドレインの不
純物拡散深さが0.5μm以下で且つゲートの幅が
2μm以下の絶縁ゲート型電界効果トランジスタ素
子の製造方法において、 Ｐ−chトランジスタのソース及びドレインに
ボロンをイオン注入すると共にＮ−chトランジ
スタのソース及びドレインにリンをイオン注入し
た後ランプ加熱により不純物拡散層のシート抵抗
を27Ω／□以下にアニールする工程を含むことを
特徴とする絶縁ゲート型電界効果トランジスタ素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194974A JPS5896763A (ja) | 1981-12-03 | 1981-12-03 | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194974A JPS5896763A (ja) | 1981-12-03 | 1981-12-03 | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033138A Division JPH02353A (ja) | 1989-02-13 | 1989-02-13 | Ｃｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896763A JPS5896763A (ja) | 1983-06-08 |
| JPH0221148B2 true JPH0221148B2 (ja) | 1990-05-11 |
Family
ID=16333434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194974A Granted JPS5896763A (ja) | 1981-12-03 | 1981-12-03 | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896763A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601862A (ja) * | 1983-06-20 | 1985-01-08 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS6077419A (ja) * | 1983-10-04 | 1985-05-02 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2534608B2 (ja) * | 1993-01-18 | 1996-09-18 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3221484B2 (ja) | 1998-03-04 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2002332073A (ja) * | 2001-05-08 | 2002-11-22 | Rootarii Kk | 微小穿孔シート |
-
1981
- 1981-12-03 JP JP56194974A patent/JPS5896763A/ja active Granted
Non-Patent Citations (2)
| Title |
|---|
| APPL PHYS LETT INCOHERENT-LIGHT-FLASH ANNEALING OF PHOSPHORUS-IMPLANTED SILICON=1980 * |
| JAPANESE JOURNAL OF APPLIED PHYSICS RADIATION ANNEALING OF BORON-IMPLANTED SILICON WITH A HALOGEN LAMP=1980 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5896763A (ja) | 1983-06-08 |
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