JPS6077419A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6077419A JPS6077419A JP58185569A JP18556983A JPS6077419A JP S6077419 A JPS6077419 A JP S6077419A JP 58185569 A JP58185569 A JP 58185569A JP 18556983 A JP18556983 A JP 18556983A JP S6077419 A JPS6077419 A JP S6077419A
- Authority
- JP
- Japan
- Prior art keywords
- annealing
- temperature
- implanted
- semiconductor device
- amorphous layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000000137 annealing Methods 0.000 claims abstract description 48
- 229910052736 halogen Inorganic materials 0.000 claims abstract description 7
- 150000002367 halogens Chemical class 0.000 claims abstract description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910002804 graphite Inorganic materials 0.000 claims abstract description 5
- 239000010439 graphite Substances 0.000 claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 8
- 230000001133 acceleration Effects 0.000 claims 5
- 239000012535 impurity Substances 0.000 abstract description 10
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 230000004913 activation Effects 0.000 abstract description 8
- 238000001953 recrystallisation Methods 0.000 abstract description 8
- 230000007547 defect Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 21
- 238000010586 diagram Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005457 Black-body radiation Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000006664 bond formation reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
Landscapes
- Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Engineering & Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の＠遣方法に関する。特に、０Ｍ
Ｏ８ＶＬＢ工の製造において有効である。
Ｏ８ＶＬＢ工の製造において有効である。
従来、イオン注入層のアニールは、電気炉を用いて行な
われ、分単位（例えば、９５０°Ｃ８６０分ンの熱処理
のため、注入された不純物が再分４ｉし拡散する。この
ためＭＯＳ ＦＥＴのソース・ドレイン高濃度注入層に
おいては、不純物イオンの拡散のため、ゲート長を短か
くすると、＜ンチスルーが生じ、ゲート長を２７１ ｍ
以下にすることが困難である。従って、従来の電気炉分
単位アニールではＬＳＩの微細化が不可能になる。また
、最近研究の進められている秒単位アニール技術で番ま
、制御性についての研究が十分でなく、シート抵抗のば
らつきが大きい、スリップ・ラインが発生する、接合形
成についての制御性が明らかでない、などの未解決問題
が残っていた。
われ、分単位（例えば、９５０°Ｃ８６０分ンの熱処理
のため、注入された不純物が再分４ｉし拡散する。この
ためＭＯＳ ＦＥＴのソース・ドレイン高濃度注入層に
おいては、不純物イオンの拡散のため、ゲート長を短か
くすると、＜ンチスルーが生じ、ゲート長を２７１ ｍ
以下にすることが困難である。従って、従来の電気炉分
単位アニールではＬＳＩの微細化が不可能になる。また
、最近研究の進められている秒単位アニール技術で番ま
、制御性についての研究が十分でなく、シート抵抗のば
らつきが大きい、スリップ・ラインが発生する、接合形
成についての制御性が明らかでない、などの未解決問題
が残っていた。
本発明では、秒単位アニール技術の未解決な問題を解決
し、ばらつきの小さいシート抵抗及び活性化を示し、ス
リップ・ラインを生じない、シカも接合リークが少なく
、かつ、不純物イオンの再分布による拡散を生じない、
秒単位７％−ル技術を与えることを目的としている。
し、ばらつきの小さいシート抵抗及び活性化を示し、ス
リップ・ラインを生じない、シカも接合リークが少なく
、かつ、不純物イオンの再分布による拡散を生じない、
秒単位７％−ル技術を与えることを目的としている。
グラファイト・ヒータやハロジエン・ランプによる短時
間熱処理では、ウェーハの膜厚のばらつきのため、同じ
パターニングされたウェーハで、かつ同一条件で熱処理
を行っても、ウェーハの昇降温温度特性が異なりてくる
。例えば、５００μｍ±２５μ常規格のウェーハにおい
て、５秒で約１１００℃までウェーハ温度を上昇させた
場合、約１１００℃±１０￥；の温度差が生じる。また
さらにハロジエンランプでは電圧変動が１〜２％生じる
ことによりウェーハ温度は２０℃程度のばらつきが生じ
る。従って、量産で連続稼動を考えた場合、グラファイ
ト・ヒータやハロジエン・ランプを用いた短時間熱処理
が行なわれるウェーハ間の温度ばらつきは、数十度程度
のばらつきが生じることになる。また、ウェーハのオリ
エンテーションフラットネスの非対称領域及び周辺ウェ
ーハ端エツジからの熱輻射によるウェーハ内の温度ばら
つきは、ウェーハ周辺をサブ・ヒータにより加熱したり
、シリコン・リングを用いたりして少なくすることがで
きるが、それでも完全にゼロにすることはできない。そ
こで、本発明においては、ウェーハｌ［の温度のばらつ
きが、数十度程１１を生じても、高い活性化を示し、ス
リップ・ラインがなく、逆バイアス・リーク電流が Ｉ
ｎ 、Ａ ／ ｄ程度を示し、かつ注入不純物イオン
の再分布による拡散を生じない秒単位アニール条件でな
りればならない。
間熱処理では、ウェーハの膜厚のばらつきのため、同じ
パターニングされたウェーハで、かつ同一条件で熱処理
を行っても、ウェーハの昇降温温度特性が異なりてくる
。例えば、５００μｍ±２５μ常規格のウェーハにおい
て、５秒で約１１００℃までウェーハ温度を上昇させた
場合、約１１００℃±１０￥；の温度差が生じる。また
さらにハロジエンランプでは電圧変動が１〜２％生じる
ことによりウェーハ温度は２０℃程度のばらつきが生じ
る。従って、量産で連続稼動を考えた場合、グラファイ
ト・ヒータやハロジエン・ランプを用いた短時間熱処理
が行なわれるウェーハ間の温度ばらつきは、数十度程度
のばらつきが生じることになる。また、ウェーハのオリ
エンテーションフラットネスの非対称領域及び周辺ウェ
ーハ端エツジからの熱輻射によるウェーハ内の温度ばら
つきは、ウェーハ周辺をサブ・ヒータにより加熱したり
、シリコン・リングを用いたりして少なくすることがで
きるが、それでも完全にゼロにすることはできない。そ
こで、本発明においては、ウェーハｌ［の温度のばらつ
きが、数十度程１１を生じても、高い活性化を示し、ス
リップ・ラインがなく、逆バイアス・リーク電流が Ｉ
ｎ 、Ａ ／ ｄ程度を示し、かつ注入不純物イオン
の再分布による拡散を生じない秒単位アニール条件でな
りればならない。
以下、実施例を用いて説明する。本発明は、イオン注入
層１Ｇがアモルファス層を形成すること、８ｏ Ｏ”Ｃ
以上で１１００℃以上の秒単位短時間アニールにより、
アモルファス層の再結晶化と同時に活性化、欠陥の除去
を行なうことを特徴とする。
層１Ｇがアモルファス層を形成すること、８ｏ Ｏ”Ｃ
以上で１１００℃以上の秒単位短時間アニールにより、
アモルファス層の再結晶化と同時に活性化、欠陥の除去
を行なうことを特徴とする。
第１図に示すのは、ハロジエン・ランプ・アニールによ
るウェー・・の昇降温温度特性の一例である。ランプＯ
Ｎ後５秒で１０００℃に達し、１０００°Ｃを５秒保持
した後、ランプがＯＦＦし、黒体輻射により温度が下降
する。今後、用いるアニール温度とは第１図の（ｎ）の
領域の温度を示すものであり、この例では１０００℃で
ある。また今後用いるアニール時間とは、第１図の（Ｉ
Ｉ）の領域の時間を示し、この例では５秒である。
るウェー・・の昇降温温度特性の一例である。ランプＯ
Ｎ後５秒で１０００℃に達し、１０００°Ｃを５秒保持
した後、ランプがＯＦＦし、黒体輻射により温度が下降
する。今後、用いるアニール温度とは第１図の（ｎ）の
領域の温度を示すものであり、この例では１０００℃で
ある。また今後用いるアニール時間とは、第１図の（Ｉ
Ｉ）の領域の時間を示し、この例では５秒である。
Ｐ、Ａｓ、Ｂ、ＥＦ２が注入された０２μ飢程度の深さ
を持つアモルファス層は、８００°Ｃ１秒のアニールで
再結晶化することができる。従って８００°Ｃ以上の温
度で、１秒以上の時間熱処理を行なえば再結晶化する。
を持つアモルファス層は、８００°Ｃ１秒のアニールで
再結晶化することができる。従って８００°Ｃ以上の温
度で、１秒以上の時間熱処理を行なえば再結晶化する。
また第２図に示すように活性化は再結晶化と同時に達成
され、８００℃１秒の熱処理で低いＰｓを持つ。第２図
は、アニール時間が３秒の場合のアニール温度とシート
抵抗の相関が示されている。（１）はＢ ４０ＫｅＶ４
ｘ１０１５（７）−２イオン注入層の場合であり、Ｂ原
子が軽いためアモルファス層が形成されずシート抵抗は
、アニール温度の上昇と伴に減少を続け、１１００℃
６秒のアニールで、はぼ１００％活性化する。一方、（
］ＩＩのＰ ４０にθｖ ４ｘ１０ ” ｔｙｎ−２イ
オン注入層と （ＩＩ［）のＢＦ、６１０にθ■４ Ｘ
１０ ”ｃｒｎ−２イオン注入層は アモルファス層
が形成され、アモルファスが再結晶化すると同時にシー
ト抵抗は急激に減少し、過館和溶解現象を示す。しかも
８００℃から１１００℃のアニール温度においては（Ｉ
Ｉ）、（ｍ）どちらもシート抵抗の変化がなく、８００
℃から１１００℃の温度範囲で短時間熱処理を行なえば
、シート抵抗のウェーハ内及びウェーハ間のばらつきは
、小さくすることができる。実ｐＢのみのイオン注入層
を９００℃ １０秒のアニールを行なった場合５％程度
のウェーハ内ばらつきが生じるが、アモルファス層を９
００℃ １０秒アニール行すった場合、シート抵抗のウ
ェーハ内ばらつきは１％程度にすることができる。
され、８００℃１秒の熱処理で低いＰｓを持つ。第２図
は、アニール時間が３秒の場合のアニール温度とシート
抵抗の相関が示されている。（１）はＢ ４０ＫｅＶ４
ｘ１０１５（７）−２イオン注入層の場合であり、Ｂ原
子が軽いためアモルファス層が形成されずシート抵抗は
、アニール温度の上昇と伴に減少を続け、１１００℃
６秒のアニールで、はぼ１００％活性化する。一方、（
］ＩＩのＰ ４０にθｖ ４ｘ１０ ” ｔｙｎ−２イ
オン注入層と （ＩＩ［）のＢＦ、６１０にθ■４ Ｘ
１０ ”ｃｒｎ−２イオン注入層は アモルファス層
が形成され、アモルファスが再結晶化すると同時にシー
ト抵抗は急激に減少し、過館和溶解現象を示す。しかも
８００℃から１１００℃のアニール温度においては（Ｉ
Ｉ）、（ｍ）どちらもシート抵抗の変化がなく、８００
℃から１１００℃の温度範囲で短時間熱処理を行なえば
、シート抵抗のウェーハ内及びウェーハ間のばらつきは
、小さくすることができる。実ｐＢのみのイオン注入層
を９００℃ １０秒のアニールを行なった場合５％程度
のウェーハ内ばらつきが生じるが、アモルファス層を９
００℃ １０秒アニール行すった場合、シート抵抗のウ
ェーハ内ばらつきは１％程度にすることができる。
第３図は、Ｂ注大層のＰ”−ｎ−接合逆バイアス５ｖリ
ーク電流（Ｉ）と、Ｐ注大層のｎ＋−Ｐ−接合逆バイア
ス５■リーク電流（］１）を示している。アニール時間
は６秒である。Ｐ＋ −ｔＬ−接合どちらについても８
００℃以上のアニール温度において逆バイアス・リーク
電流か２ ｎ Ａ ／ ｃａより小さくなる。
ーク電流（Ｉ）と、Ｐ注大層のｎ＋−Ｐ−接合逆バイア
ス５■リーク電流（］１）を示している。アニール時間
は６秒である。Ｐ＋ −ｔＬ−接合どちらについても８
００℃以上のアニール温度において逆バイアス・リーク
電流か２ ｎ Ａ ／ ｃａより小さくなる。
以上から８００°Ｃ以上のアニール温度による秒単位熱
処理は、約０２μ善程度のアモルファス層からなるＢ＋
Ｐ Ｉ Ａ ｅのイオン注入層を再結晶化。
処理は、約０２μ善程度のアモルファス層からなるＢ＋
Ｐ Ｉ Ａ ｅのイオン注入層を再結晶化。
活性化し、かつ欠陥の除来を可能にする。
一方、イオン注入不純物の再分布による拡散は、１１’
ｏｏ℃の６秒より低温または短時間のアニールの場合生
じない。第４図は、接合深さとアニール温度の相関を示
している。アニール時間は３秒の場合を示しである。Ｃ
Ｉ）は、４００ＸのＥｌｉＯ，膜を通してＰを４０にθ
Ｖ ４Ｘ１０１’ｃｒｎ−２注入した場合の接合深さを
示し、（ＩＩ）は４００ｉの８１０２膜を通してＢＦ２
を６０ ＫｅＶ４Ｘ１０１’ご２注入した場合の接合深
さを示す。
ｏｏ℃の６秒より低温または短時間のアニールの場合生
じない。第４図は、接合深さとアニール温度の相関を示
している。アニール時間は３秒の場合を示しである。Ｃ
Ｉ）は、４００ＸのＥｌｉＯ，膜を通してＰを４０にθ
Ｖ ４Ｘ１０１’ｃｒｎ−２注入した場合の接合深さを
示し、（ＩＩ）は４００ｉの８１０２膜を通してＢＦ２
を６０ ＫｅＶ４Ｘ１０１’ご２注入した場合の接合深
さを示す。
７００℃から１１００℃の温度範囲でのアニールでは、
接合深さは一定であるが、１２００℃６秒のアニールで
は不純物の再分布が始まり接合深さが増加している。従
って、不純物再分布による拡散を生じない秒単位アニー
ル温度は１１００°Ｃ以下でなければならない。また、
急激な熱処理により発生するスリップ、ラインは、ウェ
ーッ・の酸素濃度、ウェーハ端ラウンド面の形状、ウェ
ーッ・周辺加熱またはシリコン・リングにより減少する
が、１２００℃ 数秒のアニールよりも高温または長時
間熱処理を行なった時スリップ・ラインの発生をゼロに
するのは難かしい。しかしながら、ウェーハ端をラウン
ド面にし、適当な周辺加熱条件を選択した場合スＪＪツ
ブ・ラインは生じない。
接合深さは一定であるが、１２００℃６秒のアニールで
は不純物の再分布が始まり接合深さが増加している。従
って、不純物再分布による拡散を生じない秒単位アニー
ル温度は１１００°Ｃ以下でなければならない。また、
急激な熱処理により発生するスリップ、ラインは、ウェ
ーッ・の酸素濃度、ウェーハ端ラウンド面の形状、ウェ
ーッ・周辺加熱またはシリコン・リングにより減少する
が、１２００℃ 数秒のアニールよりも高温または長時
間熱処理を行なった時スリップ・ラインの発生をゼロに
するのは難かしい。しかしながら、ウェーハ端をラウン
ド面にし、適当な周辺加熱条件を選択した場合スＪＪツ
ブ・ラインは生じない。
以上から、ＢＦ２ 、Ｂと８ｉ、ＰまたはＡ日イオン注
入により０．２ ＩＩ ｍ程度のアモルファス層を形成
後、第５図に示す斜線部分のアニール温度とアニール時
間を用いて熱処理を行なうことにより、再結晶化、活性
化、リーク電流の減少、が完了し、しかも再分布のない
接合が形成できる。第５図は、熱処理のアニール温度と
アニール時間の２次元空間を示すもので、ＣＩ）は再結
晶化が行われるために必要なアニール温度と時間を表わ
し、（Ｉｔ）は不純物の再分布により拡散が始まるに必
要なアニール温度と時間を表わしている。
入により０．２ ＩＩ ｍ程度のアモルファス層を形成
後、第５図に示す斜線部分のアニール温度とアニール時
間を用いて熱処理を行なうことにより、再結晶化、活性
化、リーク電流の減少、が完了し、しかも再分布のない
接合が形成できる。第５図は、熱処理のアニール温度と
アニール時間の２次元空間を示すもので、ＣＩ）は再結
晶化が行われるために必要なアニール温度と時間を表わ
し、（Ｉｔ）は不純物の再分布により拡散が始まるに必
要なアニール温度と時間を表わしている。
ａＭｏｓ ＶＬＳＩの製造においてもＰチャンネル・ト
ランジスタ・ソース・ドレインにＢと８１またはＢＦ、
が注入された浅いアモルファス層を形成し、Ｎチャンネ
ル・トランジスタ・ソース・ドレインにＡθまたはＰが
注入された浅いアモルファス層を形成後、ハロジエン・
ランプまたはグラファイト・ヒータにより第５図の斜線
部のアニール温度とアニール時間を用いた熱処理を行な
うことにより、接合リーク電流が少なく、しかも、微細
構造を持つ０ＭＯ８Ｌｅ工を提供することができる。さ
らに、第５図の斜線部分のアニール時間とアニール温度
の２次元空間が広いことから、ウェーハ厚みのばらつき
や、電力変動による、ウェーハ間の昇降温度特性にばら
つきが生じたとしても、第５図の斜線部分からはずれる
ことはない。
ランジスタ・ソース・ドレインにＢと８１またはＢＦ、
が注入された浅いアモルファス層を形成し、Ｎチャンネ
ル・トランジスタ・ソース・ドレインにＡθまたはＰが
注入された浅いアモルファス層を形成後、ハロジエン・
ランプまたはグラファイト・ヒータにより第５図の斜線
部のアニール温度とアニール時間を用いた熱処理を行な
うことにより、接合リーク電流が少なく、しかも、微細
構造を持つ０ＭＯ８Ｌｅ工を提供することができる。さ
らに、第５図の斜線部分のアニール時間とアニール温度
の２次元空間が広いことから、ウェーハ厚みのばらつき
や、電力変動による、ウェーハ間の昇降温度特性にばら
つきが生じたとしても、第５図の斜線部分からはずれる
ことはない。
以上説明したように、本発明は、ばらつきの少ないシー
ト抵抗及び活性化を示し、スリップ・ラインの生じない
、しかも接合リークが小さく、かつ不純物イオンの再分
布による拡散の生じない秒屯位アニール技術が可能にな
り、高品質ＣＭＯ８ｖＬＳＩの微細化・高集積化を可能
にする半導体装置の製造方法を与える。
ト抵抗及び活性化を示し、スリップ・ラインの生じない
、しかも接合リークが小さく、かつ不純物イオンの再分
布による拡散の生じない秒屯位アニール技術が可能にな
り、高品質ＣＭＯ８ｖＬＳＩの微細化・高集積化を可能
にする半導体装置の製造方法を与える。
第１図はウェーハの昇降温特性図である。
１−（Ｉ）・・・・・・昇温領域
１−（ｎ）・・・・・・定温領域
１− （ＩＩＩ ）・・・・・・降温領域第２図はシー
ト抵抗とアニール温度の関係図である。 ２−Ｃ’ｘ）・・・・・・Ｂ注大層の場合２−（ＩＩ）
・・・・・・Ｐ注入層の場合２−（ｍ）・・・・・・Ｂ
Ｆ２注入層の場合第３図は、リーク電流とアニール温度
の関係図６−（１）・・・・・・Ｂ注入層（ｌＰ”、ｎ
−接合５−（Ｉｔ）・・・・・・Ｐ注入層、＋ ｐ−接
合第４図は接合深さとアニール温度の関係図である。 ４−（１）・・・・・・ＢＦ２注入層の場合４−（ＩＩ
）・・・・・・Ｐ注入層の場合第５図は、アニール温度
・時間空間関係図である。 ５−（’Ｉ）・・・・・・再結晶に必要なアニール条件
５−（ＩＩ）・・・・・・不純物拡散のないアニール条
件板 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
ト抵抗とアニール温度の関係図である。 ２−Ｃ’ｘ）・・・・・・Ｂ注大層の場合２−（ＩＩ）
・・・・・・Ｐ注入層の場合２−（ｍ）・・・・・・Ｂ
Ｆ２注入層の場合第３図は、リーク電流とアニール温度
の関係図６−（１）・・・・・・Ｂ注入層（ｌＰ”、ｎ
−接合５−（Ｉｔ）・・・・・・Ｐ注入層、＋ ｐ−接
合第４図は接合深さとアニール温度の関係図である。 ４−（１）・・・・・・ＢＦ２注入層の場合４−（ＩＩ
）・・・・・・Ｐ注入層の場合第５図は、アニール温度
・時間空間関係図である。 ５−（’Ｉ）・・・・・・再結晶に必要なアニール条件
５−（ＩＩ）・・・・・・不純物拡散のないアニール条
件板 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 【特許請求の範囲】 （１） 高濃度イオン注入アモルファス層のアイソ・サ
ーマル秒単位熱処理において、８００℃以上、１１００
℃以下の温度でアニールすることを特徴とする半導体装
置の製造方法。 （２） ハロジエン・ランプまたはグラファイト・ヒー
タにより短時間熱処理を行なうことを特徴とする特許請
求の範囲第一項記載の半導体装置の製造方法。 （３） Ｍ ＯＳ Ｖ Ｌ Ｂ 工の製造においてＰチ
ャンネル・トランジスタ・ソース・ドレイン領域は１、
ＢＦｉを６０ＫｅＶ以内の加速エネルギーで、Ｉ Ｘ
１０ ” ｒｙｎ−２以上のドーズ量を注入し、アモル
ファス層を形成後、８００’Ｃ以上１１００℃以下の温
度で短時間アニールすることを特徴とする特許請求の範
囲第一項記載の半導体装置の製造方法（４） ＭＯＢ
ＶＬＳＩの製造においてＰチャンネル・トランジスタ◆
ソース・ドレイン領域には、８１＋を４０：ＫｅＶ以内
の加速エネルギーで、Ｉ Ｘ １０ ” ”ｏｎ−”以
上のドーズ量を注入後、Ｂを２０に０７以内の加速エネ
ルギーで、Ｉ Ｘ １０”ｃｌｎ−２以上のドーズ量を
注入し、アモルファス層を形成後、８００℃以上１１０
０℃以下の温度で短時間アニールすることを特徴とする
特許請求の範囲第一項記載の半導体装置の製造方法。 （５） Ｍ Ｑ ８Ｖ、 Ｌ １３工の製造においてＮ
チャンネル・トランジスタ・ソース・ドレイン領域には
、Ｐ＋を４０ＫｅＶ以内の加速エネルギーで、１Ｘ １
０ ” ｏ＋ｒ２以上のドーズ量を注入し、アモルファ
ス層を形成後、８００℃以上１１００℃以下の温度で短
時間アニールすることを特徴とする特許請求の範囲第一
項記載の半導体装置の製造方法。 （６） ＭＯＢ ＶＬＳＩの製造においてＮチャンネル
・トランジスタ・ソース・ドレイン領域には、八θ１を
８０ＫｅＶ以内の加速エネルギーで、Ｉ Ｘ １０ ”
’ｔｙｎ−２以上のドーズ量を注入し、アモルファス
層を形成後、ａ ｏ ｏ ’ｃ以上１１００°Ｃ以下の
温度で短時間熱処理することを特徴とする特許諸求の範
囲第一項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185569A JPS6077419A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185569A JPS6077419A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005976A Division JP2534608B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077419A true JPS6077419A (ja) | 1985-05-02 |
Family
ID=16173096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185569A Pending JPS6077419A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629316A (ja) * | 1993-01-18 | 1994-02-04 | Seiko Epson Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
| JPS5896763A (ja) * | 1981-12-03 | 1983-06-08 | Seiko Epson Corp | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
-
1983
- 1983-10-04 JP JP58185569A patent/JPS6077419A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
| JPS5896763A (ja) * | 1981-12-03 | 1983-06-08 | Seiko Epson Corp | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629316A (ja) * | 1993-01-18 | 1994-02-04 | Seiko Epson Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0377329A (ja) | 半導体装置の製造方法 | |
| JPS62130522A (ja) | 半導体装置の製造方法 | |
| JPS6077419A (ja) | 半導体装置の製造方法 | |
| JP2003318124A (ja) | トランジスタ特性の補正方法およびトランジスタの製造方法 | |
| JPS63261880A (ja) | 薄膜トランジスタの製造方法 | |
| JPH0272634A (ja) | 半導体装置 | |
| JP2534608B2 (ja) | 半導体装置の製造方法 | |
| JPS601862A (ja) | 半導体装置の製造方法 | |
| US6927151B2 (en) | Method of manufacturing semiconductor device | |
| JPS62266829A (ja) | 浅い接合層の形成方法 | |
| JPS57159066A (en) | Manufacture of semiconductor device | |
| JPH05267333A (ja) | Ｍｏｓ型電界効果トランジスタの製造方法 | |
| JPH04251939A (ja) | 半導体装置及びその製造方法 | |
| JPH0311626A (ja) | 半導体装置の製造方法 | |
| JPS60253217A (ja) | 半導体装置の製造方法 | |
| JPH03157941A (ja) | Ｍｉｓ型半導体装置の製法 | |
| JPS63275179A (ja) | Ｍｉｓ型半導体集積回路装置 | |
| JPS63192267A (ja) | Ｃ−ｍｏｓ半導体集積回路の製造方法 | |
| JPH0795537B2 (ja) | 半導体装置の製造方法 | |
| JPS6085512A (ja) | 半導体装置の製造方法 | |
| JPS61292318A (ja) | 半導体装置の製造方法 | |
| JPS60226174A (ja) | 金属硅化物の形成方法 | |
| JP2990806B2 (ja) | 半導体装置の製造方法 | |
| JP3231475B2 (ja) | 半導体装置の製造方法 | |
| JPS62285469A (ja) | 半導体装置の製造方法 |