JPH06350086A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06350086A JPH06350086A JP13750693A JP13750693A JPH06350086A JP H06350086 A JPH06350086 A JP H06350086A JP 13750693 A JP13750693 A JP 13750693A JP 13750693 A JP13750693 A JP 13750693A JP H06350086 A JPH06350086 A JP H06350086A
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- silicon
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの正確なソース・ドレイ
ン間距離を実現し、より浅いソース・ドレイン注入を実
現する。 【構成】 シリコン基板１の主面上にゲート酸化膜２と
ポリシリコンゲート電極３を形成した後、ポリシリコン
ゲート電極３をマスクとしてシリコンイオン注入を行
い、シリコン基板上にシリコン非結晶層１０を形成す
る。つぎに、ポリシリコンゲート電極３の側面にＣＶＤ
酸化膜の側壁５を形成した後、その側壁５をマスクとし
て、前に形成したシリコン非結晶層９の内部に、砒素イ
オン注入を行い高濃度ｎ型領域を形成する。その後、シ
リコン基板１の単結晶層に比べてシリコン非結晶層１０
の不純物拡散速度が速いことを利用して、熱処理により
側壁５の下のシリコン非結晶層１０に低濃度ｎ型領域４
を拡散形成する。
ン間距離を実現し、より浅いソース・ドレイン注入を実
現する。 【構成】 シリコン基板１の主面上にゲート酸化膜２と
ポリシリコンゲート電極３を形成した後、ポリシリコン
ゲート電極３をマスクとしてシリコンイオン注入を行
い、シリコン基板上にシリコン非結晶層１０を形成す
る。つぎに、ポリシリコンゲート電極３の側面にＣＶＤ
酸化膜の側壁５を形成した後、その側壁５をマスクとし
て、前に形成したシリコン非結晶層９の内部に、砒素イ
オン注入を行い高濃度ｎ型領域を形成する。その後、シ
リコン基板１の単結晶層に比べてシリコン非結晶層１０
の不純物拡散速度が速いことを利用して、熱処理により
側壁５の下のシリコン非結晶層１０に低濃度ｎ型領域４
を拡散形成する。
Description
【０００１】
【産業上の利用分野】この発明はＭＯＳトランジスタを
用いた微細寸法の集積回路素子である半導体装置の製造
方法に関するものである。
用いた微細寸法の集積回路素子である半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】半導体素子の高集積化、微細化に伴い、
ＭＯＳトランジスタのソース・ドレイン間距離もサブミ
クロン領域に入ってきている。しかし、ソース・ドレイ
ン間距離が小さくなるにつれてチャンネル部の電界強度
が大きくなり、ホットキャリア効果およびショートチャ
ンネル効果が顕著になる。そのため、チャンネル部の電
界強度を抑制するために、最も電界の高いドレイン近傍
に低濃度ｎ型領域を設ける低濃度ドレイン（ＬＤＤ）と
言う構造がある。
ＭＯＳトランジスタのソース・ドレイン間距離もサブミ
クロン領域に入ってきている。しかし、ソース・ドレイ
ン間距離が小さくなるにつれてチャンネル部の電界強度
が大きくなり、ホットキャリア効果およびショートチャ
ンネル効果が顕著になる。そのため、チャンネル部の電
界強度を抑制するために、最も電界の高いドレイン近傍
に低濃度ｎ型領域を設ける低濃度ドレイン（ＬＤＤ）と
言う構造がある。
【０００３】図３を参照して、従来のＮ型トランジスタ
のＬＤＤ構造の製造方法を説明する。まず、図３（ａ）
に示すように、シリコン基板１の主面上にゲート酸化膜
２を形成し、その上にポリシリコンゲート電極３を形成
する。このポリシリコンゲート電極３をマスクとしてリ
ンイオン注入を行い、低濃度ｎ型領域４を形成する。
のＬＤＤ構造の製造方法を説明する。まず、図３（ａ）
に示すように、シリコン基板１の主面上にゲート酸化膜
２を形成し、その上にポリシリコンゲート電極３を形成
する。このポリシリコンゲート電極３をマスクとしてリ
ンイオン注入を行い、低濃度ｎ型領域４を形成する。
【０００４】つぎに、図３（ｂ）に示すように、ＣＶＤ
酸化膜を全体に堆積して、異方性エッチングを利用しポ
リシリコンゲート電極３の側面にＣＶＤ酸化膜の側壁５
を形成する。この側壁５をマスクとして砒素イオン注入
を行い、高濃度ｎ型領域６を形成する。その後、図３
（ｃ）に示すように、熱処理（アニール）を行うことに
より、不純物を拡散させる。
酸化膜を全体に堆積して、異方性エッチングを利用しポ
リシリコンゲート電極３の側面にＣＶＤ酸化膜の側壁５
を形成する。この側壁５をマスクとして砒素イオン注入
を行い、高濃度ｎ型領域６を形成する。その後、図３
（ｃ）に示すように、熱処理（アニール）を行うことに
より、不純物を拡散させる。
【０００５】つぎに、図４を参照して、従来のＣＭＯＳ
トランジスタのＬＤＤ構造の製造方法を説明する。ま
ず、図４（ａ）に示すように、Ｎ型トランジスタ（図４
の左側のトランジスタ）およびＰ型トランジスタ（図４
の右側のトランジスタ）ともに、シリコン基板１の主面
上にゲート酸化膜２とポリシリコンゲート電極３を形成
する。
トランジスタのＬＤＤ構造の製造方法を説明する。ま
ず、図４（ａ）に示すように、Ｎ型トランジスタ（図４
の左側のトランジスタ）およびＰ型トランジスタ（図４
の右側のトランジスタ）ともに、シリコン基板１の主面
上にゲート酸化膜２とポリシリコンゲート電極３を形成
する。
【０００６】つぎに、Ｐ型トランジスタ側（図４の右
側）には全面レジスト層７Ａによるマスクを施し、Ｎ型
トランジスタ側（図４の左側）は、ポリシリコンゲート
電極３をマスクとしてリンイオン注入を行い、Ｎ型トラ
ンジスタ側に低濃度ｎ型領域４を形成する。つぎに、図
４（ｂ）に示すように、Ｎ型トランジスタ側（図４の左
側）には全面レジスト層７Ｂによるマスクを施し、Ｐ型
トランジスタ側（図４の右側）は、ポリシリコンゲート
電極３をマスクとしてボロンイオン注入を行い、Ｐ型ト
ランジスタ側に低濃度ｐ型領域８を形成する。
側）には全面レジスト層７Ａによるマスクを施し、Ｎ型
トランジスタ側（図４の左側）は、ポリシリコンゲート
電極３をマスクとしてリンイオン注入を行い、Ｎ型トラ
ンジスタ側に低濃度ｎ型領域４を形成する。つぎに、図
４（ｂ）に示すように、Ｎ型トランジスタ側（図４の左
側）には全面レジスト層７Ｂによるマスクを施し、Ｐ型
トランジスタ側（図４の右側）は、ポリシリコンゲート
電極３をマスクとしてボロンイオン注入を行い、Ｐ型ト
ランジスタ側に低濃度ｐ型領域８を形成する。
【０００７】つぎに、図４（ｃ）に示すように、ＣＶＤ
酸化膜によりポリシリコンゲート電極３の側面に側壁５
を形成する。その後Ｐ型トランジスタ側には、全面レジ
スト層７Ｃによるマスクを施し、Ｎ型トランジスタ側
は、側壁５をマスクに砒素イオン注入を行い高濃度ｎ型
領域６を形成する。つぎに、図４（ｄ）に示すように、
その後Ｎ型トランジスタ側には、全面レジスト層７Ｄに
よるマスクを施し、Ｐ型トランジスタ側は、側壁５をマ
スクにＢＦ 2 イオン注入を行い高濃度ｐ型領域６を形成
する。
酸化膜によりポリシリコンゲート電極３の側面に側壁５
を形成する。その後Ｐ型トランジスタ側には、全面レジ
スト層７Ｃによるマスクを施し、Ｎ型トランジスタ側
は、側壁５をマスクに砒素イオン注入を行い高濃度ｎ型
領域６を形成する。つぎに、図４（ｄ）に示すように、
その後Ｎ型トランジスタ側には、全面レジスト層７Ｄに
よるマスクを施し、Ｐ型トランジスタ側は、側壁５をマ
スクにＢＦ 2 イオン注入を行い高濃度ｐ型領域６を形成
する。
【０００８】その後、熱処理を加えてＬＤＤ構造を有し
たＣＭＯＳトランジスタを形成する。
たＣＭＯＳトランジスタを形成する。
【０００９】
【発明が解決しようとする課題】しかし、上記従来の製
造方法では、半導体素子の一層の微細化に向けて、高濃
度ｎ型領域および高濃度ｐ型領域形成後に熱処理を行う
ため、低濃度ｎ型領域および低濃度ｐ型領域が横方向に
拡散して、ＭＯＳトランジスタのソース・ドレイン間距
離の実効長を短くしてしまう問題点がある。また、より
浅いソース・ドレイン注入を行うには、従来の注入方法
ではチャネリング（シリコンの結晶格子間をイオンがす
り抜けてしまう現象）により深さ方向の制御が行いにく
いという問題点がある。
造方法では、半導体素子の一層の微細化に向けて、高濃
度ｎ型領域および高濃度ｐ型領域形成後に熱処理を行う
ため、低濃度ｎ型領域および低濃度ｐ型領域が横方向に
拡散して、ＭＯＳトランジスタのソース・ドレイン間距
離の実効長を短くしてしまう問題点がある。また、より
浅いソース・ドレイン注入を行うには、従来の注入方法
ではチャネリング（シリコンの結晶格子間をイオンがす
り抜けてしまう現象）により深さ方向の制御が行いにく
いという問題点がある。
【００１０】また、ＣＭＯＳトランジスタの製造時に
は、４回ものイオン注入工程が必要であるという問題点
がある。この発明は、より正確なソース・ドレイン間距
離を実現し、より浅いソース・ドレイン注入を実現し、
またイオン注入工程を削減することができる半導体装置
の製造方法を提供するものである。
は、４回ものイオン注入工程が必要であるという問題点
がある。この発明は、より正確なソース・ドレイン間距
離を実現し、より浅いソース・ドレイン注入を実現し、
またイオン注入工程を削減することができる半導体装置
の製造方法を提供するものである。
【００１１】
【課題を解決するための手段】この発明の半導体装置製
造法は、シリコン基板の主面にゲート酸化膜およびゲー
ト電極を形成する工程と、ゲート電極をマスクとしてシ
リコンイオン注入を行ってシリコン基板上にシリコン非
結晶層を形成する工程と、ゲート電極の側面に絶縁膜の
側壁を形成する工程と、ゲート電極および側壁をマスク
としてシリコン非結晶層の内部に不純物イオン注入を行
い浅い不純物高濃度領域を形成する工程と、熱処理によ
り側壁の下のシリコン非結晶層に不純物低濃度領域を拡
散形成する工程とを含むものである。
造法は、シリコン基板の主面にゲート酸化膜およびゲー
ト電極を形成する工程と、ゲート電極をマスクとしてシ
リコンイオン注入を行ってシリコン基板上にシリコン非
結晶層を形成する工程と、ゲート電極の側面に絶縁膜の
側壁を形成する工程と、ゲート電極および側壁をマスク
としてシリコン非結晶層の内部に不純物イオン注入を行
い浅い不純物高濃度領域を形成する工程と、熱処理によ
り側壁の下のシリコン非結晶層に不純物低濃度領域を拡
散形成する工程とを含むものである。
【００１２】
【作用】この発明の半導体装置の製造方法によれば、ゲ
ート電極をマスクとしてシリコンイオン注入を行うこと
によりシリコン基板に結晶層に比べてチャネリングを防
ぎより浅い領域への注入を可能にし、拡散速度が大幅に
大きいシリコン非結晶層を作り、ゲート電極に側壁を作
った後ゲート電極および側壁をマスクとしてシリコン非
結晶層内に高濃度領域を形成した後、障壁の下のシリコ
ン非結晶層に熱処理によって低濃度領域を拡散形成する
ので、シリコン非結晶層と結晶層との境界で拡散を止め
ることが容易となり、ＭＯＳトランジスタのソース・ド
レイン間の距離が目的の長さよりも短くならなくてす
み、また、高濃度領域と低濃度領域を１回のイオン注入
で形成することができ、ＣＭＯＳトランジスタの場合は
イオン注入が従来４回であったものが３回で済む。
ート電極をマスクとしてシリコンイオン注入を行うこと
によりシリコン基板に結晶層に比べてチャネリングを防
ぎより浅い領域への注入を可能にし、拡散速度が大幅に
大きいシリコン非結晶層を作り、ゲート電極に側壁を作
った後ゲート電極および側壁をマスクとしてシリコン非
結晶層内に高濃度領域を形成した後、障壁の下のシリコ
ン非結晶層に熱処理によって低濃度領域を拡散形成する
ので、シリコン非結晶層と結晶層との境界で拡散を止め
ることが容易となり、ＭＯＳトランジスタのソース・ド
レイン間の距離が目的の長さよりも短くならなくてす
み、また、高濃度領域と低濃度領域を１回のイオン注入
で形成することができ、ＣＭＯＳトランジスタの場合は
イオン注入が従来４回であったものが３回で済む。
【００１３】
【実施例】図１は、この発明の一実施例であるＮ型トラ
ンジスタのＬＤＤ構造の製造工程を示すものである。ま
ず、図１（ａ）に示すように、シリコン基板１の主面上
にゲート酸化膜２とポリシリコンゲート電極３を形成し
た後、ポリシリコンゲート電極３をマスクとしてシリコ
ンイオン注入を行い、シリコン基板１上にシリコン非結
晶層１０を形成する。
ンジスタのＬＤＤ構造の製造工程を示すものである。ま
ず、図１（ａ）に示すように、シリコン基板１の主面上
にゲート酸化膜２とポリシリコンゲート電極３を形成し
た後、ポリシリコンゲート電極３をマスクとしてシリコ
ンイオン注入を行い、シリコン基板１上にシリコン非結
晶層１０を形成する。
【００１４】つぎに、図１（ｂ）に示すように、ポリシ
リコンゲート電極３の側面にＣＶＤ酸化膜の側壁５を形
成した後、その側壁５をマスクとして、前に形成したシ
リコン非結晶層１０の内部に、砒素イオン注入を行い、
高濃度ｎ型領域６を形成する。その後、図１（ｃ）に示
すように、シリコン基板１の単結晶層に比べてシリコン
非結晶層１０の不純物拡散速度が速いことを利用して熱
処理を行い、側壁５の下のシリコン非結晶層１０に低濃
度ｎ型領域４を形成する。熱処理時間および温度を十分
に考慮すれば、熱による不純物拡散が、シリコン非結晶
層１０の内部に抑えられ、必要以上にＭＯＳトランジス
タのソース・ドレイン間距離を短くすることがないのは
明らかである。
リコンゲート電極３の側面にＣＶＤ酸化膜の側壁５を形
成した後、その側壁５をマスクとして、前に形成したシ
リコン非結晶層１０の内部に、砒素イオン注入を行い、
高濃度ｎ型領域６を形成する。その後、図１（ｃ）に示
すように、シリコン基板１の単結晶層に比べてシリコン
非結晶層１０の不純物拡散速度が速いことを利用して熱
処理を行い、側壁５の下のシリコン非結晶層１０に低濃
度ｎ型領域４を形成する。熱処理時間および温度を十分
に考慮すれば、熱による不純物拡散が、シリコン非結晶
層１０の内部に抑えられ、必要以上にＭＯＳトランジス
タのソース・ドレイン間距離を短くすることがないのは
明らかである。
【００１５】図２は、この発明の他の実施例であるＣＭ
ＯＳトランジスタのＬＤＤ構造製造工程を示すものであ
る。まず、図２（ａ）に示すように、Ｎ型トランジスタ
およびＰ型トランジスタともに、同一のシリコン基板１
上にゲート酸化膜２とポリシリコンゲート電極３を形成
した後、ポリシリコンゲート電極３をマスクとしてシリ
コンイオン注入を行い、シリコン非結晶層１０を形成す
る。
ＯＳトランジスタのＬＤＤ構造製造工程を示すものであ
る。まず、図２（ａ）に示すように、Ｎ型トランジスタ
およびＰ型トランジスタともに、同一のシリコン基板１
上にゲート酸化膜２とポリシリコンゲート電極３を形成
した後、ポリシリコンゲート電極３をマスクとしてシリ
コンイオン注入を行い、シリコン非結晶層１０を形成す
る。
【００１６】つぎに、図２（ｂ）に示すように、ポリシ
リコンゲート電極３の側面にＣＶＤ酸化膜の側壁５を形
成した後、Ｐ型トランジスタ側（右側）には全面レジス
ト層７Ａによるマスクを施し、Ｎ型トランジスタ側（左
側）は、ＣＶＤ酸化膜の側壁５をマスクとして砒素イオ
ン注入を行い高濃度ｎ型領域６を形成する。つぎに、図
２（ｃ）に示すように、Ｎ型トランジスタ側に全面レジ
スト層７Ｂによるマスクを施し、Ｐ型トランジスタ側に
は側壁５をマスクにＢＦ2 イオン注入を行い高濃度ｐ型
領域９を形成する。
リコンゲート電極３の側面にＣＶＤ酸化膜の側壁５を形
成した後、Ｐ型トランジスタ側（右側）には全面レジス
ト層７Ａによるマスクを施し、Ｎ型トランジスタ側（左
側）は、ＣＶＤ酸化膜の側壁５をマスクとして砒素イオ
ン注入を行い高濃度ｎ型領域６を形成する。つぎに、図
２（ｃ）に示すように、Ｎ型トランジスタ側に全面レジ
スト層７Ｂによるマスクを施し、Ｐ型トランジスタ側に
は側壁５をマスクにＢＦ2 イオン注入を行い高濃度ｐ型
領域９を形成する。
【００１７】その後、図２（ｄ）に示すように、熱処理
により低濃度ｎ型領域４および低濃度ｐ型領域８を拡散
形成する。このように、従来のＣＭＯＳ・ＬＤＤ構造製
造工程では４回行われていたイオン注入工程が３回で済
むことになる。これらの実施例で使用した各イオン注入
条件の一例を表１に示す。
により低濃度ｎ型領域４および低濃度ｐ型領域８を拡散
形成する。このように、従来のＣＭＯＳ・ＬＤＤ構造製
造工程では４回行われていたイオン注入工程が３回で済
むことになる。これらの実施例で使用した各イオン注入
条件の一例を表１に示す。
【００１８】
【表１】
【００１９】また、これらの実施例で使用した熱処理条
件は、温度：９００℃、時間：３０分である。
件は、温度：９００℃、時間：３０分である。
【００２０】
【発明の効果】この発明の半導体装置の製造方法は、高
濃度のソース・ドレイン注入後にシリコンの非結晶層の
速い不純物拡散を利用して、低濃度領域を形成するた
め、正確なソース・ドレイン間距離を実現することがで
き、また、ＣＭＯＳトランジスタの製造時には、イオン
注入工程を削減することができる。
濃度のソース・ドレイン注入後にシリコンの非結晶層の
速い不純物拡散を利用して、低濃度領域を形成するた
め、正確なソース・ドレイン間距離を実現することがで
き、また、ＣＭＯＳトランジスタの製造時には、イオン
注入工程を削減することができる。
【図１】（ａ）〜（ｃ）は、この発明の半導体装置の製
造方法の一実施例を説明するための断面図である。
造方法の一実施例を説明するための断面図である。
【図２】（ａ）〜（ｄ）は、この発明の半導体装置の製
造方法の他の実施例を説明するための断面図である。
造方法の他の実施例を説明するための断面図である。
【図３】（ａ）〜（ｃ）は、従来の半導体装置の製造方
法の一例を説明するための断面図である。
法の一例を説明するための断面図である。
【図４】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法の他の例を説明するための断面図である。
法の他の例を説明するための断面図である。
１ シリコン基板 ２ ゲート酸化膜 ３ ポリシリコンゲート電極 ４ 低濃度ｎ型領域 ５ ＣＶＤ酸化膜側壁 ６ 高濃度ｎ型領域 ７Ａ，７Ｂ レジスト層 ８ 低濃度ｐ型領域 ９ 高濃度ｐ型領域 １０ シリコン非結晶層
Claims (1)
- 【請求項１】 シリコン基板の主面にゲート酸化膜およ
びゲート電極を形成する工程と、前記ゲート電極をマス
クとしてシリコンイオン注入を行って前記シリコン基板
上にシリコン非結晶層を形成する工程と、前記ゲート電
極の側面に絶縁膜の側壁を形成する工程と、前記ゲート
電極および前記側壁をマスクとして前記シリコン非結晶
層の内部に不純物イオン注入を行い不純物高濃度領域を
形成する工程と、熱処理により前記側壁の下のシリコン
非結晶層に不純物低濃度領域を拡散形成する工程とを含
む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750693A JPH06350086A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13750693A JPH06350086A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06350086A true JPH06350086A (ja) | 1994-12-22 |
Family
ID=15200263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13750693A Pending JPH06350086A (ja) | 1993-06-08 | 1993-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06350086A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100342506C (zh) * | 2004-04-14 | 2007-10-10 | 中芯国际集成电路制造(上海)有限公司 | 采用两次离子注入的高操作电压双扩散漏极mos器件 |
| CN100416856C (zh) * | 2003-12-24 | 2008-09-03 | 上海华虹Nec电子有限公司 | 大功率mos晶体管的制造方法 |
| WO2010131312A1 (ja) * | 2009-05-13 | 2010-11-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
-
1993
- 1993-06-08 JP JP13750693A patent/JPH06350086A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100416856C (zh) * | 2003-12-24 | 2008-09-03 | 上海华虹Nec电子有限公司 | 大功率mos晶体管的制造方法 |
| CN100342506C (zh) * | 2004-04-14 | 2007-10-10 | 中芯国际集成电路制造(上海)有限公司 | 采用两次离子注入的高操作电压双扩散漏极mos器件 |
| WO2010131312A1 (ja) * | 2009-05-13 | 2010-11-18 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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