JPH02353A - Ｃｍｏｓ型半導体装置 - Google Patents
Ｃｍｏｓ型半導体装置Info
- Publication number
- JPH02353A JPH02353A JP1033138A JP3313889A JPH02353A JP H02353 A JPH02353 A JP H02353A JP 1033138 A JP1033138 A JP 1033138A JP 3313889 A JP3313889 A JP 3313889A JP H02353 A JPH02353 A JP H02353A
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- Japan
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- source
- drain
- semiconductor device
- type semiconductor
- annealing
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims 1
- 238000000137 annealing Methods 0.000 abstract description 20
- 238000009792 diffusion process Methods 0.000 abstract description 20
- 238000010438 heat treatment Methods 0.000 abstract description 15
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＣＭＯＳ半導体装置に関する。
従来のＭＯ５半導体では、ソース・ドレインにＡｓを用
いたゲートチャンネル長２μｍ以下のＮＭＯ３型半導体
装置は量産されているものの、ソース・ドレインにＩＩ
Ｂを用いたＰｃｈトランジスタとソース・ドレインに３
１ｐを用いたＮｃｈトランジスタとを備えたＣＭＯＳ型
半導体装置においては、ソース・ドレイン拡散深さ（以
下Ｘ、と記す）の浅い制御が困難なため、バンチスルー
によるゲートチャンネル長限界が３μｍ程度であった。
いたゲートチャンネル長２μｍ以下のＮＭＯ３型半導体
装置は量産されているものの、ソース・ドレインにＩＩ
Ｂを用いたＰｃｈトランジスタとソース・ドレインに３
１ｐを用いたＮｃｈトランジスタとを備えたＣＭＯＳ型
半導体装置においては、ソース・ドレイン拡散深さ（以
下Ｘ、と記す）の浅い制御が困難なため、バンチスルー
によるゲートチャンネル長限界が３μｍ程度であった。
しかるにＣＭＯＳ半導体装置はＮＭＯ５半導体装置に比
べ、小型化の点で劣るという欠点があった。
べ、小型化の点で劣るという欠点があった。
本発明は、かかる従来技術の欠点をなくすために、Ｘ、
の浅い制御を可能にし、ソース・ドレインに目Ｂを用い
たＰｃｈトランジスタとソース・ドレインに３１ｐを用
いたＮＣ，）ランジスタとを備えたＣＭＯＳ型半導体装
置において、ゲートチャンネル長が２μｍ以下のＣＭＯ
Ｓ型半導体装置を提供する。
の浅い制御を可能にし、ソース・ドレインに目Ｂを用い
たＰｃｈトランジスタとソース・ドレインに３１ｐを用
いたＮＣ，）ランジスタとを備えたＣＭＯＳ型半導体装
置において、ゲートチャンネル長が２μｍ以下のＣＭＯ
Ｓ型半導体装置を提供する。
以下、実施例を用いて詳細に説明する。
第１図は、従来及び本発明の多結晶シリコンゲ−）ＣＭ
ＯＳ型半導体装置の製作工程であり、Ｐ。ソース・ドレ
イン形成＋１１３イオン注入とＮｅｈソース・ドレイン
形成！＋ｐイオン注入後のア二一ルは従来工程ではＮ２
熱拡散アニール（ＩＩ）で行ない、一方、本発明の実施
例によれば、表面層を数秒間のランプ加熱（Ｉ）により
アニールする。
ＯＳ型半導体装置の製作工程であり、Ｐ。ソース・ドレ
イン形成＋１１３イオン注入とＮｅｈソース・ドレイン
形成！＋ｐイオン注入後のア二一ルは従来工程ではＮ２
熱拡散アニール（ＩＩ）で行ない、一方、本発明の実施
例によれば、表面層を数秒間のランプ加熱（Ｉ）により
アニールする。
第２図は、多結晶シリコンゲートＰｃｈトランジスタの
断面図であり、ソース・ドレインの拡散深さをＸｊ
（Ｂ）で示す。ソース・ドレインはボロンＢで形成され
ている。
断面図であり、ソース・ドレインの拡散深さをＸｊ
（Ｂ）で示す。ソース・ドレインはボロンＢで形成され
ている。
第３図は、多結晶シリコンゲートＮｃｈトランジスタの
断面図であり、ソース・ドレインの拡散深さをｘ＝
（Ｐ）で示す。ソース・ドレインはリンＰで形成されて
いる。
断面図であり、ソース・ドレインの拡散深さをｘ＝
（Ｐ）で示す。ソース・ドレインはリンＰで形成されて
いる。
本発明のトランジスタの断面構造は、Ｘｊ （Ｂ）と
ｘ、（Ｐ）がともに各々従来のトランジスタのＸｊ
（Ｂ）とＸｊ （ｐ）より０．５μｍ程度浅く、従っ
てＰ ｃｋ＋ Ｎｃｈ共にゲート長が１μｍ程度短かく
なり、２μｍ弱のゲート長を持つＣＭＯＳ半導体装置が
可能となる。
ｘ、（Ｐ）がともに各々従来のトランジスタのＸｊ
（Ｂ）とＸｊ （ｐ）より０．５μｍ程度浅く、従っ
てＰ ｃｋ＋ Ｎｃｈ共にゲート長が１μｍ程度短かく
なり、２μｍ弱のゲート長を持つＣＭＯＳ半導体装置が
可能となる。
第４図〜第９図は、表面ヒーター温度１３００°Ｃでラ
ンプ加熱アニールを数秒間行なった時のシート抵抗及び
Ｘ、を示し、Ｎ２熱拡散アニールを行なった時のシート
抵抗及びＸｊと比較している。
ンプ加熱アニールを数秒間行なった時のシート抵抗及び
Ｘ、を示し、Ｎ２熱拡散アニールを行なった時のシート
抵抗及びＸｊと比較している。
第４図は、ボロン４ Ｘ １０ ”ｃｍ−” ・４０Ｋ
ｅＶを注入した時のシート抵抗とランプ加熱時間との相
関である。７は、１０００°Ｃ２０分のＮ２熱拡散アニ
ールを行なった時のシート抵抗で、約２７Ω／口である
。ランプ加熱を６秒行なえば、熱アニールと同程度にな
る。
ｅＶを注入した時のシート抵抗とランプ加熱時間との相
関である。７は、１０００°Ｃ２０分のＮ２熱拡散アニ
ールを行なった時のシート抵抗で、約２７Ω／口である
。ランプ加熱を６秒行なえば、熱アニールと同程度にな
る。
第５図は、リン４ Ｘ １０ ”ｃｍ−” −４０Ｋｅ
Ｖを注入した時のシート抵抗とランプ加熱時間との相関
である。８は１０００°Ｃ２０分のＮ２熱拡散アニール
を行なった時のシート抵抗で、約２２Ω／口である。ラ
ンプ加熱を６秒行なえば、熱アニールと同程度になる。
Ｖを注入した時のシート抵抗とランプ加熱時間との相関
である。８は１０００°Ｃ２０分のＮ２熱拡散アニール
を行なった時のシート抵抗で、約２２Ω／口である。ラ
ンプ加熱を６秒行なえば、熱アニールと同程度になる。
第６図は、ボロン４ Ｘ １０ ”ｃｍ−” ・４０Ｋ
ｅＶを注入した時のＸｊ （Ｂ）とランプ加熱時間と
の相関である。９は１０００°Ｃ２０分のＮ２熱拡散ア
ニールを行なった時のＸｊ （Ｂ）で、約１μｍであ
る。
ｅＶを注入した時のＸｊ （Ｂ）とランプ加熱時間と
の相関である。９は１０００°Ｃ２０分のＮ２熱拡散ア
ニールを行なった時のＸｊ （Ｂ）で、約１μｍであ
る。
第７図は、リン４ Ｘ １０ ”ｃｍ−” ・４０Ｋｅ
Ｖを注入した時のＸｊ （ｐ）とランプ加熱時間との
相関である。１０は１０００°Ｃ２０分のＮ２熱拡散ア
ニールを行なった時のＸｊ （ｐ）で、約１μｍであ
る。
Ｖを注入した時のＸｊ （ｐ）とランプ加熱時間との
相関である。１０は１０００°Ｃ２０分のＮ２熱拡散ア
ニールを行なった時のＸｊ （ｐ）で、約１μｍであ
る。
第８図は、ボロン４ Ｘ １０ ”Ｃｌ１１−”の時の
Ｘｊ（Ｂ）と打ち込みエネルギーとの相関であり、ラン
プ加熱によればＸｊ （Ｂ）＝０．４μｍを提供でき
る。
Ｘｊ（Ｂ）と打ち込みエネルギーとの相関であり、ラン
プ加熱によればＸｊ （Ｂ）＝０．４μｍを提供でき
る。
第９図は、リン４ Ｘ １０ ”ｃｍ−２の時のｘｊ（
Ｐ）と打ち込みエネルギーとの相関であり、ランプ加熱
によればｘ、ｔ （ｐ）：ｏ、４μｍを提供できる。
Ｐ）と打ち込みエネルギーとの相関であり、ランプ加熱
によればｘ、ｔ （ｐ）：ｏ、４μｍを提供できる。
第８図・第９図は、ランプ加熱６秒でアニールを行なっ
た。
た。
以上から、ランプ加熱アニールを用いることによりＮ２
拡散アニールより活性化が大きく、しかもｐｃｈとＮｃ
ｈのどちらのトランジスタの拡散深さもｘＪ＝０．４μ
ｍに制御可能になり、Ｐｃｈ’ＮＯともに２μｍ以下の
ゲート長を持つＣＭＯＳ型半導体装置が提供できる。
拡散アニールより活性化が大きく、しかもｐｃｈとＮｃ
ｈのどちらのトランジスタの拡散深さもｘＪ＝０．４μ
ｍに制御可能になり、Ｐｃｈ’ＮＯともに２μｍ以下の
ゲート長を持つＣＭＯＳ型半導体装置が提供できる。
第１図は従来及び本発明によるＣＭＯＳ半導体装置の製
造工程を示す図。 第２図は多結晶シリコンゲー）Ｐｃｈトランジスタの断
面構造図。 第３図は多結晶シリコンゲートＮｃｈトランジスタの断
面構造図。 第４図〜第９図はランプ加熱アニールを行なった時のシ
ート抵抗及びＸ、の実験測定値を示す図。 １・・・多結晶シリコン ２・・・ｐｃｈソース・ドレインボロン拡散層３・・・
素子分離領域 ４・・・ｎＷｅＩ！、！！、領域 ６・・・Ｎｃｈソース・ドレインボロン拡散層領域 ７・・・Ｎ２熱拡散アニール１０００″Ｃ２０分を行な
った時のシート抵抗 ８・・・Ｎ２熱拡散アニール１０００°Ｃ２０分を行な
った時のシート抵抗 ９ ・Ｎ、熱拡散アニール１００ｏ′ｃ２ｏ分を行なっ
た時のｘｊ （Ｂ） ０・・・Ｎ２ 熱拡散アニール１ ０００°Ｃ２０分 を行なった時のＸ、 （Ｐ） 以 上
造工程を示す図。 第２図は多結晶シリコンゲー）Ｐｃｈトランジスタの断
面構造図。 第３図は多結晶シリコンゲートＮｃｈトランジスタの断
面構造図。 第４図〜第９図はランプ加熱アニールを行なった時のシ
ート抵抗及びＸ、の実験測定値を示す図。 １・・・多結晶シリコン ２・・・ｐｃｈソース・ドレインボロン拡散層３・・・
素子分離領域 ４・・・ｎＷｅＩ！、！！、領域 ６・・・Ｎｃｈソース・ドレインボロン拡散層領域 ７・・・Ｎ２熱拡散アニール１０００″Ｃ２０分を行な
った時のシート抵抗 ８・・・Ｎ２熱拡散アニール１０００°Ｃ２０分を行な
った時のシート抵抗 ９ ・Ｎ、熱拡散アニール１００ｏ′ｃ２ｏ分を行なっ
た時のｘｊ （Ｂ） ０・・・Ｎ２ 熱拡散アニール１ ０００°Ｃ２０分 を行なった時のＸ、 （Ｐ） 以 上
Claims (1)
- 【特許請求の範囲】 集積回路を構成する絶縁ゲート型電界効果トランジスタ
素子において、 ソース・ドレインがボロンで形成された、ゲート長２μ
ｍ以下のＰチャンネルトランジスタと、ソース・ドレイ
ンがリンで形成された、ゲート長２μｍ以下のＮチャン
ネルトランジスタとを、備えてなることを特徴とするＣ
ＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033138A JPH02353A (ja) | 1989-02-13 | 1989-02-13 | Ｃｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033138A JPH02353A (ja) | 1989-02-13 | 1989-02-13 | Ｃｍｏｓ型半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194974A Division JPS5896763A (ja) | 1981-12-03 | 1981-12-03 | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3345344A Division JPH05308129A (ja) | 1991-12-26 | 1991-12-26 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02353A true JPH02353A (ja) | 1990-01-05 |
Family
ID=12378236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033138A Pending JPH02353A (ja) | 1989-02-13 | 1989-02-13 | Ｃｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253715A (ja) * | 1995-04-14 | 2006-09-21 | Sharp Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123084A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Short channel mosfet and production of the same |
-
1989
- 1989-02-13 JP JP1033138A patent/JPH02353A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123084A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Short channel mosfet and production of the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253715A (ja) * | 1995-04-14 | 2006-09-21 | Sharp Corp | 半導体装置 |
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