JPH05308129A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
- Publication number
- JPH05308129A JPH05308129A JP3345344A JP34534491A JPH05308129A JP H05308129 A JPH05308129 A JP H05308129A JP 3345344 A JP3345344 A JP 3345344A JP 34534491 A JP34534491 A JP 34534491A JP H05308129 A JPH05308129 A JP H05308129A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- channel length
- field effect
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】不純物拡散深さが浅く、シート抵抗が低いソー
ス・ドレイン不純物拡散層を有する絶縁ゲート型電界効
果トランジスタを提供する。 【構成】ボロンのイオン打ち込みとランプアニールの技
術を併用することで、０．５μｍ以下の浅く、シート抵
抗が低いソース・ドレイン不純物拡散層、及び２μｍ以
下のゲートチャンネル長を持つ絶縁ゲート型電界効果ト
ランジスタ。 【効果】半導体特性が良く高集積の絶縁ゲート型電界効
果トランジスタが得られる。
ス・ドレイン不純物拡散層を有する絶縁ゲート型電界効
果トランジスタを提供する。 【構成】ボロンのイオン打ち込みとランプアニールの技
術を併用することで、０．５μｍ以下の浅く、シート抵
抗が低いソース・ドレイン不純物拡散層、及び２μｍ以
下のゲートチャンネル長を持つ絶縁ゲート型電界効果ト
ランジスタ。 【効果】半導体特性が良く高集積の絶縁ゲート型電界効
果トランジスタが得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関する。
【０００２】
【従来の技術】従来のＭＯＳ半導体では、ソース・ドレ
インにＡｓを用いたゲートチャンネル長２μｍ以下のＮ
ＭＯＳ型半導体は量産されているものの、ソース・ドレ
インに11Ｂを用いたＰch トランジスタとソース・ドレ
インに31 Ｐを用いたＮch トランジスタを備えたＣＭＯ
Ｓ型半導体装置においては、ソース・ドレイン拡散深さ
（以下ｘj と記す）の浅い制御が困難なため、パンチス
ルーによるゲートチャンネル長限界が３μｍ程度であっ
た。しかるにＣＭＯＳ半導体装置はＮＭＯＳ半導体装置
に比べ、小型化の点で劣るという欠点があった。
インにＡｓを用いたゲートチャンネル長２μｍ以下のＮ
ＭＯＳ型半導体は量産されているものの、ソース・ドレ
インに11Ｂを用いたＰch トランジスタとソース・ドレ
インに31 Ｐを用いたＮch トランジスタを備えたＣＭＯ
Ｓ型半導体装置においては、ソース・ドレイン拡散深さ
（以下ｘj と記す）の浅い制御が困難なため、パンチス
ルーによるゲートチャンネル長限界が３μｍ程度であっ
た。しかるにＣＭＯＳ半導体装置はＮＭＯＳ半導体装置
に比べ、小型化の点で劣るという欠点があった。
【０００３】
【発明が解決しようとする課題】本発明は、かかる従来
技術の欠点をなくすために、ｘj の浅い制御を可能に
し、ソース・ドレインに11 Ｂを用いたＰch トランジス
タとソース・ドレインに31Ｐを用いたＮch トランジス
タとを備えたＣＭＯＳ型半導体装置において、ゲートチ
ャンネル長が２μｍ以下のＣＭＯＳ型半導体装置を提供
する。
技術の欠点をなくすために、ｘj の浅い制御を可能に
し、ソース・ドレインに11 Ｂを用いたＰch トランジス
タとソース・ドレインに31Ｐを用いたＮch トランジス
タとを備えたＣＭＯＳ型半導体装置において、ゲートチ
ャンネル長が２μｍ以下のＣＭＯＳ型半導体装置を提供
する。
【０００４】
【課題を解決するための手段】集積回路を構成するボロ
ンを主な不純物とする絶縁ゲート型電界効果トランジス
タにおいて、２μｍ以下のゲートチャンネル長と、不純
物拡散層の深さが０．５μｍ以下で且つシート抵抗が２
７Ω／ｓｑ以下であるソース及びドレイン不純物拡散層
とからなるトランジスタを有することを特徴とする。
ンを主な不純物とする絶縁ゲート型電界効果トランジス
タにおいて、２μｍ以下のゲートチャンネル長と、不純
物拡散層の深さが０．５μｍ以下で且つシート抵抗が２
７Ω／ｓｑ以下であるソース及びドレイン不純物拡散層
とからなるトランジスタを有することを特徴とする。
【０００５】
【実施例】図１は、従来及び本発明の多結晶シリコンゲ
ートＣＭＯＳ型半導体装置の製作工程であり、Ｐch ソ
ース・ドレイン形成11 Ｂイオン注入とＮch ソース・ド
レイン形成31 Ｐイオン注入後のアニールは従来工程で
はＮ2 熱拡散アニール（ＩＩ）で行い、一方、本発明の
実施例によれば、表面層を数秒間のランプ加熱（Ｉ）に
よるアニールする。
ートＣＭＯＳ型半導体装置の製作工程であり、Ｐch ソ
ース・ドレイン形成11 Ｂイオン注入とＮch ソース・ド
レイン形成31 Ｐイオン注入後のアニールは従来工程で
はＮ2 熱拡散アニール（ＩＩ）で行い、一方、本発明の
実施例によれば、表面層を数秒間のランプ加熱（Ｉ）に
よるアニールする。
【０００６】図２は、多結晶シリコンゲートＰch トラ
ンジスタの断面図であり、ソース・ドレインの拡散深さ
をｘj （Ｂ）で示す。ソース・ドレインはボロンＢで形
成されれている。
ンジスタの断面図であり、ソース・ドレインの拡散深さ
をｘj （Ｂ）で示す。ソース・ドレインはボロンＢで形
成されれている。
【０００７】図３は、多結晶シリコンゲートＮch トラ
ンジスタの断面図であり、ソース・ドレインの断面図で
あり、ソース・ドレインの拡散深さをｘj （Ｐ）で示
す。ソース・ドレインはリンＰで形成されている。
ンジスタの断面図であり、ソース・ドレインの断面図で
あり、ソース・ドレインの拡散深さをｘj （Ｐ）で示
す。ソース・ドレインはリンＰで形成されている。
【０００８】本発明のトランジスタの断面構造は、ｘj
（Ｂ）とｘj （Ｐ）がともに各々従来のトランジスタの
Ｘj （Ｂ）とＸj （Ｐ）より０．５μｍ程度浅く、従っ
てＰch、Ｎch共にゲート長が１μｍ程度短くなり、２μ
ｍ弱のゲート長を持つＣＭＯＳ半導体装置が可能とな
る。
（Ｂ）とｘj （Ｐ）がともに各々従来のトランジスタの
Ｘj （Ｂ）とＸj （Ｐ）より０．５μｍ程度浅く、従っ
てＰch、Ｎch共にゲート長が１μｍ程度短くなり、２μ
ｍ弱のゲート長を持つＣＭＯＳ半導体装置が可能とな
る。
【０００９】図４〜図９は、表面ヒーター温度１３００
℃でランプ加熱アニールを数秒間行なった時のシート抵
抗及びＸj を示し、Ｎ2 熱拡散アニールを行なった時の
シート抵抗及びｘj と比較している。
℃でランプ加熱アニールを数秒間行なった時のシート抵
抗及びＸj を示し、Ｎ2 熱拡散アニールを行なった時の
シート抵抗及びｘj と比較している。
【００１０】図４は、ボロン４×１０15ｃｍ-2・４０Ｋ
ｅＶを注入した時のシート抵抗とランプ加熱時間との相
関である。７は、１０００℃２０分のＮ2 熱拡散アニー
ルを行なった時のシート抵抗で、約２７Ω／□である。
ランプ加熱を６秒行なえば、熱アニールと同程度にな
る。
ｅＶを注入した時のシート抵抗とランプ加熱時間との相
関である。７は、１０００℃２０分のＮ2 熱拡散アニー
ルを行なった時のシート抵抗で、約２７Ω／□である。
ランプ加熱を６秒行なえば、熱アニールと同程度にな
る。
【００１１】図５は、リン４×１０15ｃｍ-2・４０Ｋｅ
Ｖを注入した時のシート抵抗とランプ加熱時間との相関
である。８は１０００℃２０分のＮ2 熱拡散アニールを
行なった時のシート抵抗で、約２２Ω／□である。ラン
プ加熱を６秒行なえば、熱アニールと同程度になる。
Ｖを注入した時のシート抵抗とランプ加熱時間との相関
である。８は１０００℃２０分のＮ2 熱拡散アニールを
行なった時のシート抵抗で、約２２Ω／□である。ラン
プ加熱を６秒行なえば、熱アニールと同程度になる。
【００１２】図６は、ボロン４×１０15ｃｍ-2・４０Ｋ
ｅＶを注入した時のＸj （Ｂ）とランプ加熱時間との相
関である。９は１０００℃２０分のＮ2 熱拡散アニール
を行なった時のＸj （Ｂ）で、約１μｍである。
ｅＶを注入した時のＸj （Ｂ）とランプ加熱時間との相
関である。９は１０００℃２０分のＮ2 熱拡散アニール
を行なった時のＸj （Ｂ）で、約１μｍである。
【００１３】図７は、リン４×１０15ｃｍ-2・４０Ｋｅ
Ｖを注入した時のＸj （Ｐ）とランプ加熱時間との相関
である。１０は１０００℃２０分のＮ2 熱拡散アニール
を行なった時のＸj （Ｐ）で、約１μｍである。
Ｖを注入した時のＸj （Ｐ）とランプ加熱時間との相関
である。１０は１０００℃２０分のＮ2 熱拡散アニール
を行なった時のＸj （Ｐ）で、約１μｍである。
【００１４】図８は、ボロン４×１０15ｃｍ-2の時のＸ
j （Ｂ）と打ち込みエネルギーとの相関であり、ランプ
加熱によればＸj （Ｂ）＝０．４μｍを提供できる。
j （Ｂ）と打ち込みエネルギーとの相関であり、ランプ
加熱によればＸj （Ｂ）＝０．４μｍを提供できる。
【００１５】図９は、リン４×１０15ｃｍ-2の時のＸj
（Ｐ）と打ち込みエネルギーとの相関であり、ランプ加
熱によればＸj （Ｐ）＝０．４μｍを提供できる。
（Ｐ）と打ち込みエネルギーとの相関であり、ランプ加
熱によればＸj （Ｐ）＝０．４μｍを提供できる。
【００１６】図８、図９はランプ加熱６秒でアニールを
行なった。
行なった。
【００１７】
【発明の効果】以上から、ランプ加熱アニールを用いる
ことによりＮ2 拡散アニールより活性化が大きく、しか
もＰchとＮchのどちらのトランジスタの拡散深さもＸj
＝０．４μｍに制御可能になり、Ｐch・Ｎchともに２μ
ｍ以下のゲート長を持つＣＭＯＳ型半導体装置が提供で
きる。
ことによりＮ2 拡散アニールより活性化が大きく、しか
もＰchとＮchのどちらのトランジスタの拡散深さもＸj
＝０．４μｍに制御可能になり、Ｐch・Ｎchともに２μ
ｍ以下のゲート長を持つＣＭＯＳ型半導体装置が提供で
きる。
【図１】従来及び本発明によるＣＭＯＳ半導体装置の製
造工程を示す図。
造工程を示す図。
【図２】多結晶シリコンゲートＰch トランジスタの断
面構造図。
面構造図。
【図３】多結晶シリコンゲートＮch トランジスタの断
面構造図。
面構造図。
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】ランプ加熱アニールを行なった時のシート抵抗
及びxj の実験測定値を示す図。
及びxj の実験測定値を示す図。
１・・・多結晶シリコン ２・・・Ｐch ソース・ドレインボロン拡散層 ３・・・素子分離領域 ４・・・ｎＷｅｌｌ領域 ６・・・Ｎch ソース・ドレインボロン拡散層領域 ７・・・Ｎ2 熱拡散アニール１０００℃２０分を行なっ
た時のシート抵抗 ８・・・Ｎ2 熱拡散アニール１０００℃２０分を行なっ
た時のしーと抵抗 ９・・・Ｎ2 熱拡散アニール１０００℃２０分を行なっ
た時のｘj （Ｂ） １０・・Ｎ2 熱拡散アニール１０００℃２０分を行なっ
た時のｘj （Ｐ）
た時のシート抵抗 ８・・・Ｎ2 熱拡散アニール１０００℃２０分を行なっ
た時のしーと抵抗 ９・・・Ｎ2 熱拡散アニール１０００℃２０分を行なっ
た時のｘj （Ｂ） １０・・Ｎ2 熱拡散アニール１０００℃２０分を行なっ
た時のｘj （Ｐ）
Claims (1)
- 【請求項１】集積回路を構成するボロンを主な不純物と
する絶縁ゲート型電界効果トランジスタにおいて、２μ
ｍ以下のゲートチャンネル長と、不純物拡散層の深さが
０．５μｍ以下で且つシート抵抗が２７Ω／ｓｑ以下で
あるソース及びドレイン不純物拡散層とからなるトラン
ジスタを有することを特徴とする絶縁ゲート型電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345344A JPH05308129A (ja) | 1991-12-26 | 1991-12-26 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345344A JPH05308129A (ja) | 1991-12-26 | 1991-12-26 | 絶縁ゲート型電界効果トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033138A Division JPH02353A (ja) | 1989-02-13 | 1989-02-13 | Ｃｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308129A true JPH05308129A (ja) | 1993-11-19 |
Family
ID=18375962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3345344A Pending JPH05308129A (ja) | 1991-12-26 | 1991-12-26 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6475853B2 (en) | 1997-04-02 | 2002-11-05 | Kabushiki Kaisha Toshiba | Stacked semiconductor integrated circuit device and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123084A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Short channel mosfet and production of the same |
-
1991
- 1991-12-26 JP JP3345344A patent/JPH05308129A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123084A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Short channel mosfet and production of the same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6475853B2 (en) | 1997-04-02 | 2002-11-05 | Kabushiki Kaisha Toshiba | Stacked semiconductor integrated circuit device and manufacturing method thereof |
| US6512278B2 (en) * | 1997-04-02 | 2003-01-28 | Kabushiki Kaisha Toshiba | Stacked semiconductor integrated circuit device having an inter-electrode barrier to silicide formation |
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