JP2534608B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2534608B2 JP2534608B2 JP5005976A JP597693A JP2534608B2 JP 2534608 B2 JP2534608 B2 JP 2534608B2 JP 5005976 A JP5005976 A JP 5005976A JP 597693 A JP597693 A JP 597693A JP 2534608 B2 JP2534608 B2 JP 2534608B2
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- Japan
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- annealing
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- semiconductor device
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特に、微細なＣＭＯＳ ＶＬＳＩの製造にお
いて有効である。
に関する。特に、微細なＣＭＯＳ ＶＬＳＩの製造にお
いて有効である。
【０００２】
【従来の技術】従来、イオン注入層のアニールは、電気
炉を用いて行なわれ、分単位（例えば、９５０℃、３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。
炉を用いて行なわれ、分単位（例えば、９５０℃、３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。
【０００３】
【発明が解決しようとする課題】このためＭＯＳ ＦＥ
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じ、ゲート長を２μｍ以下にすることが困難で
ある。従って、従来の電気炉分単位アニールではＬＳＩ
の微細化が不可能になる。また、最近研究の進められて
いる秒単位アニール技術では、制御性についての研究が
十分でなく、シート抵抗のばらつきが大きい、スリップ
・ラインが発生する、接合形成についての制御性が明ら
かでないなどの未解決問題が残っていた。
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じ、ゲート長を２μｍ以下にすることが困難で
ある。従って、従来の電気炉分単位アニールではＬＳＩ
の微細化が不可能になる。また、最近研究の進められて
いる秒単位アニール技術では、制御性についての研究が
十分でなく、シート抵抗のばらつきが大きい、スリップ
・ラインが発生する、接合形成についての制御性が明ら
かでないなどの未解決問題が残っていた。
【０００４】即ち、グラファイト・ヒータやハロジェン
・ランプによる短時間熱処理では、ウェーハの膜厚のば
らつきのため、同じパターニングされたウェーハで、か
つ同一条件で熱処理を行っても、ウェーハの昇降温温度
特性が異なってくる。例えば、５００μｍ±２５μｍ規
格のウェーハにおいて、５秒で約１１００℃までウェー
ハ温度を上昇させた場合、約１１００℃±３０℃の温度
差が生じる。
・ランプによる短時間熱処理では、ウェーハの膜厚のば
らつきのため、同じパターニングされたウェーハで、か
つ同一条件で熱処理を行っても、ウェーハの昇降温温度
特性が異なってくる。例えば、５００μｍ±２５μｍ規
格のウェーハにおいて、５秒で約１１００℃までウェー
ハ温度を上昇させた場合、約１１００℃±３０℃の温度
差が生じる。
【０００５】またさらにハロジェンランプでは電圧変動
が１〜２％生じることによりウェーハ温度は２０℃程度
のばらつきが生じる。従って、量産で連続稼働を考えた
場合、グラファイト・ヒータやハロジェン・ランプを用
いた短時間熱処理が行なわれるウェーハ間の温度ばらつ
きは、数十度程度のばらつきが生じることになる。ま
た、ウェーハのオリエンテーションフラットネスの非対
称領域及び周辺ウェーハ端エッジからの熱幅射によるウ
ェーハ内の温度ばらつきは、ウェーハ周辺をサブ・ヒー
タにより加熱したり、シリコン・リングを用いたりして
少なくすることができるが、それでも完全にゼロにする
ことはできない。そこで、本発明においては、ウェーハ
間の温度のばらつきが、数十度程度生じても、高い活性
化を示し、スリップ・ラインがなく、逆バイアス・リー
ク電流が １ｎＡ／ｃｍ2 程度を示し、かつ注入不純物
イオンの再分布による拡散を生じない秒単位アニール条
件でなければならない。
が１〜２％生じることによりウェーハ温度は２０℃程度
のばらつきが生じる。従って、量産で連続稼働を考えた
場合、グラファイト・ヒータやハロジェン・ランプを用
いた短時間熱処理が行なわれるウェーハ間の温度ばらつ
きは、数十度程度のばらつきが生じることになる。ま
た、ウェーハのオリエンテーションフラットネスの非対
称領域及び周辺ウェーハ端エッジからの熱幅射によるウ
ェーハ内の温度ばらつきは、ウェーハ周辺をサブ・ヒー
タにより加熱したり、シリコン・リングを用いたりして
少なくすることができるが、それでも完全にゼロにする
ことはできない。そこで、本発明においては、ウェーハ
間の温度のばらつきが、数十度程度生じても、高い活性
化を示し、スリップ・ラインがなく、逆バイアス・リー
ク電流が １ｎＡ／ｃｍ2 程度を示し、かつ注入不純物
イオンの再分布による拡散を生じない秒単位アニール条
件でなければならない。
【０００６】
【課題を解決するための手段】本願発明は、複数の半導
体基板を少なくとも１〜２％電圧変動が生じるランプに
より順次に熱処理する半導体装置の製造方法において、
第１導電型トランジスタのソース及びドレイン領域とな
る前記半導体基板の所定の位置に第一不純物をイオン注
入し、過飽和の不純物を有する０．２μｍ程度の深さの
第一アモルファス層を形成する工程、第２導電型トラン
ジスタのソース及びドレイン領域となる前記半導体基板
の所定の位置に第二不純物をイオン注入し、過飽和の不
純物を有する０．２μｍ程度の深さの第二アモルファス
層を形成する工程、しかる後に、前記複数の半導体基板
を前記ランプで順次に熱処理し、８００℃以上１１００
℃以下の温度に秒単位の短時間保持することにより前記
第一アモルファス層と前記第二アモルファス層とを活性
化させる工程を有することを特徴とする半導体装置の製
造方法。
体基板を少なくとも１〜２％電圧変動が生じるランプに
より順次に熱処理する半導体装置の製造方法において、
第１導電型トランジスタのソース及びドレイン領域とな
る前記半導体基板の所定の位置に第一不純物をイオン注
入し、過飽和の不純物を有する０．２μｍ程度の深さの
第一アモルファス層を形成する工程、第２導電型トラン
ジスタのソース及びドレイン領域となる前記半導体基板
の所定の位置に第二不純物をイオン注入し、過飽和の不
純物を有する０．２μｍ程度の深さの第二アモルファス
層を形成する工程、しかる後に、前記複数の半導体基板
を前記ランプで順次に熱処理し、８００℃以上１１００
℃以下の温度に秒単位の短時間保持することにより前記
第一アモルファス層と前記第二アモルファス層とを活性
化させる工程を有することを特徴とする半導体装置の製
造方法。
【０００７】
【実施例】以下、実施例を用いて説明する。本発明は、
低い加速エネルギーによるイオン注入することにより、
過剰な不純物を有する浅いアモルファス層を形成するこ
と、８００℃以上で１１００℃以下の秒単位短時間アニ
ールにより、アモルファス層の再結晶化、活性化、欠陥
の除去を行なうことを特徴とする。
低い加速エネルギーによるイオン注入することにより、
過剰な不純物を有する浅いアモルファス層を形成するこ
と、８００℃以上で１１００℃以下の秒単位短時間アニ
ールにより、アモルファス層の再結晶化、活性化、欠陥
の除去を行なうことを特徴とする。
【０００８】図１に示すのは、ハロジェン・ランプ・ア
ニールによるウェーハの昇降温温度特性の一例である。
ランプＯＮ後５秒で１０００℃に達し、１０００℃を５
秒保持した後、ランプがＯＦＦし、黒体幅射により温度
が下降する。今後、用いるアニール温度とは図１の（Ｉ
Ｉ）の領域の温度を示すものであり、この例では１００
０℃である。また今後用いるアニール時間とは、図１の
（ＩＩ）の領域の時間を示し、この例では５秒である。
ニールによるウェーハの昇降温温度特性の一例である。
ランプＯＮ後５秒で１０００℃に達し、１０００℃を５
秒保持した後、ランプがＯＦＦし、黒体幅射により温度
が下降する。今後、用いるアニール温度とは図１の（Ｉ
Ｉ）の領域の温度を示すものであり、この例では１００
０℃である。また今後用いるアニール時間とは、図１の
（ＩＩ）の領域の時間を示し、この例では５秒である。
【０００９】Ｐ，ＡS，ＢＦ2が注入された０．２μｍ程
度の深さを持つアモルファス層は、８００℃ １秒のア
ニールで再結晶化することができる。従って、本発明の
浅いアモルファス層は８００℃以上の温度で、１秒以上
の秒単位の短時間熱処理を行えば再結晶化する。また１
１００℃以内の温度であれば再結晶化の度合は一定であ
る。更に、図２に示すように活性化は再結晶と同時に達
成され、８００℃ １秒の熱処理で低いρｓを持つ。図
２は、アニール時間が３秒の場合のアニール温度とシー
ト抵抗の相関が示されている。Ｂを４０ＫｅＶ ４×１
０ 15 ｃｍ -2 イオン注入した層は、Ｂ原子が軽いためアモ
ルファス層が形成されずシート抵抗は、アニール温度の
上昇と伴に減少を続け、１１００℃ ３秒のアニール
で、ほぼ１００％活性化する。即ち、過飽和の不純物を
有する高濃度不純物を含む層でアモルファス層が形成さ
れない場合には、アニール温度に依存してシート抵抗が
変化する。一方、Ｐを４０ＫｅＶ ４×１０ 15 ｃｍ -2 イ
オン注した層とＢＦ 2 を６０ＫｅＶ ４×１０ 15 ｃｍ -2
イオン注入した層は、アモルファス層が形成され、アモ
ルファスが再結晶化すると同時にシート抵抗は急激に減
少し、浅いイオン注入により固溶度を越えて過剰に存在
する不純物が再結晶する現象、即ち過飽和溶解現象を示
す。また、再結晶した過飽和の不純物を有する該アモル
ファス層では、再結晶後の８００℃以上１１００℃以下
の短時間熱処理では、過飽和溶解を維持し、シート抵抗
がほとんど変化しない。即ち、アモルファスが再結晶化
することによって得られた、高い電気的活性化を劣化さ
せない。このため、過飽和の不純物を有するアモルファ
ス層が再結晶化した後に、８００℃以上１１００℃以下
の短時間熱処理を行なっても同様な効果を得ることがで
きる。従って、８００℃以上１１００℃以下のアニール
温度においては、Ｐを注入した層、ＢＦ 2 を注入した層
は、どちらもシート抵抗の変化がなく、８００℃以上１
１００℃以下の温度範囲で短時間熱処理を行なえば、シ
ート抵抗のウェーハ内及びウェーハ間のばらつきは、小
さくすることができる。実際アモルファス層が形成され
ない高濃度のＢのみのイオン注入層を９００℃ １０秒
のアニールを行なった場合５％程度のウェーハ内ばらつ
きが生じるが、同じ濃度のＢを含むアモルファス層を９
００℃１０秒アニール行った場合、シート抵抗のウェー
ハ内ばらつきは１％程度にすることができる。
度の深さを持つアモルファス層は、８００℃ １秒のア
ニールで再結晶化することができる。従って、本発明の
浅いアモルファス層は８００℃以上の温度で、１秒以上
の秒単位の短時間熱処理を行えば再結晶化する。また１
１００℃以内の温度であれば再結晶化の度合は一定であ
る。更に、図２に示すように活性化は再結晶と同時に達
成され、８００℃ １秒の熱処理で低いρｓを持つ。図
２は、アニール時間が３秒の場合のアニール温度とシー
ト抵抗の相関が示されている。Ｂを４０ＫｅＶ ４×１
０ 15 ｃｍ -2 イオン注入した層は、Ｂ原子が軽いためアモ
ルファス層が形成されずシート抵抗は、アニール温度の
上昇と伴に減少を続け、１１００℃ ３秒のアニール
で、ほぼ１００％活性化する。即ち、過飽和の不純物を
有する高濃度不純物を含む層でアモルファス層が形成さ
れない場合には、アニール温度に依存してシート抵抗が
変化する。一方、Ｐを４０ＫｅＶ ４×１０ 15 ｃｍ -2 イ
オン注した層とＢＦ 2 を６０ＫｅＶ ４×１０ 15 ｃｍ -2
イオン注入した層は、アモルファス層が形成され、アモ
ルファスが再結晶化すると同時にシート抵抗は急激に減
少し、浅いイオン注入により固溶度を越えて過剰に存在
する不純物が再結晶する現象、即ち過飽和溶解現象を示
す。また、再結晶した過飽和の不純物を有する該アモル
ファス層では、再結晶後の８００℃以上１１００℃以下
の短時間熱処理では、過飽和溶解を維持し、シート抵抗
がほとんど変化しない。即ち、アモルファスが再結晶化
することによって得られた、高い電気的活性化を劣化さ
せない。このため、過飽和の不純物を有するアモルファ
ス層が再結晶化した後に、８００℃以上１１００℃以下
の短時間熱処理を行なっても同様な効果を得ることがで
きる。従って、８００℃以上１１００℃以下のアニール
温度においては、Ｐを注入した層、ＢＦ 2 を注入した層
は、どちらもシート抵抗の変化がなく、８００℃以上１
１００℃以下の温度範囲で短時間熱処理を行なえば、シ
ート抵抗のウェーハ内及びウェーハ間のばらつきは、小
さくすることができる。実際アモルファス層が形成され
ない高濃度のＢのみのイオン注入層を９００℃ １０秒
のアニールを行なった場合５％程度のウェーハ内ばらつ
きが生じるが、同じ濃度のＢを含むアモルファス層を９
００℃１０秒アニール行った場合、シート抵抗のウェー
ハ内ばらつきは１％程度にすることができる。
【００１０】図３は、Ｂ注入層のＰ + −ｎ - 接合逆バイ
アス５Ｖリーク電流と、Ｐ注入層のｎ + −Ｐ - 接合逆バ
イアス５Ｖリーク電流を示している。アニール時間は６
秒である。Ｐ+ −ｎ- 接合どちらについても８００℃以
上のアニール温度において逆バイアス・リーク電流が２
ｎＡ／ｃｍ2 より小さくなる。
アス５Ｖリーク電流と、Ｐ注入層のｎ + −Ｐ - 接合逆バ
イアス５Ｖリーク電流を示している。アニール時間は６
秒である。Ｐ+ −ｎ- 接合どちらについても８００℃以
上のアニール温度において逆バイアス・リーク電流が２
ｎＡ／ｃｍ2 より小さくなる。
【００１１】以上から８００℃以上のアニール温度によ
る秒単位熱処理は、約０．２μｍ程度のアモルファス層
からなるＢＦ ２ 、Ｐ、ＡＳのイオン注入層を再結晶化、
活性化し、かつ欠陥の除去を可能にする。
る秒単位熱処理は、約０．２μｍ程度のアモルファス層
からなるＢＦ ２ 、Ｐ、ＡＳのイオン注入層を再結晶化、
活性化し、かつ欠陥の除去を可能にする。
【００１２】一方、イオン注入不純物の再分布による拡
散は、１１００℃の６秒より低温または短時間のアニー
ルの場合生じない。図４は、接合深さとアニール温度の
相関を示している。アニール時間は３秒の場合を示して
ある。（Ｉ）は、４００ÅのＳｉｏ2 膜を通してＰを４
０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深さを
示し、（ＩＩ）は４００ÅのＳｉｏ2 膜を通してＢＦ2
を６０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深
さを示す。７００℃から１１００℃の温度範囲でのアニ
ールでは、接合深さは一定であるが、１２００℃３秒の
アニールでは不純物の再分布が始まり接合深さが増加し
ている。従って、不純物再分布による拡散を生じない秒
単位アニール温度は１１００℃以下でなければならな
い。
散は、１１００℃の６秒より低温または短時間のアニー
ルの場合生じない。図４は、接合深さとアニール温度の
相関を示している。アニール時間は３秒の場合を示して
ある。（Ｉ）は、４００ÅのＳｉｏ2 膜を通してＰを４
０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深さを
示し、（ＩＩ）は４００ÅのＳｉｏ2 膜を通してＢＦ2
を６０ＫｅＶ ４×１０15ｃｍ-2注入した場合の接合深
さを示す。７００℃から１１００℃の温度範囲でのアニ
ールでは、接合深さは一定であるが、１２００℃３秒の
アニールでは不純物の再分布が始まり接合深さが増加し
ている。従って、不純物再分布による拡散を生じない秒
単位アニール温度は１１００℃以下でなければならな
い。
【００１３】また、急激な熱処理により発生するスリッ
プ・ラインは、ウェーハの酸素濃度、ウェーハ端ラウン
ド面の形状、ウェーハ周辺加熱またはシリコン・リング
により減少するが、１２００℃ 数秒のアニールよりも
高温または長時間熱処理を行なった時温度ばらつきが数
℃あると転移が発生するため、スリップ・ラインの発生
をゼロにするのは難しい。しかしながら、ウェーハ端を
ラウンド面にし、適当な周辺加熱条件を選択した場合ス
リップ・ラインは生じない。
プ・ラインは、ウェーハの酸素濃度、ウェーハ端ラウン
ド面の形状、ウェーハ周辺加熱またはシリコン・リング
により減少するが、１２００℃ 数秒のアニールよりも
高温または長時間熱処理を行なった時温度ばらつきが数
℃あると転移が発生するため、スリップ・ラインの発生
をゼロにするのは難しい。しかしながら、ウェーハ端を
ラウンド面にし、適当な周辺加熱条件を選択した場合ス
リップ・ラインは生じない。
【００１４】以上から、ＢＦ2 ，ＢとＳｉ，ＰまたはＡ
ｓイオン注入により０．２μｍ程度のアモルファス層を
形成後、図５に示す斜線部分のアニール温度とアニール
時間を用いて熱処理を行なうことにより、再結晶化、活
性化、リーク電流の減少が完了し、しかも再分布のない
接合が形成できる。図５は、熱処理のアニール温度とア
ニール時間の２次空間を示すもので、（Ｉ）は再結晶化
が行なわれるために必要なアニール温度と時間を表わ
し、（ＩＩ）は不純物の再分布により拡散が始まるに必
要なアニール温度と時間を表わしている。
ｓイオン注入により０．２μｍ程度のアモルファス層を
形成後、図５に示す斜線部分のアニール温度とアニール
時間を用いて熱処理を行なうことにより、再結晶化、活
性化、リーク電流の減少が完了し、しかも再分布のない
接合が形成できる。図５は、熱処理のアニール温度とア
ニール時間の２次空間を示すもので、（Ｉ）は再結晶化
が行なわれるために必要なアニール温度と時間を表わ
し、（ＩＩ）は不純物の再分布により拡散が始まるに必
要なアニール温度と時間を表わしている。
【００１５】ＣＭＯＳ ＶＬＳＩの製造においてもＰチ
ャンネル・トランジスタ・ソース・ドレインにＢとＳｉ
またはＢＦ２が注入された浅いアモルファス層を形成
し、Ｎチャンネル・トランジスタ・ソース・ドレインに
ＡｓまたはＰが注入された浅いアモルファス層を形成
後、ハロジエン・ランプまたはグラファイト・ヒータに
より図５の斜線部のアニール温度とアニール時間を用い
た熱処理を行なうことにより、接合リーク電流が少な
く、しかも、微細構造を持つＣＭＯＳ ＬＳＩを提供す
ることができる。さらに、図５の斜線部分のアニール時
間とアニール温度の２次元空間が広いことから、ウエー
ハ厚みのばらつきや、電力変動による、ウェーハ間の昇
降温度特性にばらつきが生じたとしても、図５の斜線部
分からはずれることはない。即ち、製品間、製品内のば
らつきが生じにくくなるため、信頼性の高い製品を提供
することができる。
ャンネル・トランジスタ・ソース・ドレインにＢとＳｉ
またはＢＦ２が注入された浅いアモルファス層を形成
し、Ｎチャンネル・トランジスタ・ソース・ドレインに
ＡｓまたはＰが注入された浅いアモルファス層を形成
後、ハロジエン・ランプまたはグラファイト・ヒータに
より図５の斜線部のアニール温度とアニール時間を用い
た熱処理を行なうことにより、接合リーク電流が少な
く、しかも、微細構造を持つＣＭＯＳ ＬＳＩを提供す
ることができる。さらに、図５の斜線部分のアニール時
間とアニール温度の２次元空間が広いことから、ウエー
ハ厚みのばらつきや、電力変動による、ウェーハ間の昇
降温度特性にばらつきが生じたとしても、図５の斜線部
分からはずれることはない。即ち、製品間、製品内のば
らつきが生じにくくなるため、信頼性の高い製品を提供
することができる。
【００１６】
【発明の効果】以上説明したように、ＮおよびＰ型不純
物拡散層は図５の斜線部分の熱処理条件においてはほぼ
同様な活性化の挙動を示すために同時に熱処理を施して
も何等問題が生じない。したがってＮおよびＰ型不純物
拡散層を信頼性高く、同時に形成することができるとい
う効果を有する。また本発明、ウエハー間及びウエハー
内に数十度の温度差があっても、ばらつきの少ないシー
ト抵抗及び活性化を示し、スリップ・ラインの生じな
い、しかも接合リークが小さく、かつ不純物イオンの再
分布による拡散の生じない秒単位アニール技術が可能に
なり、また浅い不純物拡散層を安定に形成することが可
能となるため、高品質ＣＭＯＳ ＶＬＳＩの微細化・高
集積化を可能にする半導体装置の製造方法を与えること
が可能となる効果を有するものである。
物拡散層は図５の斜線部分の熱処理条件においてはほぼ
同様な活性化の挙動を示すために同時に熱処理を施して
も何等問題が生じない。したがってＮおよびＰ型不純物
拡散層を信頼性高く、同時に形成することができるとい
う効果を有する。また本発明、ウエハー間及びウエハー
内に数十度の温度差があっても、ばらつきの少ないシー
ト抵抗及び活性化を示し、スリップ・ラインの生じな
い、しかも接合リークが小さく、かつ不純物イオンの再
分布による拡散の生じない秒単位アニール技術が可能に
なり、また浅い不純物拡散層を安定に形成することが可
能となるため、高品質ＣＭＯＳ ＶＬＳＩの微細化・高
集積化を可能にする半導体装置の製造方法を与えること
が可能となる効果を有するものである。
【図１】 ウェーハの昇降温特性図である。
【図２】 シート抵抗とアニール温度の関係図である。
【図３】 リーク電流とアニール温度の関係図である。
【図４】 接合深さとアニール温度の関係図である。
【図５】 アニール温度・時間空間関係図である。
【符号の説明】図１ １−（Ｉ） 昇温領域 １−（ＩＩ） 低温領域 １−（ＩＩＩ） 降温領域図２ × Ｂ注入層の場合 ◯ Ｐ注入層の場合 □ ＢＦ 2 注入層の場合 図３ × Ｂ注入層のｐ + −ｎ - 接合 ◯ Ｐ注入層のｎ + −ｐ - 接合 図４ ４−（Ｉ） ＢＦ2注入層の場合 ４−（ＩＩ） Ｐ注入層の場合図５ ５−（Ｉ） 再結晶に必要なアニール条件 ５−（ＩＩ） 不純物拡散のないアニール条件
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (4)
- 【請求項１】 複数の半導体基板を少なくとも１〜２％
電圧変動が生じるランプにより順次に熱処理する半導体
装置の製造方法において、 第１導電型トランジスタ のソース及びドレイン領域とな
る前記半導体基板の所定の位置に第一不純物をイオン注
入し、過飽和の不純物を有する０．２μｍ程度の深さの
第一アモルファス層を形成する工程、第２導電型トラン
ジスタのソース及びドレイン領域となる前記半導体基板
の所定の位置に第二不純物をイオン注入し、過飽和の不
純物を有する０．２μｍ程度の深さの第二アモルファス
層を形成する工程、しかる後に、前記複数の半導体基板
を前記ランプで順次に熱処理し、８００℃以上１１００
℃以下の温度に秒単位の短時間保持することにより前記
第一アモルファス層と前記第二アモルファス層とを活性
化させる工程を有することを特徴とする半導体装置の製
造方法。 - 【請求項２】前記第一不純物及び第二不純物は酸化膜を
介してイオン注入することを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】前記第一不純物は、Ａｓ + 、Ｐ + から選ばれ
ることを特徴とする請求項１又は２記載の半導体装置の
製造方法。 - 【請求項４】前記第二不純物は、Ｓｉ + とＢ + 、もしくは
ＢＦ 2 + から選ばれることを特徴とする請求項１又は２記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005976A JP2534608B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5005976A JP2534608B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185569A Division JPS6077419A (ja) | 1983-10-04 | 1983-10-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629316A JPH0629316A (ja) | 1994-02-04 |
| JP2534608B2 true JP2534608B2 (ja) | 1996-09-18 |
Family
ID=11625879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005976A Expired - Lifetime JP2534608B2 (ja) | 1993-01-18 | 1993-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534608B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4639040B2 (ja) * | 2002-10-10 | 2011-02-23 | パナソニック株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
| JPS5896763A (ja) * | 1981-12-03 | 1983-06-08 | Seiko Epson Corp | 絶縁ゲート型電界効果トランジスタ素子の製造方法 |
| JPS6077419A (ja) * | 1983-10-04 | 1985-05-02 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1993
- 1993-01-18 JP JP5005976A patent/JP2534608B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629316A (ja) | 1994-02-04 |
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