JP2601209B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2601209B2 JP2601209B2 JP6198604A JP19860494A JP2601209B2 JP 2601209 B2 JP2601209 B2 JP 2601209B2 JP 6198604 A JP6198604 A JP 6198604A JP 19860494 A JP19860494 A JP 19860494A JP 2601209 B2 JP2601209 B2 JP 2601209B2
- Authority
- JP
- Japan
- Prior art keywords
- amorphous layer
- semiconductor device
- gate electrode
- annealing
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。特にＭＯＳ・ＦＥＴを有するＶＬＳＩの製造
において有効である。
に関する。特にＭＯＳ・ＦＥＴを有するＶＬＳＩの製造
において有効である。
【０００２】
【従来の技術】従来、イオン注入層のアニールは、電気
炉を用いて行なわれ、分単位（例えば、９５０℃３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。
炉を用いて行なわれ、分単位（例えば、９５０℃３０
分）の熱処理のため、注入された不純物が再分布し拡散
する。
【０００３】
【発明が解決しようとする課題】このためＭＯＳ・ＦＥ
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じゲート長を２μｍ以下にすることが困難であ
る。特にＣＭＯＳ ＬＳＩではＰチャンネルのソース・
ドレイン領域にＢまたはＢＦ2 が注入されるため、高温
アニールにおけるＰチャンネル・ソース・ドレインの横
拡がりが大きく、ＬＳＩの微細化、高集積化を困難にし
ている。また、（１１１）結晶方位面を持つＳｉウエー
ハにＡｓイオンが注入された場合、ｎ+−ｐ-の接合リー
ク電流を、約１ｎＡ／ｃｍ2 に減少させるためには、１
２００℃ ８秒程度の熱処理が必要である。Ａｓの場
合、拡散係数が小さいため、１２００℃ ８秒の熱処理
でもＡｓイオンの再分布による拡散は小さく、１０００
Å程度であるが、ＢまたはＢＦ2 は拡散係数が大きく、
１２００℃ ８秒のアニールにより２０００Å以上の再
分布により拡散が生じる。このため、ＣＭＯＳ ＬＳＩ
の製造において、（１１１）方位面のＳｉ基板を用い
て、Ｐチャンネル領域にＢ、Ｎチャンネル領域にＡｓを
注入後、高温短時間熱処理によりアニールする従来の方
法は、ＣＭＯＳ ＬＳＩの微細化、特にＰチャンネル領
域の微細化を困難にしていた。
Ｔのソース・ドレイン高濃度注入層においては、不純物
イオンの拡散のため、ゲート長を短かくするとパンチス
ルーが生じゲート長を２μｍ以下にすることが困難であ
る。特にＣＭＯＳ ＬＳＩではＰチャンネルのソース・
ドレイン領域にＢまたはＢＦ2 が注入されるため、高温
アニールにおけるＰチャンネル・ソース・ドレインの横
拡がりが大きく、ＬＳＩの微細化、高集積化を困難にし
ている。また、（１１１）結晶方位面を持つＳｉウエー
ハにＡｓイオンが注入された場合、ｎ+−ｐ-の接合リー
ク電流を、約１ｎＡ／ｃｍ2 に減少させるためには、１
２００℃ ８秒程度の熱処理が必要である。Ａｓの場
合、拡散係数が小さいため、１２００℃ ８秒の熱処理
でもＡｓイオンの再分布による拡散は小さく、１０００
Å程度であるが、ＢまたはＢＦ2 は拡散係数が大きく、
１２００℃ ８秒のアニールにより２０００Å以上の再
分布により拡散が生じる。このため、ＣＭＯＳ ＬＳＩ
の製造において、（１１１）方位面のＳｉ基板を用い
て、Ｐチャンネル領域にＢ、Ｎチャンネル領域にＡｓを
注入後、高温短時間熱処理によりアニールする従来の方
法は、ＣＭＯＳ ＬＳＩの微細化、特にＰチャンネル領
域の微細化を困難にしていた。
【０００４】
【課題を解決するための手段】本発明は、かかる従来の
欠点を補ない、ＭＯＳ・ＦＥＴの微細化を可能にし、Ｖ
ＬＳＩの高集積化を可能にする低温秒単位アニール技術
による半導体の製造方法を提供することを目的とする。
欠点を補ない、ＭＯＳ・ＦＥＴの微細化を可能にし、Ｖ
ＬＳＩの高集積化を可能にする低温秒単位アニール技術
による半導体の製造方法を提供することを目的とする。
【０００５】本発明は、シリコン基板上方にゲート電
極、該ゲート電極を挟むように、シリコン基板中に設け
られたソース領域及びドレイン領域を構成要素とするゲ
ート長２μｍ以下のＭＯＳ・ＦＥＴを有する半導体装置
の製造方法において、（１００）結晶方位面の前記シリ
コン基板に前記ゲート電極をマスクとしてＢＦ2 + イオ
ンを注入して各々前記ソース領域及び前記ドレイン領域
となる第１アモルファス層及び第２アモルファス層を形
成する工程、前記第１アモルファス層及び前記第２アモ
ルファス層上にシリコン絶縁膜を形成する工程、前記シ
リコン基板を８００℃以上１１００℃以下の温度で秒単
位アニールをして前記第１アモルファス層及び前記第２
アモルファス層を活性化させる工程を有することを特徴
とする。
極、該ゲート電極を挟むように、シリコン基板中に設け
られたソース領域及びドレイン領域を構成要素とするゲ
ート長２μｍ以下のＭＯＳ・ＦＥＴを有する半導体装置
の製造方法において、（１００）結晶方位面の前記シリ
コン基板に前記ゲート電極をマスクとしてＢＦ2 + イオ
ンを注入して各々前記ソース領域及び前記ドレイン領域
となる第１アモルファス層及び第２アモルファス層を形
成する工程、前記第１アモルファス層及び前記第２アモ
ルファス層上にシリコン絶縁膜を形成する工程、前記シ
リコン基板を８００℃以上１１００℃以下の温度で秒単
位アニールをして前記第１アモルファス層及び前記第２
アモルファス層を活性化させる工程を有することを特徴
とする。
【０００６】
【実施例】以下、本発明を実施例を用いて説明する。
【０００７】図１は、本発明によるＣＭＯＳ ＦＥＴの
断面図であり、基板１には（１００）結晶方位面を持つ
シリコンを用い、Ｐチャンネルソース・ドレイン８領域
はＢＦ2 イオン注入層、Ｎチャンネルソース・ドレイン
領域９には、Ｐイオン注入層が用いられることを特徴と
する。
断面図であり、基板１には（１００）結晶方位面を持つ
シリコンを用い、Ｐチャンネルソース・ドレイン８領域
はＢＦ2 イオン注入層、Ｎチャンネルソース・ドレイン
領域９には、Ｐイオン注入層が用いられることを特徴と
する。
【０００８】シリコン（１００）基板に、Ｎ ｗｅｌｌ
２・Ｐ ｗｅｌｌ３を形成後、ＬＯＣＯＳ４により能動
素子を分離し、ゲート膜Ｓｉ０2 ６及びゲート電極５を
形成後、Ｐチャンネル・ソース・ドレイン領域８にはＢ
Ｆ2 を注入し浅いアモルファス層を形成、Ｎチャンネル
・ソース・ドレイン領域９にはＰを注入し浅いアモルフ
ァス層を形成する。絶縁ＰＳＧ膜７を蓄積後、ハロジエ
ン・ランプまたはグラフアイト・ヒータによりアイソ・
サーマル・アニールにより、イオン注入層の再結晶化、
活性化を行なう。ここで、ＢＦ2 によるイオン注入アモ
ルフアス層及びＰによるイオン注入アモルフアス層は、
基板がＳｉ（１００）の場合低温短時間（例えば８００
℃１秒）で再結晶化し、活性化する。
２・Ｐ ｗｅｌｌ３を形成後、ＬＯＣＯＳ４により能動
素子を分離し、ゲート膜Ｓｉ０2 ６及びゲート電極５を
形成後、Ｐチャンネル・ソース・ドレイン領域８にはＢ
Ｆ2 を注入し浅いアモルファス層を形成、Ｎチャンネル
・ソース・ドレイン領域９にはＰを注入し浅いアモルフ
ァス層を形成する。絶縁ＰＳＧ膜７を蓄積後、ハロジエ
ン・ランプまたはグラフアイト・ヒータによりアイソ・
サーマル・アニールにより、イオン注入層の再結晶化、
活性化を行なう。ここで、ＢＦ2 によるイオン注入アモ
ルフアス層及びＰによるイオン注入アモルフアス層は、
基板がＳｉ（１００）の場合低温短時間（例えば８００
℃１秒）で再結晶化し、活性化する。
【０００９】この時、接合のリーク電流も１ｎＡ／ｃｍ
2と小さい。
2と小さい。
【００１０】図２は、本発明の低温短時間アニールの温
度一時間の２次元空間図を示し、（Ａ）は、Ｓｉ（１０
０）基板にＢＦ2 またはＰ注入によるアモルファス層が
再結晶化・活性化し、接合リークが１ｎＡ／ｃｍ2 程度
の特性を持つために必要最低限の熱処理条件を示す。
（Ｂ）は、ＢＦ2 またはＰ注入層の不純物が再分布し拡
散が始まるアニール条件である。従って図２の斜線部分
の温度・時間空間で熱処理することにより、Ｐチャンネ
ル及びＮチャンネル領域のソース・ドレインが拡散せ
ず、しかも良好な接合を形成するため、両チャンネルの
微細化が可能になる。アニール後、コンタクト・ホール
を形成し、Ａｌ １０をパターニングすることによりＣ
ＭＯＳ・ＦＥＴが完成する。
度一時間の２次元空間図を示し、（Ａ）は、Ｓｉ（１０
０）基板にＢＦ2 またはＰ注入によるアモルファス層が
再結晶化・活性化し、接合リークが１ｎＡ／ｃｍ2 程度
の特性を持つために必要最低限の熱処理条件を示す。
（Ｂ）は、ＢＦ2 またはＰ注入層の不純物が再分布し拡
散が始まるアニール条件である。従って図２の斜線部分
の温度・時間空間で熱処理することにより、Ｐチャンネ
ル及びＮチャンネル領域のソース・ドレインが拡散せ
ず、しかも良好な接合を形成するため、両チャンネルの
微細化が可能になる。アニール後、コンタクト・ホール
を形成し、Ａｌ １０をパターニングすることによりＣ
ＭＯＳ・ＦＥＴが完成する。
【００１１】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法を用いることにより、イオン注入によ
りアモルファス層を形成し、更にアモルファス層を形成
したときに発生するアモルファス層とシリコン基板との
界面の下の領域におけるに時の欠陥が（１１１）基板に
比べて少なくなり、比較的低温の秒単位アニールにより
活性化できるという効果を有する。特許請求の範囲に示
すように、イオン注入した不純物の再分布による拡散及
び接合リーク電流が増加しない条件下で、処理を行うた
めに、接合リーク電流を低減しつつ、微細なＭＯＳ・Ｆ
ＥＴを有する半導体装置を提供することができるもので
ある。
体装置の製造方法を用いることにより、イオン注入によ
りアモルファス層を形成し、更にアモルファス層を形成
したときに発生するアモルファス層とシリコン基板との
界面の下の領域におけるに時の欠陥が（１１１）基板に
比べて少なくなり、比較的低温の秒単位アニールにより
活性化できるという効果を有する。特許請求の範囲に示
すように、イオン注入した不純物の再分布による拡散及
び接合リーク電流が増加しない条件下で、処理を行うた
めに、接合リーク電流を低減しつつ、微細なＭＯＳ・Ｆ
ＥＴを有する半導体装置を提供することができるもので
ある。
【図１】本発明によるＣＭＯＳ・ＦＥＴの断面図。
【図２】本発明による低温短時間アニールの温度一時間
の２次元空間図。
の２次元空間図。
１・・・（１００）結晶方位面を持つシリコン基坂 ２・・・Ｎ ｗｅｌｌ ３・・・Ｐ ｗｅｌｌ ４・・・ＬＯＣＯＳ ５・・・ゲート電極 ６・・・ゲート酸化膜 ７・・・層間絶縁膜 ８・・・ＢＦ2 注入層 ９・・・Ｐ注入層 １０・・ＡＬ配線 Ａ・・・再結晶に必要な最低温度・時間アニール条件 Ｂ・・・ソース・ドレイン不純物が拡散しない最高温度
・時間アニール条件
・時間アニール条件
Claims (1)
- 【請求項１】シリコン基板上方にゲート電極、該ゲート
電極を挟むように、シリコン基板中に設けられたソース
領域及びドレイン領域を構成要素とするゲート長２μｍ
以下のＭＯＳ・ＦＥＴを有する半導体装置の製造方法に
おいて、（１００）結晶方位面の前記シリコン基板に前
記ゲート電極をマスクとしてＢＦ2 + イオンを注入して
各々前記ソース領域及び前記ドレイン領域となる第１ア
モルファス層及び第２アモルファス層を形成する工程、
前記第１アモルファス層及び前記第２アモルファス層上
にシリコン絶縁膜を形成する工程、前記シリコン基板を
８００℃以上１１００℃以下の温度で秒単位アニールを
して前記第１アモルファス層及び前記第２アモルファス
層を活性化させる工程を有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198604A JP2601209B2 (ja) | 1994-08-23 | 1994-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198604A JP2601209B2 (ja) | 1994-08-23 | 1994-08-23 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194825A Division JPS6085512A (ja) | 1983-10-18 | 1983-10-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750344A JPH0750344A (ja) | 1995-02-21 |
| JP2601209B2 true JP2601209B2 (ja) | 1997-04-16 |
Family
ID=16393964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198604A Expired - Lifetime JP2601209B2 (ja) | 1994-08-23 | 1994-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601209B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56100412A (en) * | 1979-12-17 | 1981-08-12 | Sony Corp | Manufacture of semiconductor device |
-
1994
- 1994-08-23 JP JP6198604A patent/JP2601209B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| Ｊ．ＥＬＥＣＴＲＯＣＨＥＭ．ＳＯＣ．，１２５，Ｐ４６１−４６６（１９７８） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750344A (ja) | 1995-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5047358A (en) | Process for forming high and low voltage CMOS transistors on a single integrated circuit chip | |
| JPH1126597A (ja) | 半導体装置の製造方法 | |
| US6159812A (en) | Reduced boron diffusion by use of a pre-anneal | |
| US5897364A (en) | Method of forming N- and P-channel transistors with shallow junctions | |
| JP3356629B2 (ja) | 横型ｍｏｓトランジスタの製造方法 | |
| JP2601209B2 (ja) | 半導体装置の製造方法 | |
| JP2727552B2 (ja) | 半導体装置の製造方法 | |
| JPS62266829A (ja) | 浅い接合層の形成方法 | |
| JP2900698B2 (ja) | 絶縁形電界効果トランジスタの製造方法 | |
| US6479338B2 (en) | CMOS device and method of manufacturing the same | |
| JP3311082B2 (ja) | 半導体装置の製造方法 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2571449B2 (ja) | バイポーラｉｃの製造方法 | |
| JPH0377377A (ja) | 半導体装置の製造方法 | |
| JPH0582052B2 (ja) | ||
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JPH02189965A (ja) | 半導体装置の製造方法 | |
| JP4541582B2 (ja) | 半導体装置の製造方法 | |
| JPH03101264A (ja) | 相補型電界効果トランジスタの製造方法 | |
| JPH0230145A (ja) | 半導体装置の製造方法 | |
| JPH0488666A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS61125165A (ja) | 半導体装置の製造方法 | |
| JPS6281051A (ja) | 半導体装置とその製造方法 | |
| JPS6367778A (ja) | 半導体装置の製造方法 | |
| JPH10294388A (ja) | 半導体装置、及びその製造方法 |