JPH04113634A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH04113634A
JPH04113634A JP23353090A JP23353090A JPH04113634A JP H04113634 A JPH04113634 A JP H04113634A JP 23353090 A JP23353090 A JP 23353090A JP 23353090 A JP23353090 A JP 23353090A JP H04113634 A JPH04113634 A JP H04113634A
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JP
Japan
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diffusion layer
gate electrode
forming
source
drain
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Pending
Application number
JP23353090A
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English (en)
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Shohei Shinohara
篠原 昭平
Takashi Nakabayashi
隆 中林
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • HELECTRICITY
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    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明ζ友 ソース−ドレイン間のバンチスルー現象の
抑制を目的とした不純物拡散領域を有する半導体装置の
製造方法に関すも 従来の技術 半導体装置は微細化にともない様々な問題点が出てきて
い、L  MO3構造の半導体装置における問題点のひ
とつにソース−ドレイン間のバンチスルー現象があム 
この現象(よ ゲート長が短くなるとソース−ドレイン
間の耐圧が低下し チャネルが形成されていなくてもソ
ース−ドレイン間にリーク電流が流れるようになるもの
である。この現象を抑制するために有効な方法として、
ゲート電極下の比較的深い(ソースまたはドレイン接合
の深さ程度)部分に基板不純物濃度の高い領域(以下、
バンチスルーストップ拡散層と称する)を形成すること
が従来から提案されていも 以下にバンチスルーストッ
プ拡散層形成の従来例について説明すも 第2図(a)〜(d)は従来の半導体装置の製造方法を
示す工程断面図である。例えばP型シリコン基板1の上
にフィールド絶縁膜2およびゲート酸化膜3を形成した
後、バンチスルーストップ拡散層5形成のための例えば
ほう素(B)のイオン注入を行う(第2図(a))。こ
のイオン注入の加速エネルギーと注入量は後で形成する
ソースまたはドレイン拡散層とP型シリコン基板lとの
接合(ソースまたはドレイン接合)の深さと同程度の深
さにおける不純物濃度がP型シリコン基板lの不純物濃
度に比べて十分に高くなるように設定されも またここ
ではパンチスルーストップ拡散層5の形成により、P型
シリコン基板1の表面の不純物濃度も制御する。すなわ
ちパンチスルーストップ拡散層5形成のイオン注入がし
きい値電圧の設定の役割を兼用するとしだ力(別に表面
濃度設定のための浅いイオン注入を行う場合もあムイオ
ン注入後、ゲート酸化膜3の上の一部にゲート電極4を
形成する(第2図(b))。ゲート電極4をマスクに自
己整合的にソースおよびドレイン形成のための例えばひ
素(As)のイオン注入が行われ その後の活性化のた
めの熱処理によってソースおよびドレイン拡散層6が形
成される(第2図(C))。その後、層間絶縁膜7の形
成と配線8の形成が行われ トランジスタが完成する(
第2図(d))。
以上に述べた製造方法によって作製されたトランジスタ
においてCL  ソース−ドレイン間のソスまたはドレ
イン接合の深さと同程度の深さの領域においてP型シリ
コン基板lの不純物濃度が高くなるので、ソースまたは
ドレインからチャネル領域への空乏層の広がりが抑えら
れ パンチスルー現象を抑制することが可能とな本 発明が解決しようとする課題 しかしながら上記従来の構成では 一般に複数種のトラ
ンジスタを集積する半導体装置の製造において、パンチ
スルーストップ拡散層を形成するためのイオン注入時に
他のトランジスタをフォトレジスト等で覆っておく必要
があり、そのためにフォトリソグラフィー工程を必要と
すも この工程が半導体装置の製造工程に占める割合は
大きく、できるだけフォトリソグラフィー工程を省略す
ることが要求されていも またパンチスルーストップ拡
散層の不純物プロファイルCよ 不純物のイオン注入条
件とその後の熱処理による拡散とにより決定され イオ
ン注入後の高温での熱履歴が少ないほうが制御性良くプ
ロファイルを設定できる。
しかしながら上記従来の構成で(よ イオン注入後、ゲ
ート酸化膜形成工程やゲート電極形成工程等の高温での
熱処理を必要とし 制御性よく不純物のプロファイルを
設定できないという課題を有していた 本発明は上記従来の課題を解決するもので、製造方法を
簡略化し かつ制御性良く不純物プロファイルを設定で
き、パンチスルーストップ拡散層を有する半導体装置の
製造方法を提供することを目的とすも 課題を解決するための手段 この目的を達成するために本発明の半導体装置の製造方
法ζよ ゲート電極形成後 半導体基板主面の法線との
なす角度が望ましくは10度以上の入射角度で、ゲート
電極に対して少なくともソースとなる領域側およびドレ
インとなる領域側の両側か収 半導体基板と同一導電型
の拡散層を形成するためのイオンを注入し パンチスル
ーストップ拡散層を形成するものである。
作用 この構成によって、ゲート電極形成後にパンチスルース
トップ拡散層を形成することになるので、ソースおよび
ドレイン拡散層形成のためのイオン注入時にパンチスル
ーストップ拡散層形成のためのイオン注入ができも す
なわ顎 ソースおよびドレイン形成用のフォトリソグラ
フィー工程がパンチスルーストップ拡散層形成用にも兼
用することができ、パンチスルーストップ拡散層形成を
目的とするフォトリソグラフィー工程が不要となaまた
パンチスルーストップ拡散層がゲート電極形成までの高
温の熱処理を受けな(一 実施例 以下本発明の一実施例における半導体装置の製造方法を
第1図(a)〜(e)を参照しながら説明すも 例えばP型シリコン基板lの上にフィールド絶縁膜2、
例えば膜厚10nmのゲート酸化膜3を形成した後、例
えば膜厚300nmの多結晶シリコンを減圧CVD法に
より堆積し 燐(P)をド−ブレ フォトリソグラフィ
ー法とドライエツチング法によりゲート電極4を形成す
る(第1図(a))。次に ソースおよびドレイン拡散
層形成のためのフォトレジストマスクを他種のトランジ
スタ領域に形成した後、第1図(b)、 (c)に示す
ようにほう素(B)のイオン注入をP型シリコン基板l
a主面の法線に対して例えば45度の入射角度かつ紙面
(ゲート幅方向に垂直な面)に並行な方向でゲート電極
の左右か収 例えば加速エネルギー50keV、注入量
4 x 1012cm−’で行う。このようにP型シリ
コン基板lの面に対して斜めにイオン注入することによ
り、ゲート長しがたとえば0.3μmの場合には ゲー
ト電極4の下のチャネル領域すべてに不純物濃度の高い
拡散層すなわちパンチスルーストップ拡散層5が形成さ
れることになる。さらに ひ素(A s )のイオン注
入をたとえばP型シリコン基板lに垂直な入射方向で、
加速エネルギー40keV、注入量4 X 10”  
cm−2で行(\ ソースおよびドレイン拡散層6を形
成する。フォトレジストを除去した後に 例えば850
t、  30分の熱処理を施すことにより、パンチスル
ーストップ拡散層5、ソースおよびドレイン拡散層6の
注入イオンが活性化される(第1図(d))。その後、
層間絶縁膜7の形成と配線8の形成が行われ トランジ
スタが完成する(第1図(e))。
な耘 本実施例ではイオン注入を45度の入射角度で行
った例について説明したカミ チャネル長、加速電圧 
総注入量、イオンの種類によってイオン注入の入射角度
を変更する必要があム また入射角度を浅くすると不純
物のゲート下横方向への入り込みが少なくなるため濃度
を上げる必要が出てくる力(高濃度イエン打ち込みにな
ると欠陥の回復 活性率の向上等新たな問題が出てくる
。またある入射角度の下でイオンが奥深く到達するチャ
ネル効果を避けるためにはイオン注入の入射角度は10
度以上が望まし賎 以上のように本実施例によれζL ゲート長りに対して
ほう素(B)の注入角度および加速エネルギーを適切に
設定することにより、ゲート電極4の形成後にゲート電
極4の下にパンチスルーストップ拡散層5を形成するこ
とができる。
な耘 以上に述べた実施例においてiL  P型シリコ
ン基板1の上のNチャネルトランジスタの製造方法につ
いて述べた力<N型シリコン基板上のPチャネルトラン
ジスタに本実施例を適用することも可能であム 発明の効果 以上のように本発明によれ(戯 パンチスルーストップ
拡散層形成のためのフォトリソグラフィー工程が省略可
能となるた八 製造工程が簡略化されも またパンチス
ルーストップ拡散層の形成のためのイオン注入がゲート
電極形成後に行われるた数 イオン注入後の高温での熱
処理が従来の方法に比べて少なくなり、不純物のプロフ
ァイルの制御性が良くなa したがって本発明の実用的
効果は太き(t
【図面の簡単な説明】
第1図(a)〜(e)は本発明の一実施例における半導
体装置の製造方法を示す工程断面図 第2図(a)〜(
d)は従来の半導体装置の製造方法を示す工程断面図で
ある。 1・・・P型シリコン基板(−導電型半導体基板)、4
・・・ゲート電極 5・・・パンチスルーストップ拡散
層(半導体基板と同一導電型の拡散層)、 6・・・ソ
ースおよびドレイン拡散層(半導体基板とは反対導電型
の拡散層)。 代理人の氏名 弁理士 小鍜治 明 ほか2名C1 城

Claims (1)

    【特許請求の範囲】
  1. 一導電型半導体基板上にゲート電極を形成した後、前記
    ゲート電極に対して少なくともソースとなる領域側およ
    びドレインとなる領域側の両側から斜め方向に前記半導
    体基板と同一導電型の拡散層を形成するための第一の不
    純物イオンを注入する工程と、前記半導体基板とは反対
    導電型の拡散層を形成する第二の不純物イオンを注入す
    る工程と、前記第一および第二の不純物イオンを注入し
    た後に熱処理を施す工程とを有する半導体装置の製造方
    法。
JP23353090A 1990-09-03 1990-09-03 半導体装置の製造方法 Pending JPH04113634A (ja)

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