JPH07321313A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH07321313A JPH07321313A JP11001394A JP11001394A JPH07321313A JP H07321313 A JPH07321313 A JP H07321313A JP 11001394 A JP11001394 A JP 11001394A JP 11001394 A JP11001394 A JP 11001394A JP H07321313 A JPH07321313 A JP H07321313A
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタ等における短チャネル効
果の抑制、パンチスルーの防止機能を高める。 【構成】 単結晶シリコン基板１の表面にゲート酸化膜
２を形成し、このゲート酸化膜２上にゲート電極３、シ
リコン酸化膜４を積層形成すると共に、このシリコン酸
化膜４をマスクにして、単結晶シリコン基板１内へイオ
ン注入を行い、単結晶シリコン基板１の表面下に非晶質
部分６ａ，６ｂを形成し、更に非晶質部分６ａ，６ｂの
各テイル部６ｃを除く部分に不純物をイオン注入した
後、熱処理して前記非晶質部分６ａ，６ｂを固相成長さ
せて単結晶を回復させると共に、前記イオン注入した不
純物を非晶質部分６ａ，６ｂ及びそのテイル部６ｃ内に
拡散させて対向部分に薄い拡散層１０ｃ，１０ｃを持つ
拡散層１０ａ，１０ｂを形成する。
果の抑制、パンチスルーの防止機能を高める。 【構成】 単結晶シリコン基板１の表面にゲート酸化膜
２を形成し、このゲート酸化膜２上にゲート電極３、シ
リコン酸化膜４を積層形成すると共に、このシリコン酸
化膜４をマスクにして、単結晶シリコン基板１内へイオ
ン注入を行い、単結晶シリコン基板１の表面下に非晶質
部分６ａ，６ｂを形成し、更に非晶質部分６ａ，６ｂの
各テイル部６ｃを除く部分に不純物をイオン注入した
後、熱処理して前記非晶質部分６ａ，６ｂを固相成長さ
せて単結晶を回復させると共に、前記イオン注入した不
純物を非晶質部分６ａ，６ｂ及びそのテイル部６ｃ内に
拡散させて対向部分に薄い拡散層１０ｃ，１０ｃを持つ
拡散層１０ａ，１０ｂを形成する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳトランジスタ等の
半導体デバイスを製造する方法に関する。
半導体デバイスを製造する方法に関する。
【０００２】
【従来の技術】図５は従来のＬＤＤ（Lightly Doped Dr
ain Source）構造のＭＯＳトランジスタの作製プロセス
を示す断面構造図である。 先ず図５（ａ）に示す如く、単結晶シリコン基板１
の表面を熱酸化して単結晶シリコン基板１の表面にゲー
ト酸化膜２を形成する。その後、このゲート酸化膜２の
表面にＣＶＤ法により多結晶シリコンを、続いてシリコ
ン酸化膜を夫々所定厚さに堆積し、フォトリソグラフィ
ー工程で積層された状態の多結晶シリコンのゲート電極
３，シリコン酸化膜４をパターン形成する。
ain Source）構造のＭＯＳトランジスタの作製プロセス
を示す断面構造図である。 先ず図５（ａ）に示す如く、単結晶シリコン基板１
の表面を熱酸化して単結晶シリコン基板１の表面にゲー
ト酸化膜２を形成する。その後、このゲート酸化膜２の
表面にＣＶＤ法により多結晶シリコンを、続いてシリコ
ン酸化膜を夫々所定厚さに堆積し、フォトリソグラフィ
ー工程で積層された状態の多結晶シリコンのゲート電極
３，シリコン酸化膜４をパターン形成する。
【０００３】 次に図５（ｂ）に示す如く、シリコン
酸化膜４をマスクに利用し、ゲート酸化膜２の表面側か
ら、例えば燐等のｎ型の不純物イオンを注入し、ゲート
酸化膜２の下側における単結晶シリコン基板１にその表
面から所定深さに低不純物濃度の拡散層であるｎ- 型の
拡散層９ａ，９ｂを形成する。この両拡散層９ａ，９ｂ
における相対向する側の端部（テイル部という）９ｃは
ゲート電極３下にこれと一部オーバラップする態様で位
置している。
酸化膜４をマスクに利用し、ゲート酸化膜２の表面側か
ら、例えば燐等のｎ型の不純物イオンを注入し、ゲート
酸化膜２の下側における単結晶シリコン基板１にその表
面から所定深さに低不純物濃度の拡散層であるｎ- 型の
拡散層９ａ，９ｂを形成する。この両拡散層９ａ，９ｂ
における相対向する側の端部（テイル部という）９ｃは
ゲート電極３下にこれと一部オーバラップする態様で位
置している。
【０００４】 図５（ｃ）に示す如くゲート電極３の
側周面を覆うべく厚い多結晶シリコン膜からなるサイド
ウォールスペーサ（以下単にスペーサという）１４を形
成した後、これをマスクとして、例えば砒素等のｎ型不
純物イオンを、ゲート酸化膜２下の単結晶シリコン基板
１内であって前記拡散層９ａ，９ｂの各テイル部９ｃを
除く部分に注入し、ここに高不純物濃度の拡散層である
ｎ+ 型の拡散層１７ａ，１７ｂを形成してＭＯＳトラン
ジスタの作製を行う。つまり、低不純物濃度拡散層９
ａ，９ｂの形成は、スペーサ１４の形成前にイオン注入
を行うことにより成され、また高不純物濃度拡散層１７
ａ，１７ｂの形成はスペーサ１４の形成後にイオン注入
を行うことにより形成される。
側周面を覆うべく厚い多結晶シリコン膜からなるサイド
ウォールスペーサ（以下単にスペーサという）１４を形
成した後、これをマスクとして、例えば砒素等のｎ型不
純物イオンを、ゲート酸化膜２下の単結晶シリコン基板
１内であって前記拡散層９ａ，９ｂの各テイル部９ｃを
除く部分に注入し、ここに高不純物濃度の拡散層である
ｎ+ 型の拡散層１７ａ，１７ｂを形成してＭＯＳトラン
ジスタの作製を行う。つまり、低不純物濃度拡散層９
ａ，９ｂの形成は、スペーサ１４の形成前にイオン注入
を行うことにより成され、また高不純物濃度拡散層１７
ａ，１７ｂの形成はスペーサ１４の形成後にイオン注入
を行うことにより形成される。
【０００５】
【発明が解決しようとする課題】ところでＬＳＩ技術の
進歩に伴い素子の微細化が進んだ現在、ＭＯＳトランジ
スタにおける短チャネル効果を抑制し、またパンチスル
ーを防止することが重要な課題になっている。この課題
の解決には、拡散層の接合深さを浅くすることが効果的
であることが知られている。しかし、拡散層形成のため
に行われる不純物のイオン注入においては、不純物が注
入された領域内にイオン注入によるダメージ層が形成さ
れるため熱処理工程で不純物を拡散させたとき、不純物
の拡散域が大きく拡がってしまうこと、また不純物の注
入後の不純物注入領域のテイル部分が単結晶シリコン基
板深く拡がってしまうこと等の理由から不純物拡散層の
接合が深くなり、前述した短チャネル効果の抑制，パン
チスルー現象の防止が困難になるという欠点があった。
進歩に伴い素子の微細化が進んだ現在、ＭＯＳトランジ
スタにおける短チャネル効果を抑制し、またパンチスル
ーを防止することが重要な課題になっている。この課題
の解決には、拡散層の接合深さを浅くすることが効果的
であることが知られている。しかし、拡散層形成のため
に行われる不純物のイオン注入においては、不純物が注
入された領域内にイオン注入によるダメージ層が形成さ
れるため熱処理工程で不純物を拡散させたとき、不純物
の拡散域が大きく拡がってしまうこと、また不純物の注
入後の不純物注入領域のテイル部分が単結晶シリコン基
板深く拡がってしまうこと等の理由から不純物拡散層の
接合が深くなり、前述した短チャネル効果の抑制，パン
チスルー現象の防止が困難になるという欠点があった。
【０００６】本発明は斯かる事情に鑑みなされたもので
あって、その目的とするところは、シリコン基板の不純
物領域に熱処理を施して、非不純物領域に不純物を拡散
させることで、浅い接合を形成し得るようにした半導体
デバイスの製造方法を提供するにある。
あって、その目的とするところは、シリコン基板の不純
物領域に熱処理を施して、非不純物領域に不純物を拡散
させることで、浅い接合を形成し得るようにした半導体
デバイスの製造方法を提供するにある。
【０００７】第１の発明に係る半導体デバイスの製造方
法は、シリコン基板の不純物領域に熱処理を施して非不
純物領域に不純物を拡散させることを特徴とする。
法は、シリコン基板の不純物領域に熱処理を施して非不
純物領域に不純物を拡散させることを特徴とする。
【０００８】第２の発明に係る半導体デバイスの製造方
法は、単結晶シリコン基板の表面下に不純物の拡散層を
備える半導体デバイスを製造する方法において、前記単
結晶シリコン基板の表面から所要深さにわたって非晶質
化する工程と、この非晶質化した部分の一部を除く他の
部分を含む前記単結晶シリコン基板に不純物を注入する
工程と、前記単結晶シリコン基板に熱処理を施し、前記
非晶質部分を修復すべく固相成長させると共に、前記注
入した不純物を、前記非晶質部分の前記不純物を注入し
なかった領域内に拡散させる工程とを備えることを特徴
とする。
法は、単結晶シリコン基板の表面下に不純物の拡散層を
備える半導体デバイスを製造する方法において、前記単
結晶シリコン基板の表面から所要深さにわたって非晶質
化する工程と、この非晶質化した部分の一部を除く他の
部分を含む前記単結晶シリコン基板に不純物を注入する
工程と、前記単結晶シリコン基板に熱処理を施し、前記
非晶質部分を修復すべく固相成長させると共に、前記注
入した不純物を、前記非晶質部分の前記不純物を注入し
なかった領域内に拡散させる工程とを備えることを特徴
とする。
【０００９】第３の発明に係る半導体デバイスの製造方
法は、単結晶シリコン基板の表面上にゲート酸化膜を隔
ててゲート電極を備え、またゲート酸化膜下の前記単結
晶シリコン基板内であって前記ゲート電極の両側にソー
ス及びドレイン領域を構成する不純物拡散層を形成して
なるＭＯＳトランジスタを含む半導体デバイスを製造す
る方法において、前記ゲート電極の両側に、単結晶シリ
コン基板の表面側からイオン注入して単結晶シリコンを
所定深さに非晶質化する工程と、前記ゲート酸化膜下で
対向する非晶質化した部分の端部を除く他の部分を含む
前記単結晶シリコン基板に不純物を注入する工程と、前
記単結晶シリコン基板に対し熱処理を施し、前記非晶質
部分を修復すべく固相成長させると共に、前記注入した
不純物を前記非晶質部分の対向する端部内に拡散させる
工程とを備えることを特徴とする。
法は、単結晶シリコン基板の表面上にゲート酸化膜を隔
ててゲート電極を備え、またゲート酸化膜下の前記単結
晶シリコン基板内であって前記ゲート電極の両側にソー
ス及びドレイン領域を構成する不純物拡散層を形成して
なるＭＯＳトランジスタを含む半導体デバイスを製造す
る方法において、前記ゲート電極の両側に、単結晶シリ
コン基板の表面側からイオン注入して単結晶シリコンを
所定深さに非晶質化する工程と、前記ゲート酸化膜下で
対向する非晶質化した部分の端部を除く他の部分を含む
前記単結晶シリコン基板に不純物を注入する工程と、前
記単結晶シリコン基板に対し熱処理を施し、前記非晶質
部分を修復すべく固相成長させると共に、前記注入した
不純物を前記非晶質部分の対向する端部内に拡散させる
工程とを備えることを特徴とする。
【００１０】
【作用】第１の発明にあっては、シリコン基板の不純物
領域に熱処理を施して不純物を非不純物領域に拡散させ
ることで、不純物の拡散域を制御し、浅い接合深さを持
つ不純物拡散層を形成することが可能となる。
領域に熱処理を施して不純物を非不純物領域に拡散させ
ることで、不純物の拡散域を制御し、浅い接合深さを持
つ不純物拡散層を形成することが可能となる。
【００１１】第２の発明にあっては、単結晶シリコン基
板の表面下を薄く非晶質化しておき、この非晶質部分の
一部を除いて他の部分に不純物をイオン注入し、非晶質
部分を固相成長させる際の熱処理により不純物をこの非
晶質部分における不純物のイオン注入が施されなかった
部分に不純物を拡散させることで、不純物の拡散域を非
晶質部分であった範囲内に制限し、極めて浅い接合深さ
を持つ不純物拡散層を形成し得ることとなる。
板の表面下を薄く非晶質化しておき、この非晶質部分の
一部を除いて他の部分に不純物をイオン注入し、非晶質
部分を固相成長させる際の熱処理により不純物をこの非
晶質部分における不純物のイオン注入が施されなかった
部分に不純物を拡散させることで、不純物の拡散域を非
晶質部分であった範囲内に制限し、極めて浅い接合深さ
を持つ不純物拡散層を形成し得ることとなる。
【００１２】第３の発明にあっては、ゲート電極下の単
結晶シリコン基板内で対向する不純物の拡散層端部を非
晶質部分内に限って対向させることで接合深さを浅くし
得て、短チャンネル効果の抑制、パンチスルーの防止が
可能となる。
結晶シリコン基板内で対向する不純物の拡散層端部を非
晶質部分内に限って対向させることで接合深さを浅くし
得て、短チャンネル効果の抑制、パンチスルーの防止が
可能となる。
【００１３】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。
具体的に説明する。
【００１４】（実施例１）図１は、本発明をシングル・
Ｓ／Ｄ（ソース／ドレイン）構造のｎ型ＭＯＳトランジ
スタの製造に適用した場合の作製プロセスの概略を示す
断面構造図である。
Ｓ／Ｄ（ソース／ドレイン）構造のｎ型ＭＯＳトランジ
スタの製造に適用した場合の作製プロセスの概略を示す
断面構造図である。
【００１５】 先ず、図１（ａ）に示す如く単結晶シ
リコン基板１の表面の熱酸化を行い、単結晶シリコン基
板１表面にゲート酸化膜２を形成する。その後、このゲ
ート酸化膜２の表面にＣＶＤ法により多結晶シリコンを
厚さ２０００Å、続いてシリコン酸化膜を厚さ２５００
Å堆積する。そして、フォトリソグラフィー工程で多結
晶シリコンのゲート電極３とシリコン酸化膜４を積層状
態にパターニング形成する。
リコン基板１の表面の熱酸化を行い、単結晶シリコン基
板１表面にゲート酸化膜２を形成する。その後、このゲ
ート酸化膜２の表面にＣＶＤ法により多結晶シリコンを
厚さ２０００Å、続いてシリコン酸化膜を厚さ２５００
Å堆積する。そして、フォトリソグラフィー工程で多結
晶シリコンのゲート電極３とシリコン酸化膜４を積層状
態にパターニング形成する。
【００１６】 次に、図１（ｂ）に示す如く単結晶シ
リコン基板１の表面側から、シリコン酸化膜４をマスク
にしてＳｉイオン，Ｇｅイオン、又はＳｉＣｌ，ＳｉＣ
ｌ2 ，ＳｉＣｌ3 等のイオン５を注入し、ゲート電極３
が形成されている領域の両側であって、且つ単結晶シリ
コン基板１におけるゲート酸化膜２の下部を、所要厚さ
に非晶質化し、６ａ，６ｂを形成する。この非晶質部分
６ａ，６ｂの両端部たるテイル部６ｃ，６ｃはゲート電
極３の下方に延在し、相互の間に所定の間隔を隔てて対
向している。
リコン基板１の表面側から、シリコン酸化膜４をマスク
にしてＳｉイオン，Ｇｅイオン、又はＳｉＣｌ，ＳｉＣ
ｌ2 ，ＳｉＣｌ3 等のイオン５を注入し、ゲート電極３
が形成されている領域の両側であって、且つ単結晶シリ
コン基板１におけるゲート酸化膜２の下部を、所要厚さ
に非晶質化し、６ａ，６ｂを形成する。この非晶質部分
６ａ，６ｂの両端部たるテイル部６ｃ，６ｃはゲート電
極３の下方に延在し、相互の間に所定の間隔を隔てて対
向している。
【００１７】 続いて、図１（ｃ）に示す如くＳｉＯ
2 の堆積及び異方性エッチングによりゲート電極３の側
周面にこれを覆う所要厚さのスペーサ７を形成し、その
後シリコン酸化膜４，スペーサ７をマスクにしてｎ型の
不純物イオン８の注入を行う。これによってゲート電極
３の両側であって、非晶質部分６ａ，６ｂのテイル部６
ｃ，６ｃを除く他の部分を含む単結晶シリコン基板１
に、前記非晶質部分６ａ，６ｂよりも深い範囲にわたっ
て、ソース及びドレインを構成する拡散層９ａ，９ｂを
形成する。
2 の堆積及び異方性エッチングによりゲート電極３の側
周面にこれを覆う所要厚さのスペーサ７を形成し、その
後シリコン酸化膜４，スペーサ７をマスクにしてｎ型の
不純物イオン８の注入を行う。これによってゲート電極
３の両側であって、非晶質部分６ａ，６ｂのテイル部６
ｃ，６ｃを除く他の部分を含む単結晶シリコン基板１
に、前記非晶質部分６ａ，６ｂよりも深い範囲にわたっ
て、ソース及びドレインを構成する拡散層９ａ，９ｂを
形成する。
【００１８】 イオン注入による損傷部分を修復すべ
く数百℃の低温で加熱し、固相成長により単結晶の回復
を行う。この時、イオン注入された不純物は非晶質部分
６ａ，６ａの各テイル部６ｃ，６ｃ及び単結晶シリコン
基板１内の単結晶シリコン内に拡散するが、テイル部分
６ｃ，６ｃ内への拡散は単結晶シリコン内への拡散より
もより速く進行するからテイル部分６ｃ，６ｃ内への拡
散が終了した時点で熱処理を中止することで、単結晶シ
リコン内により深く不純物が拡散することが防止出来る
こととなる。この結果、図１（ｄ）に示す如くゲート電
極３下にこれとゲート酸化膜２を隔てて極めて浅いテイ
ル部１０ｃ，１０ｃを持つ拡散層１０ａ，１０ｂが形成
される。その後、高温，短時間のＲＴＡ（Rapid Therma
l Annealing ）により、活性化処理を行う。
く数百℃の低温で加熱し、固相成長により単結晶の回復
を行う。この時、イオン注入された不純物は非晶質部分
６ａ，６ａの各テイル部６ｃ，６ｃ及び単結晶シリコン
基板１内の単結晶シリコン内に拡散するが、テイル部分
６ｃ，６ｃ内への拡散は単結晶シリコン内への拡散より
もより速く進行するからテイル部分６ｃ，６ｃ内への拡
散が終了した時点で熱処理を中止することで、単結晶シ
リコン内により深く不純物が拡散することが防止出来る
こととなる。この結果、図１（ｄ）に示す如くゲート電
極３下にこれとゲート酸化膜２を隔てて極めて浅いテイ
ル部１０ｃ，１０ｃを持つ拡散層１０ａ，１０ｂが形成
される。その後、高温，短時間のＲＴＡ（Rapid Therma
l Annealing ）により、活性化処理を行う。
【００１９】このような実施例１にあっては、シリコン
基板１のゲート酸化膜下に非晶質部分６ａ，６ｂをその
テイル部６ｃがゲート電極３下に及ぶよう形成してお
き、非晶質部分６ａ，６ｂを固相成長により単結晶化す
るための熱処理過程でイオン注入された不純物を非晶質
部分６ａ，６ｂ内に拡散させることで、接合深さが極め
て浅いテイル部１０ｃ，１０ｃを持つ拡散層１０ａ，１
０ｂを形成し得ることとなる。
基板１のゲート酸化膜下に非晶質部分６ａ，６ｂをその
テイル部６ｃがゲート電極３下に及ぶよう形成してお
き、非晶質部分６ａ，６ｂを固相成長により単結晶化す
るための熱処理過程でイオン注入された不純物を非晶質
部分６ａ，６ｂ内に拡散させることで、接合深さが極め
て浅いテイル部１０ｃ，１０ｃを持つ拡散層１０ａ，１
０ｂを形成し得ることとなる。
【００２０】（実施例２）この実施例２にあっては、拡
散層の不純物濃度を２回の不純物の注入により、より適
正に調整可能としてある。図２は、本発明をＬＤＤ構造
のｎ型ＭＯＳトランジスタの製造に適用した場合の作製
プロセスの概略を示す断面構造図である。
散層の不純物濃度を２回の不純物の注入により、より適
正に調整可能としてある。図２は、本発明をＬＤＤ構造
のｎ型ＭＯＳトランジスタの製造に適用した場合の作製
プロセスの概略を示す断面構造図である。
【００２１】実施例２における、図２（ａ）〜図２
（ｄ）に示す工程は実施例１の〜に示す工程と実質
的に同じである。従って実施例２は実施例１の工程に、
更に図２（ｅ）に示す工程を付加したのと実質的に同じ
となっており、対応する部位には同じ番号を付して説明
を省略する。
（ｄ）に示す工程は実施例１の〜に示す工程と実質
的に同じである。従って実施例２は実施例１の工程に、
更に図２（ｅ）に示す工程を付加したのと実質的に同じ
となっており、対応する部位には同じ番号を付して説明
を省略する。
【００２２】 実施例１と同じ 実施例１と同じ 実施例１と同じ 実施例１と同じ 図２（ｅ）に示す如くシリコン酸化膜４及びスペー
サ７をマスクとして単結晶シリコン基板１の表面側から
ｎ型の不純物イオン１１を注入することにより、拡散層
１０ａ，１０ｂのテイル部１０ｃを除く他の部分と略オ
ーバラップさせて高濃度の不純物拡散層であるｎ+ 型の
拡散層１２ａ，１２ｂを形成する。このような実施例２
にあっては図２（ｅ）に示す如き不純物のイオン注入に
より不純物濃度をより適正に設定することが可能とな
る。
サ７をマスクとして単結晶シリコン基板１の表面側から
ｎ型の不純物イオン１１を注入することにより、拡散層
１０ａ，１０ｂのテイル部１０ｃを除く他の部分と略オ
ーバラップさせて高濃度の不純物拡散層であるｎ+ 型の
拡散層１２ａ，１２ｂを形成する。このような実施例２
にあっては図２（ｅ）に示す如き不純物のイオン注入に
より不純物濃度をより適正に設定することが可能とな
る。
【００２３】（実施例３）この実施例３では、スペーサ
の幅を変更することで拡散層間の離隔寸法を任意に設定
可能となっている。図３は、本発明をＬＤＤ構造のＭＯ
Ｓトランジスタの製造に適用した場合の実施例３の作製
プロセスの概略を示す断面構造図である。
の幅を変更することで拡散層間の離隔寸法を任意に設定
可能となっている。図３は、本発明をＬＤＤ構造のＭＯ
Ｓトランジスタの製造に適用した場合の実施例３の作製
プロセスの概略を示す断面構造図である。
【００２４】図３（ａ）〜図３（ｄ）に示す工程は実施
例１のそれと実質的に同じである。従って、実施例３は
実施例１の工程に図３（ｅ）に示す工程を付加したのと
実質的に同じとなっており、対応する部位には同じ番号
を付して説明を省略する。
例１のそれと実質的に同じである。従って、実施例３は
実施例１の工程に図３（ｅ）に示す工程を付加したのと
実質的に同じとなっており、対応する部位には同じ番号
を付して説明を省略する。
【００２５】 実施例１と同じ 実施例１と同じ 実施例１と同じ 実施例１と同じ 図３（ｅ）に示す如く、ＳｉＯ2 の堆積及び異方エ
ッチングによりゲート電極３の側周面を覆うスペーサ７
の厚さを大きくしてスペーサ１４を形成した後、ｎ型の
不純物イオン１１を注入することにより、高濃度不純物
拡散層であるｎ+拡散層１２ａ，１２ｂを形成する。こ
のような実施例３にあっては、スペーサ１４の幅を適正
に設定することで拡散層１２ａ，１２ｂ間の離隔寸法を
適正に設定制御し得ることとなる。
ッチングによりゲート電極３の側周面を覆うスペーサ７
の厚さを大きくしてスペーサ１４を形成した後、ｎ型の
不純物イオン１１を注入することにより、高濃度不純物
拡散層であるｎ+拡散層１２ａ，１２ｂを形成する。こ
のような実施例３にあっては、スペーサ１４の幅を適正
に設定することで拡散層１２ａ，１２ｂ間の離隔寸法を
適正に設定制御し得ることとなる。
【００２６】（実施例４）この実施例４では実施例１〜
３で用いたスペーサ７，１４を作成する工程を省略した
工程となっている。図４は、本発明をシングル・Ｓ／Ｄ
（ソース／ドレイン）構造のｎ型ＭＯＳトランジスタの
製造に適用した場合を示す実施例４の作製プロセスの概
略を示す断面構造図である。
３で用いたスペーサ７，１４を作成する工程を省略した
工程となっている。図４は、本発明をシングル・Ｓ／Ｄ
（ソース／ドレイン）構造のｎ型ＭＯＳトランジスタの
製造に適用した場合を示す実施例４の作製プロセスの概
略を示す断面構造図である。
【００２７】 実施例１と同じ 続いて、図４（ｂ）に示す如く、シリコン酸化膜４
をマスクにしてＳｉイオン，ＳｉＣｌイオン等のイオン
５を単結晶シリコン基板１表面に対し非直角の状態で注
入し、ゲート電極３が形成されている領域の両側であっ
て、且つ単結晶シリコン基板１におけるゲート酸化膜２
の下部を、所要厚さに非晶質化し、６ａ，６ｂを形成す
る。この非晶質部分６ａ，６ｂ両端部たるテイル部６ｃ
はゲート電極３の下方に延在し、相互の間に所定の間隔
を隔てて対向している。
をマスクにしてＳｉイオン，ＳｉＣｌイオン等のイオン
５を単結晶シリコン基板１表面に対し非直角の状態で注
入し、ゲート電極３が形成されている領域の両側であっ
て、且つ単結晶シリコン基板１におけるゲート酸化膜２
の下部を、所要厚さに非晶質化し、６ａ，６ｂを形成す
る。この非晶質部分６ａ，６ｂ両端部たるテイル部６ｃ
はゲート電極３の下方に延在し、相互の間に所定の間隔
を隔てて対向している。
【００２８】 続いて、図４（ｃ）に示す如く、シリ
コン酸化膜４をマスクにしてｎ型の不純物イオン８の注
入を行う。これによってゲート電極３の両側であって、
非晶質部分６ａ，６ｂのテイル部６ｃ，６ｃを除く他の
部分を含む単結晶シリコン基板１に、前記非晶質部分６
ａ，６ｂよりも深い範囲にわたってソース及びドレイン
を構成する拡散層９ａ，９ｂを形成する。
コン酸化膜４をマスクにしてｎ型の不純物イオン８の注
入を行う。これによってゲート電極３の両側であって、
非晶質部分６ａ，６ｂのテイル部６ｃ，６ｃを除く他の
部分を含む単結晶シリコン基板１に、前記非晶質部分６
ａ，６ｂよりも深い範囲にわたってソース及びドレイン
を構成する拡散層９ａ，９ｂを形成する。
【００２９】 イオン注入により損傷分を修復すべく
単結晶シリコン基板１を数百℃の低温で加熱し、固相成
長により単結晶の回復を行う。この時、イオン注入され
た不純物は非晶質部分６ａ，６ｂの各テイル部６ｃ，６
ｃ及び単結晶シリコン基板１内の単結晶シリコン内に拡
散するが、テイル部６ｃ，６ｃ内への拡散は単結晶シリ
コン内への拡散よりもより速く進行するからテイル部分
６ｃ，６ｃ内への拡散が終了した時点で熱処理を中止す
ることで、単結晶シリコン内により深く不純物が拡散す
ることが防止出来ることとなる。この結果、図４（ｄ）
に示す如くゲート電極３下にこれとゲート酸化膜２を隔
てて極めて浅いテイル部１０ｃ，１０ｃを持つ拡散層１
０ａ，１０ｂが形成される。その後、高温，短時間のＲ
ＴＡ（Rapid Thermal Annealing ）により、活性化処理
を行う。このような実施例４にあっては、実施例１〜３
において形成したスペーサ７の形成工程が不要となり、
スループットに要する時間が速くなる。
単結晶シリコン基板１を数百℃の低温で加熱し、固相成
長により単結晶の回復を行う。この時、イオン注入され
た不純物は非晶質部分６ａ，６ｂの各テイル部６ｃ，６
ｃ及び単結晶シリコン基板１内の単結晶シリコン内に拡
散するが、テイル部６ｃ，６ｃ内への拡散は単結晶シリ
コン内への拡散よりもより速く進行するからテイル部分
６ｃ，６ｃ内への拡散が終了した時点で熱処理を中止す
ることで、単結晶シリコン内により深く不純物が拡散す
ることが防止出来ることとなる。この結果、図４（ｄ）
に示す如くゲート電極３下にこれとゲート酸化膜２を隔
てて極めて浅いテイル部１０ｃ，１０ｃを持つ拡散層１
０ａ，１０ｂが形成される。その後、高温，短時間のＲ
ＴＡ（Rapid Thermal Annealing ）により、活性化処理
を行う。このような実施例４にあっては、実施例１〜３
において形成したスペーサ７の形成工程が不要となり、
スループットに要する時間が速くなる。
【００３０】
【発明の効果】第１の発明にあっては、不純物領域に熱
処理を施して不純物を非不純物領域に拡散することで浅
い接合深さを持つ拡散層の形成が可能となり、短チャネ
ル効果の制御、パンチスルー現象の防止機能を高め得
る。
処理を施して不純物を非不純物領域に拡散することで浅
い接合深さを持つ拡散層の形成が可能となり、短チャネ
ル効果の制御、パンチスルー現象の防止機能を高め得
る。
【００３１】第２，第３の発明にあっては、単結晶シリ
コン基板の表面から所要深さにわたって非晶質化し、こ
の非晶質化した部分の一部を除く部分に不純物を注入
し、熱処理を施すことで非晶質部分に固相成長を行わせ
ると共に、不純物を非晶質部分における不純物を注入し
なかった領域内に拡散させることで、不純物を非晶質部
分内に留めることが可能となり、接合深さも非晶質部分
内に制限出来、接合深さを極めて浅くすることが出来、
同様に短チャネル効果の制御、パンチスルー現象の防止
機能を高め得る。
コン基板の表面から所要深さにわたって非晶質化し、こ
の非晶質化した部分の一部を除く部分に不純物を注入
し、熱処理を施すことで非晶質部分に固相成長を行わせ
ると共に、不純物を非晶質部分における不純物を注入し
なかった領域内に拡散させることで、不純物を非晶質部
分内に留めることが可能となり、接合深さも非晶質部分
内に制限出来、接合深さを極めて浅くすることが出来、
同様に短チャネル効果の制御、パンチスルー現象の防止
機能を高め得る。
【図１】本発明をシングルＳ／Ｄ構造のＭＯＳトランジ
スタの製造に適用した場合の作製プロセスの断面構造図
である。
スタの製造に適用した場合の作製プロセスの断面構造図
である。
【図２】本発明をＬＤＤ構造のＭＯＳトランジスタの製
造に適用した場合の作製プロセスを示す断面構造図であ
る。
造に適用した場合の作製プロセスを示す断面構造図であ
る。
【図３】本発明をＬＤＤ構造のＭＯＳトランジスタの製
造に適用した場合の作製プロセスを示す断面構造図であ
る。
造に適用した場合の作製プロセスを示す断面構造図であ
る。
【図４】本発明をシングルＳ／Ｄ構造のＭＯＳトランジ
スタの製造に適用した場合の作製プロセスを示す断面構
造図である。
スタの製造に適用した場合の作製プロセスを示す断面構
造図である。
【図５】従来のＬＤＤ構造のＭＯＳトランジスタ作製プ
ロセスを示す断面構造図である。
ロセスを示す断面構造図である。
【符号の説明】 １ 単結晶シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ シリコン酸化膜 ６ａ，６ｂ 非晶質部分 ６ｃ テイル部 ９ａ，９ｂ 拡散層 １０ａ，１０ｂ 拡散層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (3)
- 【請求項１】 シリコン基板の不純物領域に熱処理を施
して非不純物領域に不純物を拡散させることを特徴とす
る半導体デバイスの製造方法。 - 【請求項２】 単結晶シリコン基板の表面下に不純物の
拡散層を備える半導体デバイスを製造する方法におい
て、前記単結晶シリコン基板の表面から所要深さにわた
って非晶質化する工程と、この非晶質化した部分の一部
を除く他の部分を含む前記単結晶シリコン基板に不純物
を注入する工程と、前記単結晶シリコン基板に熱処理を
施し、前記非晶質部分を修復すべく固相成長させると共
に、前記注入した不純物を、前記非晶質部分の前記不純
物を注入しなかった領域内に拡散させる工程とを備える
ことを特徴とする半導体デバイスの製造方法。 - 【請求項３】 単結晶シリコン基板の表面上にゲート酸
化膜を隔ててゲート電極を備え、またゲート酸化膜下の
前記単結晶シリコン基板内であって前記ゲート電極の両
側にソース及びドレイン領域を構成する不純物拡散層を
形成してなるＭＯＳトランジスタを含む半導体デバイス
を製造する方法において、前記ゲート電極の両側に、単
結晶シリコン基板の表面側からイオン注入して単結晶シ
リコンを所定深さに非晶質化する工程と、前記ゲート酸
化膜下で対向する非晶質化した部分の端部を除く他の部
分を含む前記単結晶シリコン基板に不純物を注入する工
程と、前記単結晶シリコン基板に対し熱処理を施し、前
記非晶質部分を修復すべく固相成長させると共に、前記
注入した不純物を前記非晶質部分の対向する端部内に拡
散させる工程とを備えることを特徴とする半導体デバイ
スの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001394A JPH07321313A (ja) | 1994-05-24 | 1994-05-24 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11001394A JPH07321313A (ja) | 1994-05-24 | 1994-05-24 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321313A true JPH07321313A (ja) | 1995-12-08 |
Family
ID=14524915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11001394A Pending JPH07321313A (ja) | 1994-05-24 | 1994-05-24 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321313A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573160B2 (en) * | 2000-05-26 | 2003-06-03 | Motorola, Inc. | Method of recrystallizing an amorphous region of a semiconductor |
| JP2005129930A (ja) * | 2003-10-17 | 2005-05-19 | Interuniv Micro Electronica Centrum Vzw | 半導体基盤に活性化不純物の階層構造を提供する方法 |
| KR100713680B1 (ko) * | 2005-03-30 | 2007-05-02 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
-
1994
- 1994-05-24 JP JP11001394A patent/JPH07321313A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573160B2 (en) * | 2000-05-26 | 2003-06-03 | Motorola, Inc. | Method of recrystallizing an amorphous region of a semiconductor |
| JP2005129930A (ja) * | 2003-10-17 | 2005-05-19 | Interuniv Micro Electronica Centrum Vzw | 半導体基盤に活性化不純物の階層構造を提供する方法 |
| KR100713680B1 (ko) * | 2005-03-30 | 2007-05-02 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
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