JP5138126B2 - 半導体装置のレイアウト方法 - Google Patents
半導体装置のレイアウト方法 Download PDFInfo
- Publication number
- JP5138126B2 JP5138126B2 JP14225599A JP14225599A JP5138126B2 JP 5138126 B2 JP5138126 B2 JP 5138126B2 JP 14225599 A JP14225599 A JP 14225599A JP 14225599 A JP14225599 A JP 14225599A JP 5138126 B2 JP5138126 B2 JP 5138126B2
- Authority
- JP
- Japan
- Prior art keywords
- gates
- transistors
- layout
- layout method
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 133
- 239000004065 semiconductor Substances 0.000 title claims description 49
- 239000000758 substrate Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 23
- 238000005530 etching Methods 0.000 description 19
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置のレイアウト方法及びその半導体装置に係るもので、特にフォト工程とエッチング工程で発生する工程偏差の変化を減らし得る半導体装置のレイアウト方法及びその半導体装置に関する。
【0002】
【従来の技術】
半導体装置が採用されたシステムの性能向上のためには、半導体装置の高速化及び高集積化が要求されている。このような半導体装置の高速化及び高集積化に従い、そのレイアウト方法は回路設計及び工程技術と共にその重要性が増しつつある。
【0003】
図11は、一般の半導体メモリ装置のレイアウト例を示すブロック図であって、メモリセルアレイブロック30-1,30-2,...,30-n、ブロック行デコーダー32-1,32-2,...,32-n、ビットラインプリチャージ回路34、ブロックセレクタ36、列選択ゲート38、センス増幅器/ライトドライバ40、列デコーダー42、広域行デコーダー44、列アドレス入力バッファ46、データ入出力バッファ48、制御信号入力バッファ50、及び行アドレス入力バッファ52からなっている。
【0004】
即ち、半導体メモリ装置のレイアウトは、大きく、メモリセルアレイ30と、メモリセルアレイ30へのデータ入出力を制御するための回路からなる周辺回路とに分けられる。
【0005】
図12は、一般のセンス増幅器の構成を示す回路図であって、PMOSトランジスタP1,P2,P3、及びNMOSトランジスタN1,N2,N3,N4からなっている。
【0006】
図13乃至図18は、従来のレイアウト方法による図12のセンス増幅器のレイアウトを示す。
【0007】
図13は、センス増幅器を構成するトランジスタのソース、ドレイン、及びゲートの配置を示す。
【0008】
図13において、PMOSトランジスタP1,P2,P3のソースはP1S,P2S,P3Sで、ドレインはP1D,P2D,P3Dで、ゲートはP1G,P2G,P3Gでそれぞれ示し、NMOSトランジスタN1,N2,N3のソースはN1S,N2S,N3Sで、ドレインはN1D,N2D,N3Dで、ゲートはN1G,N2G,N3Gでそれぞれ示す。60,66はバイアスラインを示し、62,64は電源ラインをそれぞれ示す。そして、W1,W2はトランジスタの幅を示し、Lはトランジスタの長さを示す。
【0009】
まず、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートは、1つの共通端子から2つに分離されて配置されている。従って、これらのトランジスタのソースも2つに分離されて配置されている。そして、NMOSトランジスタN1,N2のゲートの幅W1がPMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートの幅W2よりも小さく、PMOSトランジスタP1,P2,P3,P4及びNMOSトランジスタN1,N2,N3のゲートの長さLは全てが同様である。
【0010】
即ち、図13に示したように、従来のレイアウト方法は、1つのトランジスタを構成する分離されたゲート間の間隔aは全てが同様であるが、それぞれのトランジスタのゲート間の間隔b,c,dが不規則的に配列されているので、フォト工程での光の反射とエッチング工程での不均一性の問題のために工程偏差の変化が増加する。
【0011】
図14は、図13に示したレイアウトにコンタクトを形成したものであり、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN1,N2,N3のソース、ドレイン、ゲート共通端子、電源ライン、及びバイアスラインにコンタクトを形成したものを示す。図14で、四角で表示した部分70がコンタクト形成部分になる。
【0012】
図15は、図14に示したコンタクトにメタルを形成したものであり、コンタクトされた部分70と電源ライン60,66に全体的にメタルMEIを形成したものを示す。図15において、斜線の引いた部分がメタルを形成する部分になる。
【0013】
図16は、図15に形成されたメタルにコンタクトを形成したものを示し、図16で濃い色の四角で表示した部分72がコンタクト形成部分になる。
【0014】
図17は、図16にコンタクトメタルラインを形成したものであり、斜線の引いた部分ME2がメタル形成部分になる。即ち、図12に示したセンス増幅器のトランジスタのゲート、ドレイン、及びソースをメタルで連結したものである。図12で、メタルライン74は制御信号CONの印加ラインを、メタルライン76は入力信号Dの印加ラインを、メタルライン78は入力信号DBの印加ラインを、メタルライン80はPMOSトランジスタP1及びNMOSトランジスタN1,N2のゲート連結ラインをそれぞれ示す。
【0015】
図18は、図17に示したメタルラインME2に電源電圧と接地電圧を印加するためのメタルME3を示すものであり、網点で表示した部分がメタルME3の形成される部分になり、格子形に表示された部分82はビアコンタクトを示すものであり、この部分とメタルME3が連結されて電源電圧と接地電圧が印加される。
【0016】
図13を見れば、従来の半導体メモリ装置のレイアウト方法上の問題点は分かるが、ここに図16乃至図18を示したのは、図12に示したセンス増幅器のレイアウトを概略的に示すためである。
【0017】
【発明が解決しようとする課題】
ところが、従来の半導体装置の工程技術中、フォト工程における光の反射とエッチング工程における不均一性に起因して、トランジスタのゲートの工程偏差の変化が誘発される。
【0018】
工程偏差とは、フォト工程の後にゲートの長さの変化を測定した値をいう。そこで、工程偏差が変化すると、トランジスタのしきい電圧が変化し、このようなしきい電圧の変化のためトランジスタが設計者が設計した通りの動作を行うことができなくなる。
【0019】
そこで、半導体装置の製造の際にこれら工程上で発生される工程偏差の変化を最小化するための工夫が続けられている。
【0020】
図9は、半導体工程中、フォト工程における問題点を説明するための図であって、シリコン10、二酸化ケイ素12、アルミニウム14、フォトレジスト16、透明グラス18、及び不透明膜20をそれぞれ示す。
【0021】
図9に示したように、アルミニウム14上がフォトレジスト16で覆われた状態で、フォト工程を行ったときに、アルミニウム14は光をほとんど吸収せずに反射する。ところが、アルミニウム14が傾斜角θを有して蒸着されている場合は、傾斜面での光の反射のために所望のパターンを形成することができなくなる。
【0022】
然るに、従来の半導体装置のレイアウト方法は、ゲートの間隔が不規則的に配列されているため、図9に示した傾斜角θが一定せず、傾斜角θに従い光りの反射角が異なって、形成されたゲート間に工程偏差の変化が起こるようになる。
【0023】
図10は、半導体工程中のエッチング工程上での問題点を説明するためのものであって、シリコン10、二酸化ケイ素12、及びフォトレジスタ16をそれぞれ示す。
【0024】
図10に示すように、酸化膜蝕刻は円状に広がってシリコン10が現れるまで続く。即ち、円の形状が大きくなるほど、フォトレジスト16のアンダカットが甚だしくなる。アンダカットの起こされる範囲はフォトレジスト16が除去されるまでは分からないので、酸化膜パターンのエッジ部の形状(図10の点線で示した形状)はアンダカットの程度を示す良い尺度になる。即ち、エッチング工程上での不均一性のために工程偏差の変化が発生する。
【0025】
即ち、従来の半導体装置のレイアウト方法は、半導体装置を構成するトランジスタのゲートの間隔が不規則に配列されているので、フォト工程で光の反射によりこれらゲート間の工程偏差の変化が増加され、又、エッチング工程でエッチングの不均一性によっても工程偏差の変化が増加される。
【0026】
又、従来の半導体メモリ装置の周辺回路のレイアウト方法においても、一般の半導体装置のレイアウト方法と同様な方法によるため、フォト工程とエッチング工程とにおける工程偏差の変化が増加する。
【0027】
特に、従来の半導体メモリ装置のセンス増幅器は、入力信号の微小な電圧差を増幅して出力する回路であり、しきい電圧の変化に敏感な回路である。従って、これらのセンス増幅器を構成するトランジスタのしきい電圧のミスマッチを除去することは相当に重要である。しかし、従来のセンス増幅器のレイアウト方法においても一般の半導体装置のレイアウト方法と同様な方法によるので、フォト工程とエッチング工程で工程偏差の変化が増加する。
【0028】
即ち、フォト工程上で発生された工程偏差の変化にエッチング工程で発生された工程偏差の変化が加えられて、工程偏差の変化が一層増加するという問題点があった。
【0029】
上述のようなフォト工程とエッチング工程上の問題はよく知られた問題点で、このような工程上での問題のために発生されるゲート間の工程偏差の変化はトランジスタのしきい電圧の変化を招来するため、この変化を最小化する必要がある。
【0030】
本発明の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化できる半導体装置のレイアウト方法を提供することにある。
【0031】
本発明の他の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化できる半導体メモリ装置の周辺回路のレイアウト方法を提供することにある。
【0032】
本発明の又他の目的は、フォト工程とエッチング工程で発生する工程偏差の変化を最小化して、センス増幅器を構成するトランジスタのしきい電圧のミスマッチを減らし得る半導体メモリ装置のセンス増幅器のレイアウト方法を提供することにある。
【0033】
【課題を解決するための手段】
前記目的を達成するため本発明に係る半導体装置のレイアウト方法は、半導体基板内に形成された少なくとも1つの第1電極と第2電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個の各アクチブ領域の少なくとも1つの第1電極と第2電極との間に位置し前記半導体基板上に所定の幅と長さを有する少なくとも1つの同一間隔で分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間、又は間及び外部に、所定の幅と長さを有して、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同様な間隔で配置された複数個のダミーゲートを配置する段階とを備えたことを特徴とする。
【0034】
前記他の目的を達成するための本発明に係る半導体メモリ装置の周辺回路のレイアウト方法は、前記半導体装置のレイアウト方法に従い配置することを特徴とする。
【0035】
前記又他の目的を達成するための本発明に係る半導体メモリ装置のセンス増幅器のレイアウト方法は、前記半導体装置のレイアウト方法に従いセンス増幅器を構成するデータ入力及び制御信号入力トランジスタを配置することを特徴とする。
【0036】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【0037】
図1は、本発明に係るレイアウト方法による一レイアウト例を示し、図13に示したレイアウトに対し、分離されたゲートの間隔aと同一の間隔aを有するダミーゲートDG1,DG2を、センス増幅器を構成するトランジスタのゲート間に配置して、構成されている。
【0038】
図1において、ダミーゲートDG1,DG2の共通ラインが1つに連結されているが、これらの共通ラインは適切に分離して構成することもできる。
【0039】
このように形成されたダミーゲートは、センス増幅器の回路動作には影響を与えない。
【0040】
図1に示したゲート形成以降のレイアウトは、図14乃至図18に示した従来のレイアウト方法に従い配置されてもよいし、別の方法により配置してもよい。
【0041】
即ち、図1に示した本発明のセンス増幅器のレイアウト方法は、実際の動作のために形成されたゲートと同じ間隔のダミーゲートを、実際の動作のために形成されたゲートの間及び外部に配置して構成されている。
【0042】
従って、半導体製造工程中にフォト工程とエッチング工程で発生する工程偏差の変化を最小化できる。
【0043】
図2乃至図7は、本発明に係るレイアウト方法による図12に示したセンス増幅器の他の実施例のレイアウト方法を説明する図である。
【0044】
図2は、センス増幅器を構成するトランジスタのソース、ドレイン、及びゲートの配置を示す。
【0045】
図2において、PMOSトランジスタP1,P2,P3のソースはP1S,P2S,P3Sで、ドレインはP1D,P2D,P3Dで、ゲートはP1G,P2G,P3Gでそれぞれ示し、NMOSトランジスタN1,N2,N3のソースはN1S,N2S,N3Sで、ドレインはN1D,N2D,N3Dで、ゲートはN1G,N2G,N3Gでそれぞれ示し、60,66はバイアスラインを、62,64は電源ラインを示す。そして、DG1,DG2,DG3,DG4,DG5,DG6は各トランジスタの間と外部に、分離されたゲート間の間隔aと同じ間隔で形成されたダミーゲートをそれぞれ示す。
【0046】
まず、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートは、1つの共通端子から4個に分離されて配置されている。従って、これらのトランジスタのソースは3個に分離され、ドレインは2個に分離されて配置されている。そして、LはトランジスタP1,P2,P3,P4,N1,N2,N3のゲート及びダミーゲートDG1,DG2,DG3,DG4,DG5,DG6の長さを、W2/2はPMOSトランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲートの幅を、W1/2はNMOSトランジスタN1,N2のゲートの幅を、W3はダミーゲートDG5,DG6の幅を、W4,W5はダミーゲートDG1,DG4の幅を、W4はダミーゲートDG2,DG3の幅をそれぞれ示す。このとき、W3とW4はW7とW8の幅内で流動的とすることができる。
【0047】
即ち、図1に示したように、1つのトランジスタを構成する分離されたゲート間の間隔aと各トランジスタ間の間隔aが全て同様である。
【0048】
図1のレイアウトは図13に示したレイアウトにダミーゲートDG1,DG2,DG3,DG4,DG5,DG6を追加して配置したことが相異している。
【0049】
図2では1つのゲートが4個に分離される例を示したが、1つのゲートは4個以上に分離されて配置されてもかまわない。
【0050】
本実施の形態では、工程偏差の変化を減らすために、図2に示したようにゲートを同一な間隔aで配置して構成している。
【0051】
図3は、図2に示したレイアウトにコンタクトを形成した状態を示すものであって、PMOSトランジスタP1,P2,P3及びNMOSトランジスタN1,N2,N3のソース、ドレイン、及びゲートの共通点とバイアスラインにコンタクトを形成したものを示す。図3で、四角形で表示した部分90がコンタクト形成部分になる。
【0052】
図4は、図3に形成されたコンタクトにメタルを形成したもので、コンタクトになる部分とバイアスライン60,66に全体的にメタルを形成したものを示す。図4で、斜線の引いた部分ME1がメタルを形成した部分になる。
【0053】
図5は、図4に形成されたメタルME1にコンタクトを形成したものを示し、濃い色の四角形に表示した部分92がコンタクト形成部分になる。
【0054】
図6は、図5に示したコンタクトにメタルラインを形成したものを示し、斜線の引いた部分ME2がメタル形成部分になる。即ち、図12に示したセンス増幅器のトランジスタ間をメタルラインに連結したものである。そして、メタルライン94は制御信号CONの印加ラインを、メタルライン96はデータDの入力ラインを、メタルライン98はデータDBの入力ラインを、メタルライン100は出力信号OUTの発生ラインをそれぞれ示す。
【0055】
図7は、電源電圧印加ライン102と接地電圧印加ライン104をそれぞれ示す。
【0056】
図2には、本発明に係るセンス増幅器のレイアウト方法が図示されでいるが、図3乃至図7のレイアウトは別の方法により配置されてもかまわない。ここで、図3乃至図7を示した理由は、本発明の方法によってゲートを配列してもセンス増幅器をレイアウトすることができることを現すためである。
【0057】
即ち、本発明のレイアウト方法は、周辺回路を構成するトランジスタの実際の動作のために形成されるゲートの間及び外部に、実際の動作とは無関係のダミーゲートを配置することを特徴とする。ところが、これらゲートの全てが同じ間隔に分離されて配置されるので、フォト工程とエッチング工程で発生される工程偏差の変化を最小化できる。
【0058】
上述した実施の形態では、ゲートの間及び外部にダミーゲートを配置することを示したが、ゲートの間のみにダミーゲートを配置することもできる。
【0059】
図8は、従来の方法と本発明の方法によりレイアウトする場合の工程偏差の変化を示すグラフであって、横軸は測定されたゲートの数を示し、縦軸は工程偏差(即ち、測定されたゲートのそれぞれの長さ(μm))を示す。
【0060】
従来の方法と本発明の方法により配置して製造した後、17個のゲートの工程偏差を測定した結果、従来の方法により配置した場合よりも本発明の方法により配置した場合の工程偏差の変化率が減ることがわかる。下記の表は最大、最小及び平均工程偏差と変化率を数値的に示している。
【0061】
【表1】
【0062】
前表から、従来の方法よりも本発明の方法によりレイアウトした場合に工程偏差の変化率が0.005μm程度減らしていることがわかる。
【0063】
上述の実施の形態で、半導体メモリ装置のセンス増幅器のレイアウトを示すことにより、本発明のレイアウト方法を説明したが、このようなレイアウト方法を半導体装置及び半導体メモリ装置の周辺回路のレイアウトのときに適用して工程偏差の変化を最小化できる。
【0064】
そして、半導体メモリ装置のセンス増幅器を構成するデータが入力されるトランジスタ、及びセンス増幅器イネーブル信号が入力されるトランジスタ、即ち、図13に示した回路のNMOSトランジスタN1,N2,N3,N4を本発明のレイアウト方法によりレイアウトすると、工程偏差の変化を減らしてしきい電圧のミスマッチを減らすことが出きる。
【0065】
即ち、本発明のレイアウト方法は、半導体装置、及び半導体メモリ装置の周辺回路のレイアウトのときにこれらの回路を構成するトランジスタのゲート間の間隔を全て同様な間隔で配置するためにダミーゲートを追加形成するものである。
【0066】
従って、本来形成されたゲートの間と外部(又はあいだに)に同一間隔でゲートを配置することにより、フォト工程とエッチング工程で発生されるトランジスタ間の工程偏差の変化を最小化できる。
【0067】
【発明の効果】
以上説明したように、本発明のレイアウト方法は、周辺回路を構成するトランジスタのゲート間の間隔をダミーゲートを用いて同一な間隔で配置することにより、工程偏差の変化を最小化できる。
【0068】
そして、工程偏差の変化が最小化されるに従いトランジスタのしきい電圧の変化を減らすことにより、半導体メモリ装置の信頼性を向上させることができる。
【図面の簡単な説明】
【図1】本発明に係るレイアウト方法による一実施の形態の図12に示したセンス増幅器のレイアウトを示す図である。
【図2】本発明に係るレイアウト方法による他の実施の形態の図12に示したセンス増幅器のレイアウトを示す図である。
【図3】本発明に係るレイアウト方法による他の実施の形態の図12に示したセンス増幅器のレイアウトを示す図である。
【図4】本発明に係るレイアウト方法による他の実施の形態の図12に示したセンス増幅器のレイアウトを示す図である。
【図5】本発明に係るレイアウト方法による他の実施の形態の図12に示したセンス増幅器のレイアウトを示す図である。
【図6】本発明に係るレイアウト方法による他の実施の形態の図12に示したセンス増幅器のレイアウトを示す図である。
【図7】本発明に係るレイアウト方法による他の実施の形態の図12に示したセンス増幅器のレイアウトを示す図である。
【図8】従来の方法と本発明の方法によりレイアウトされた場合の工程偏差の変化を示すグラフ図である。
【図9】フォト工程における問題点を説明する図である。
【図10】エッチング工程における問題点を説明する図である。
【図11】一般の半導体メモリ装置の実施の形態のレイアウトを示す図である。
【図12】一般のセンス増幅器の回路図である。
【図13】従来のレイアウト方法による図12に示したセンス増幅器のレイアウトを示す図である。
【図14】従来のレイアウト方法による図12に示したセンス増幅器のレイアウトを示す図である。
【図15】従来のレイアウト方法による図12に示したセンス増幅器のレイアウトを示す図である。
【図16】従来のレイアウト方法による図12に示したセンス増幅器のレイアウトを示す図である。
【図17】従来のレイアウト方法による図12に示したセンス増幅器のレイアウトを示す図である。
【図18】従来のレイアウト方法による図12に示したセンス増幅器のレイアウトを示す図である。
Claims (4)
- 半導体基板内にソース電極とドレイン電極とを有するトランジスタを複数個形成する段階と、各々の前記トランジスタの前記ソース電極と前記ドレイン電極との間に一つ位置し、かつ前記半導体基板上に同一間隔で分離された、ゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と同一間隔で配置される複数個のダミーゲートを配置する段階とを有し、
前記ダミーゲートの共通ラインは一つに連結され、
隣接するトランジスタの前記ゲート間に位置する複数の前記ダミーゲート全てが、前記分離されたゲートと平行かつ同一長さ及び同一間隔及び同一幅で並行して配置される
ことを特徴とする半導体装置のレイアウト方法。 - 前記ゲートの長さと前記ダミーゲートの長さは同一である
ことを特徴とする請求項1に記載の半導体装置のレイアウト方法。 - 前記複数個のトランジスタのそれぞれの少なくとも1つのゲートは、前記半導体基板上に共通連結された共通端子を有する
ことを特徴とする請求項1に記載の半導体装置のレイアウト方法。 - 前記複数個のダミーゲートは所定数単位に共通連結される
ことを特徴とする請求項1に記載の半導体装置のレイアウト方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR98-63134 | 1998-12-31 | ||
KR1019980063134A KR100291384B1 (ko) | 1998-12-31 | 1998-12-31 | 반도체장치의레이아웃방법 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011209380A Division JP5526097B2 (ja) | 1998-12-31 | 2011-09-26 | 半導体装置のレイアウト方法及びその半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000200882A JP2000200882A (ja) | 2000-07-18 |
JP5138126B2 true JP5138126B2 (ja) | 2013-02-06 |
Family
ID=19569741
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14225599A Expired - Fee Related JP5138126B2 (ja) | 1998-12-31 | 1999-05-21 | 半導体装置のレイアウト方法 |
JP2011209380A Expired - Fee Related JP5526097B2 (ja) | 1998-12-31 | 2011-09-26 | 半導体装置のレイアウト方法及びその半導体装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011209380A Expired - Fee Related JP5526097B2 (ja) | 1998-12-31 | 2011-09-26 | 半導体装置のレイアウト方法及びその半導体装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US6872990B1 (ja) |
JP (2) | JP5138126B2 (ja) |
KR (1) | KR100291384B1 (ja) |
DE (1) | DE19959565B4 (ja) |
FR (1) | FR2788881B1 (ja) |
GB (1) | GB2345382B (ja) |
TW (1) | TW449773B (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3758876B2 (ja) * | 1999-02-02 | 2006-03-22 | Necマイクロシステム株式会社 | 半導体装置のレイアウト方法 |
US20050009312A1 (en) * | 2003-06-26 | 2005-01-13 | International Business Machines Corporation | Gate length proximity corrected device |
JP4248451B2 (ja) | 2004-06-11 | 2009-04-02 | パナソニック株式会社 | 半導体装置およびそのレイアウト設計方法 |
US20060091423A1 (en) * | 2004-10-29 | 2006-05-04 | Peter Poechmueller | Layer fill for homogenous technology processing |
KR100769128B1 (ko) * | 2005-12-29 | 2007-10-22 | 동부일렉트로닉스 주식회사 | Eco셀 그리고, eco셀의 배치 및 루팅방법 |
US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US7956421B2 (en) * | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
JP5087897B2 (ja) * | 2006-09-29 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置 |
KR100790572B1 (ko) * | 2006-11-24 | 2008-01-21 | 주식회사 하이닉스반도체 | 더미 패턴을 포함하는 게이트 레이아웃 설계방법 및 이를이용한 게이트 형성방법 |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
JP4543061B2 (ja) * | 2007-05-15 | 2010-09-15 | 株式会社東芝 | 半導体集積回路 |
KR100861304B1 (ko) * | 2007-06-21 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 레이아웃 방법 |
JP2009016686A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 高周波用トランジスタ |
JP2009170807A (ja) * | 2008-01-18 | 2009-07-30 | Elpida Memory Inc | ダミーゲートパターンを備える半導体装置 |
US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
JP5599395B2 (ja) | 2008-07-16 | 2014-10-01 | テラ イノヴェイションズ インコーポレイテッド | 動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
US9293533B2 (en) | 2014-06-20 | 2016-03-22 | Infineon Technologies Austria Ag | Semiconductor switching devices with different local transconductance |
US9231049B1 (en) * | 2014-06-20 | 2016-01-05 | Infineon Technologies Austria Ag | Semiconductor switching device with different local cell geometry |
US9349795B2 (en) | 2014-06-20 | 2016-05-24 | Infineon Technologies Austria Ag | Semiconductor switching device with different local threshold voltage |
WO2017034929A1 (en) | 2015-08-21 | 2017-03-02 | Skyworks Solutions, Inc. | Non-uniform spacing in transistor stacks |
KR102421730B1 (ko) | 2016-04-05 | 2022-07-18 | 삼성전자주식회사 | 레이아웃 방법 및 반도체 소자 |
JP7178597B2 (ja) * | 2019-03-28 | 2022-11-28 | パナソニックIpマネジメント株式会社 | 固体撮像素子 |
KR20210073687A (ko) | 2019-12-10 | 2021-06-21 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61280650A (ja) * | 1985-06-05 | 1986-12-11 | Toshiba Corp | 入力回路 |
JPS62281444A (ja) * | 1986-05-30 | 1987-12-07 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
JPH0463437A (ja) * | 1990-07-02 | 1992-02-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP2723700B2 (ja) * | 1990-08-13 | 1998-03-09 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
EP0471535B1 (en) * | 1990-08-13 | 1998-01-28 | Nec Corporation | Semiconductor memory device |
JP2528737B2 (ja) * | 1990-11-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
JPH085565Y2 (ja) * | 1990-11-14 | 1996-02-14 | 三洋電機株式会社 | 半導体メモリ |
JPH05206245A (ja) * | 1992-01-08 | 1993-08-13 | Nec Corp | 半導体装置 |
JPH05291521A (ja) * | 1992-04-13 | 1993-11-05 | Hitachi Ltd | 半導体装置の製造方法 |
US5278105A (en) * | 1992-08-19 | 1994-01-11 | Intel Corporation | Semiconductor device with dummy features in active layers |
JP3255476B2 (ja) * | 1993-02-09 | 2002-02-12 | 三菱電機株式会社 | 回路パターン |
KR0121992B1 (ko) * | 1993-03-03 | 1997-11-12 | 모리시다 요이치 | 반도체장치 및 그 제조방법 |
JPH0786590A (ja) * | 1993-09-14 | 1995-03-31 | Sony Corp | 半導体装置とその製造方法 |
JP2975826B2 (ja) * | 1993-11-24 | 1999-11-10 | 三洋電機株式会社 | 不揮発性半導体メモリ装置及びその製造方法 |
US5748035A (en) * | 1994-05-27 | 1998-05-05 | Arithmos, Inc. | Channel coupled feedback circuits |
JP3474692B2 (ja) * | 1994-12-19 | 2003-12-08 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
JP3209064B2 (ja) * | 1995-02-07 | 2001-09-17 | ソニー株式会社 | 電界効果型半導体装置の製造方法 |
US5952698A (en) * | 1995-09-07 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout pattern for improved MOS device matching |
JPH09191018A (ja) * | 1996-01-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH09289251A (ja) * | 1996-04-23 | 1997-11-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路のレイアウト構造およびその検証方法 |
US5796148A (en) * | 1996-05-31 | 1998-08-18 | Analog Devices, Inc. | Integrated circuits |
JP3311244B2 (ja) * | 1996-07-15 | 2002-08-05 | 株式会社東芝 | 基本セルライブラリ及びその形成方法 |
JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
JP3495869B2 (ja) * | 1997-01-07 | 2004-02-09 | 株式会社東芝 | 半導体装置の製造方法 |
JP3638778B2 (ja) * | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
JPH10341008A (ja) * | 1997-06-06 | 1998-12-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP3159127B2 (ja) * | 1997-06-09 | 2001-04-23 | 日本電気株式会社 | 半導体装置の設計方法 |
US6174741B1 (en) * | 1997-12-19 | 2001-01-16 | Siemens Aktiengesellschaft | Method for quantifying proximity effect by measuring device performance |
JPH11212117A (ja) * | 1998-01-26 | 1999-08-06 | Advanced Display Inc | Tftアレイ基板およびこれを備えた液晶表示装置 |
US6020616A (en) * | 1998-03-31 | 2000-02-01 | Vlsi Technology, Inc. | Automated design of on-chip capacitive structures for suppressing inductive noise |
-
1998
- 1998-12-31 KR KR1019980063134A patent/KR100291384B1/ko not_active IP Right Cessation
-
1999
- 1999-05-21 JP JP14225599A patent/JP5138126B2/ja not_active Expired - Fee Related
- 1999-11-02 TW TW088119045A patent/TW449773B/zh not_active IP Right Cessation
- 1999-12-06 FR FR9915347A patent/FR2788881B1/fr not_active Expired - Lifetime
- 1999-12-09 US US09/458,506 patent/US6872990B1/en not_active Expired - Lifetime
- 1999-12-10 DE DE19959565A patent/DE19959565B4/de not_active Expired - Lifetime
- 1999-12-17 GB GB9929966A patent/GB2345382B/en not_active Expired - Lifetime
-
2011
- 2011-09-26 JP JP2011209380A patent/JP5526097B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB9929966D0 (en) | 2000-02-09 |
JP2000200882A (ja) | 2000-07-18 |
US6872990B1 (en) | 2005-03-29 |
DE19959565B4 (de) | 2007-07-12 |
JP2012049549A (ja) | 2012-03-08 |
DE19959565A1 (de) | 2000-07-06 |
FR2788881B1 (fr) | 2005-03-18 |
JP5526097B2 (ja) | 2014-06-18 |
KR100291384B1 (ko) | 2001-07-12 |
KR20000046449A (ko) | 2000-07-25 |
TW449773B (en) | 2001-08-11 |
FR2788881A1 (fr) | 2000-07-28 |
GB2345382A (en) | 2000-07-05 |
GB2345382B (en) | 2003-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5138126B2 (ja) | 半導体装置のレイアウト方法 | |
US8036036B2 (en) | Semiconductor device and a manufacturing method thereof | |
US9040228B2 (en) | Method for forming patterns of semiconductor device by using mixed assist feature system | |
KR100454131B1 (ko) | 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법 | |
KR100284104B1 (ko) | 반도체장치및그제조방법,로직셀라이브러리및그제조방법,반도체집적회로및폴리데이터 | |
JP4357409B2 (ja) | 半導体集積回路装置及びその設計方法 | |
KR940704063A (ko) | 이이피롬(eeprom) 셀, 집적회로 이이피롬(eeprom)이중 게이트 전계효과 트랜지스터 형성방법 및 이이피롬(eeprom) 메모리 어레이 형성방법(flash eeprom) | |
KR940012490A (ko) | 반도체집적회로장치 및 그 제조방법 | |
JP3708037B2 (ja) | 半導体装置 | |
KR20000075484A (ko) | 통합 광 차폐 기능을 갖는 반사 액정 디스플레이 장치 | |
KR0184368B1 (ko) | 반도체장치 | |
US20040190350A1 (en) | Semiconductor memory device | |
KR19990007090A (ko) | Soi. cmos 기술을 이용한 소형 반도체 장치 | |
KR20170120895A (ko) | 집적회로 소자 및 그 제조 방법 | |
JP2006139165A (ja) | セルを記録した記録媒体及び半導体集積回路 | |
KR100529620B1 (ko) | 반도체 소자의 마스크 및 그 패턴 형성 방법 | |
US20230403851A1 (en) | Semiconductor memory device | |
KR980012618A (ko) | 반도체 메모리 및 그 제조방법 | |
JP2001068549A (ja) | スタンダードセル構造 | |
JPH11223930A (ja) | 透過型露光用位相シフトマスクおよび該シフトマスクを用いた半導体集積回路装置の製造方法 | |
JP2803800B2 (ja) | 半導体集積回路装置の配線方法 | |
CN110943038A (zh) | 闪存的制造方法及闪存 | |
JPH05211316A (ja) | 薄膜マスクrom | |
JPH0383369A (ja) | 半導体集積回路装置の製造方法 | |
JPH0529459A (ja) | 端子位置決定方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060522 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080206 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100901 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110726 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110926 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111026 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20111228 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120921 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121114 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151122 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |