KR980012618A - 반도체 메모리 및 그 제조방법 - Google Patents

Abstract

반도체 메모리는 복수개의 확산층들, 복수개의 게이트 전극들, 복수개의 MOS 트랜지스터들, 층간 절연막, 및 복수개의 금속 배선들을 포함한다. 확산 층들은 반도체 기판의 주 표면에 서로 병렬로 배열된다. 게이트 전극들은 확산층들에 수직인 방향으로 게이트 절연막을 통하여 반도체 기판 상에 서로 병렬로 배열된다. MOS 트랜지스터들은 반도체 기판의 주 표면에서의 확산층들과 게이트 전극들 사이의 교차점들을 포함하는 교차 영역들내에 형성되어, 메모리 셀들을 구성한다. 교차 영역들은 채널 전류가 흐르는 채널을 포함한다. 데이타는 채널들내에 불순물을 선택적으로 이온 주입함에 의해 메모리 셀들 내에 기입된다. 층간 절연막은 게이트 전극들을 포함하는 반도체 기판상에 형성된다. 금속 배선들은 불순물을 이온 주입하는데 마스크로서 기능하도록 확산층들에 대응하는 층간 절연막상에 형성된다. 이러한 반도체 메모리의 제조 방법도 또한 개시되었다.

Description

반도체 메모리 및 그 제조 방법

본 발명은 반도체 메모리 및 그 제조 방법에 관한 것으로, 특히 마스크 ROM(Mask Read Only Memoy) 및 그 제조 방법에 관한 것이다.

마스크 ROM에 있어서, 고객 데이타(cutstomer data)는 제조 공정 동안에 기입된다. 데이타 기입 단계가 마스크 ROM 제조 공정의 후속 주기내에서 설정된다면, TAT(Tum Around Time)라 불리우는 사용자에 의한 프로그램 데이타의 지정 시간으로 부터 제품 납기 시간 까지의 주기는 짧아질 수 있다. 데이타 기입 단계는 게이트 전극의 형성후에 수행되거나 층간 절연막의 형성후에 수행된다. 층간 절연막의 형성 후에 수행된 단계는 데이타가 제조 공정의 최근 주기내에서 기입되기 때문에 납기 시간의 측면에서 유리하다.

도 3a와 도 3b는 종래의 플랫 셀 NOR 마스크 ROM(flat-cell NOR mask ROM)을 나타낸다. 이 마스크 ROM에 있어서, 선형 패턴을 각기 가지는 복수개의 n형 확산층들(12)은 p형 실리콘 기판(11)의 주표면에 대해 서로 병렬로 배열되도록 형성된다. 복수개의 게이트 전극들(14)은 게이트 절연막(13)을 통하여 최종 구조물상예 서로 병렬로 배열되며, n형 확산층들(12)에 대하여는 수직이 되도록 배열된다. 메모리 셀들은 n형 확산층들(12)과 게이트 전극들(14) 사이의 교차점들이 소오스와 드레인으로서 사용되며, n형 확산층들(12) 사이의 게이트 전극들(14)의 바로 밑의 영역들은 채널 영역들로서 사용되는 MOS 트랜지스터들로서 구성된다. 채널 영역에서 p형 불순물을 선택적으로 이온 주입함에 의해, p형 불순물이 주입된 메모리 셀의 트랜지스터는 데이타를 기입하도록 턴오프된다. 참조 부호(16)은 차후 단계에서 형성될 금속 배선을 나타낸다.

이 데이타 기입을 수행하기 위하여, 층간절연막(15)가 게이트 전극들(14)을 도포하기 위하여 실리콘 기판(11)의 전 표면상에 형성된 후, 레지스트막(17)은 도 3b에 도시된 바와 같이, 층간 절연막(15)상에 이용된다. 데이타를 기입하는 동안 개구부(18)은 레지스트막(17)내에 형성된다. 이 경우에, n형 확산층들(12) 사이의 간격이 1.0㎛일 때, 데이타 기입 개구부의 단면은 0.1㎛의 마스크 정렬 마진을 포함하는 1.2㎛의 개구부 지름 L을 가지는 직사각형이 되도록 설정된다. p형 불순물은 p형 주입된 층(19)을 형성하기 위하여 마스크로서 레지스트막(17)을 사용함에 의해 채널 영역내에 이온 주입되기에 개구부(18)을 통하여 노출된 메모리 셀의 트랜지스터가 턴오프된다.

이 마스크 ROM에 있어서, 레지스트막(17)은 선택된 메모리 셀 내에 p형 불순물을 이온 주입하기 위하여 마스크로서 사용된다. 레지스트막(17)은 이온 주입이 게이트 절연막(13), 게이트 전극(14) 및 층간 절연막(l5)이 형성된 후에 수행되기 때문에 마스크 기능의 보장을 위하여 두껍게 형성되어야만 한다. 레지스트막(17)의 두께가 증가함에 따라, 개구부(18)의 측벽은 날카릅게 형성될 수 없다. 따라서, 높은 치수의 정밀도로 개구부(18)을 형성하여 이온 주입 영역을 패터닝하는 것은 어렵다.

한편, 메모리 셀이 메모리의 고밀도에 대한 최근의 요구를 접목시키기 위하여 축소화됨에 따라, 마스크의 패턴 치수가 훨씬 더 감소될 필요가 있다. 그 결과, 래지스트 마스크의 마스크 정렬 마진은 또한 감소되고, 더 높은 치수의 정밀도가 개구부(18)에 대하여 요구된다. 레지스트막(17)의 마스크를 사용하여 높은 정밀도의 데이타 기입을 수행한다는 것은 어렵다.

이러한 문제점을 해결하기 위하여, 일본 특허 공개 제 4-63472호(제1 참증)가 낸드 마스크 ROM에서 메모리셀의 소자 절연 옥사이드막의 상부를 따라 금속 배선을 형성하고, 이 금속 배선을 데이타 기입 이온 주입을 위한 마스크의 일부로서 사용하는 기술을 제시하였다. 이 기술은 금속 배선의 측벽이 날카롭게 형성되고, 마스크치수가 높은 정밀도로 정밀하게 관리될 수 있기 때문에 고밀도 메모리를 실현하는데 유리하다. 또한, 일본 특허 공개 제 1-184864호(제2 참증)은 최종 보호막이 형성된 후 금속막이 데이타 기입을 수행하기 위한 마스크로서 사용될 수 있는 기술을 제시함에 의해 TAT를 짧게 한다.

제1 참증에서 설명된 기술에서, 마스크로서 사용될 금속 배선이 메모리 셀의 소자 절연 옥사이드막 상에 형성되어야만 하기 때문에, 금속 배선의 폭과 피치(pitch)는 메모리 셀에서 사이즈 감소에 따라 소자 절연 옥사이드막의 폭과 피치가 감소에 대응하여 감소되어야만 한다. 그러나, 작은 피치에서 작은 폭의 감속 배선을 형성하기 위하여, 미세한 패턴을 가지는 마스크는 높은 정밀도로 정렬되어야만 한다. 실제로, 그러한 금속 배선은 형성하는데 매우 어렵다.

제2 참증에서 설명된 기술이 점차적인 치수의 정밀도를 가지는 단일 메모리 셀이나 메모리 셀에 대하여 효과적임에도 불구하고, 도 3a와 도 3b에 나타난 것과 같이, 고밀도를 실현하기 위하여 요구되는 플랫 셀 마스크 ROM에 직접적으로 적용할 수 없다. NOR형 마스크 ROM에 있어서, 메모리 셀 트랜지스터의 드레인으로서 제공되는 n형 확산층은 마스크의 정렬 에러(error)에 기인한 데이타 기입을 위한 p형 확산층과 오버랩(overlap)된다. 그 결과, 드레인으로서 제공되는 n형 확산층의 저항과 졍션 커패시턴스는 독출비(read rate)를 감소시키기 위하여 부적절하게 증가한다.

본 발명의 목적은 미세한 메모리 셀들을 가지는 MOS 마스크 170M에서 고속, 고정밀의 데이타 기입을 수행할 수 있는 반도체 메모리 및 그 제조 방법을 제공함에 있다.

본 발명에 따라 전술한 목적을 달성하기 위하여, 반도체 기판의 주 표면내에 서로 병렬로 배열된 복수개의 확산층들과, 이들 확산층에 수직 방향으로 게이트 절연막을 통하여 반도체 기판상에 서로 병렬로 배열된 복수개의 게이트 전극들과, 상기 반도체 기판의 주 표면내의 확산층들과 게이트 전극들 사이의 교차점들을 포함하는 교차 영역들내에 형성되어 메모리 셀들을 구성하되, 상기 교차 영역들은 채널 전류가 흐르는 채널들을 포함하고, 데이타는 상기 채널내에 불순물을 선택적으로 이온 주입함에 의해 메모리 셀내에 기입되는 복수개의 MOS 트랜지스터들과, 상기 게이트 전극들을 포함하는 반도체 기판상에 형성된 층간 절연막과, 불순물을 이온 주입하는데 마스크로서 기능하도록 확산층들에 대응하는 상기 층간 절연막상에 형성된 복수개의 광속 배선들을 포함하는 반도체 메모리를 제공한다.

제1a도는 본 발명의 제1실시예에 따라 플랫 NOR 마스크 ROM을 나타낸 평면도.

제1b도는 데이타 기입 단계에서 제1a도에서의 라인 A-A를 따라 절단된 단면도,

제2a도는 본 발명의 제2실시예에 따라 플랫 NOR 마스크 ROM을 나타낸 평면도,

제2b도는 데이타 기입 단계에서 제2a도에서의 라인 B-B를 따라 절단된 단면도.

제3a도는 종래의 플랫 NOR 마스크 ROM을 나타낸 평면도.

제3b도는 데이타 기임 단계에서 제3a도에서의 라인 C - C를 따라 절단된 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : p형 실리콘 기판 2 : n형 확산층들

3 : 게이트 절연막 4 : 게이트 전극들

5 : 층간 절연막 6 : 금속 배선들

7 : 레지스트막 8 : 개구부

본 발명은 청부된 도면을 참조하여 이하에 상세하게 기술될 것이다.

도 1a와 도 1b는 본 발명의 제1 실시예에 따라 플랫 셀 NOR 마스크 ROM을 나타낸다. 도 1a와 도 1b를 참조하면, 선형적인 패턴을 각기 가지는 복수개의 n형 확산층들(2)는 많은 메모리 셀들이 형성되는 p형 실리콘 기판(1)의 주 표면내에서 동일 간격들로 서로 병렬로 배열되도록 형성된다. 복수개의 게이트 전극들(4)은 n형 확산층들(2)에 대하여 수직이 되도록 게이트 절연막(3)을 통하여 n형 확산층들(2)을 포함하는 p형 실리콘 기판(1)상에 동일 간격으로 서로 병렬로 배열되도록 형성된다. 메모리 셀들은 게이트 전극들(4)을 가지는 n형 확산층들(2)의 교차 영역들은 소오스 영역들(2a)과 드레인 영역들(2b)로서 교대로 사용되고, 소오스와 드래인 영역들(2a,2b) 사이의 게이트 전극들(4)의 바로 밑의 영역들은 채널 영역으로서 사용되는 MOS 트랜지스터들로 구성된다. 층간 절연막(5)은 게이트 전극들(4)을 도포하기 위하여 p형 실리콘 기판(1)상에 형성되고, 금속 배선들(6)은 층간 절연막(7)상에 형성된다.

금속 배선들(6)은 메모리 셀들의 컬럼 라인들 혹은 그라운드 라인들이나 그 밖의 다른 라인들을 구성하고, n형 확산층(2)의 것보다 두 배의 배열 간격으로 n형 확산층들(2)의 상부에 서로 병렬로 형성된다. 즉, 금속 배선들(6)은 예를 들면, 소오스 및 드레인 영역들(2a, 2b)이 n형 확산층들(2)에 교대로 대응되기 때문에 드레인 영역들(2b)에 대응하는 n형 확산층들(2) 상에서만 배열되도록 형성된 모든 다른 n형 확산층들(2)과 대응하여 형성된다. 금속 배선(6)의 폭은 n형 확산층(2)의 폭 보다 약간 더 크게 되도록 설정된다. 노말 정렬 에러가 발생하더라도, 금속 배선(6)은 드레인 영역(2b)을 도모한다. 데이타 기입(후술 될 것임)이 수행된 후, 패시베이션막과 상부 라인(어느 것도 도시되지 않음)은 마스크 ROM을 완성하기 위하여 형성된다.

이 마스크 ROM에서 데이타를 기입하는데 있어서, 레지스트막(7)은 도 1b에 나타난 것 처럼, 금속 배선들(6)을 포함하는 층간 절연막(5) 상에 적용된다. 직사각형의 단면을 가지는 개구부(8)는 데이타 기입을 위해 선택된 메모리 셀에 대응하는 영역 내에서의 레지스트막(7)내에 형성된다. 이 경우에, n형 확산층들(2)사이의 간격이 1.0㎛일 때, 개구부의 치수 L은 0.1㎛의 맘스크 정렬 마진을 포함하는 1.6㎛로 설정된다. 그 결과, 금속 배선(6)의 일부는 레지스트막의 개구부(8)을 통하여 노출된다. 이 금속 배선(6)과 레지스트막의 개구부(8)의 내부 측벽에 의해 둘러싸인 영역은 실제적인 이온 주입 개구부(8a)에 대하여 패턴된다.

p형 불순물은 선택된 메모리 셀의 채널에서 P형 주입층(9)을 형성하도록 레지스트막(7)을 사용하는 개구부(8a)와 마스크로서의 금속 배선(6)을 통하여 이온 주입된다. 이러한 공정과 함게, 선택된 메모리 셀의 MOS 트랜지스터는 데이타를 기입하기 위하여 턴오프된다. 이때, 개구부(8a)내에서의 드레인 영역(2b) 측면 상에 레지스트막(7)의 측벽이 날카로운 수직 표면을 가지도록 금속 배선(6)에 의해 조절되기 때문에, 치수의 정밀도는 소오스 영역(2a) 측면상에 측벽의 것이 더 높다. 레지스트막(7)이 제거된 후, 패시베이션막과 상부 라인(어느 것도 도시되지 않음)은 마스크 ROM을 완성하기 위하여 형성된다.

레지스트막(7)이 개구부(8)의 치수 정밀도를 감소시키는 두께를 가질 때 조차도, 더 높은 마스크 치수의 정밀도는 적어도 드레인 영역(2b)의 측면상에서 얻을 수 있다. 레지스트막(7)의 개구부(8)의 치수는 전술한 바와 같이 1.6㎛로 증가될 수 있다. 그 결과, 마스크 ROM의 설계와 제조는 안정된 생산 공급을 할 수 있도록 단순화 된 다.

금속 배선(6)은 드레인 영역(2b)을 도포할 수 있는 치수로 형성된다. 약간의 정렬 에러가 발생할 때 조차도, p형 불순물은 소오스 영역(2a)내에 이온 주입될 수 있다 할지라도 드레인 영역(2b)내에 이온 주입되지 않는다. 따라서, 이온 주입에 의하여 채널로 형성된 p형 불순물 층은 적어도 드레인 영역(2b)으로 신장되지 않는다. 드레인 영역(2b)의 층 저항과 졍션 커패시턴스를 증가시키는 것은 동작 속도의 감소를 방지하도록 억제될 수 있다.

n형 확산층(2)의 폭과 피치가 메모리 셀에서의 사이즈 감소에 따라 감소될 때 조차도, 금속 배선들(6)은 드레인 영역들(2b)에 대응하여 모든 다른 n형 확산층들(2)상에 형성된다. 또한, 금속 배선(6)의 폭이 드래인 영역(2b)의 폭보다 크게 되기 때문에, 금속 배선(6)은 쉽게 형성될 수 있다. 그 결과, 마스크 ROM은 높은 정밀도로 형성될 수 있다.

도 2a와 도 2b는 본 발명의 제2 실시예를 나타낸다. 도 la와 도 1b에서와 같은 동일 참조 부호들은 동일 부분들을 나타내고, 그 설명은 생략될 것이다. 제2 실시예는 마이크로 단위로 패턴될 수 있는 금속 배선(6)의 경우를 예시화한다. 금속 배선들(6)은 소오스 및 드레인 영역들(2a, 2b)이 형성되는 n형 확산층들(2) 상에 형성된다. 금속 배선(6)은 n형 확산층(2)를 완벽하게 도포할 수 있는 치수로 형성된다. 데이타 기입 개구부(8)이 레지스트막(7)내에 형성될 때, 소오스 및 드레인 영역들(2a, 2b)의 측면들 상에 두 금속 배선들(6)이 개구부(8)를 통하여 노출된다. 두 금속 배선들(6)과 레지스트막(7)에 의해 구성된 영역은 실제적인 이온 주입 개구부(8a)에 대하여 패턴된다.

전술한 정렬에 있어서, 이온들이 레지스트막(7)의 개구부(8)을 통하여 주입될 때, 이온 주입된 영역은 두 소오스 및 드레인 영역들(2a, 2b)이 금속 배선들(6)에 의해서 마스크되기 때문에 매우 높은 정밀도로 패턴될 수 있다. 따라서, 레지스트막(7)의 개구부(8)의 치수적인 정밀도는 제1 실시예에 비해 완화될 수 있다. 전술한 설계와 제조는 더 단순화 될 수 있다. 이온 주입에 의해 형성된 p형 불순물 주입층(9)이 소오스 및 드레인 영역들(2a, 2b)중 하나로 확장되지 않기 때문에, 소오스 및 드레인 영역들(2a, 2b)의 층 저항과 졍션 커패시턴스에서의 증가는 소자의 동작 속도를 증가시키기 위하여 억제될 수 있다.

제1 및 제2 실시예는 금속 배선들이 드레인 영역들(2b)과 두 소오스 및 드레인 영역들(2a, 2b)에 대응하여 각기 n형 확산층들(2)상에 형성되는 경우로 예시화된다. 금속 배선들은 소오스 영역들(2a)에 대응하는 n형 확산층들 상부에서만 형성될 수 있다.

전술된 바와 같이, 본 발명에 따르면, 금속 배선은 메모리 셀로서 제공되는 MOS 트랜지스터의 드레인 및 소오스 영역들을 구성하는 확산층들중 적어도 하나의 상부에 형성되고, 마스크가 데이타 기입 불순물을 이온 주입하도록 레지스트막과 함께 금속 배선을 사용함에 의해 구성되기 때문에, 데이타 기입 단계는 제조 공정의 후속 기간에서 설정될 수 있다. 이러한 이유로, 생산의 납기는 단축될 수 있다. 이와 동시에, 마스크의 치수적인 정밀도는 필요한 정렬 정밀을 보장하는 동안 완화될 수 있고 마스크 패턴의 설계는 안정되게 제조 공정온 단순화할 수 있다. 또한, 확산층이 금속라인으로 도포되기 때문에, 데이타 기입 불순물은 확산층으로 진입하지 않고, 확산충의 층 저항과 졍션 커패시턴스의 증가는 데이타 독출 비의 감소를 방지하도록 억제될 수 있다.

Claims (7)

1. 반도체 메모리에 있어서; 반도체 기판(1)의 주 표면내에 서로 병렬로 배열된 복수개의 확산층들(2)과; 상기 확산층들에 수직인 방향으로 게이트 절연막(3)을 통하여 상기 반도체 기판 상에 서로 병렬로 배열된 복수개의 게이트 전극들(4)과; 상기 반도체 기판의 상기 주 표면에서의 상기 확산층들과 게이트 전극들 사이의 교차점들을 포함하는 교차 영역들내에 형성되어 메모리 셀들을 구성하되, 상기 교차 영역들은 채널 전류가 흐르는 채널을 포함하고, 데이타가 상기 채널들내에 불순물을 선택적으로 이온 주입함에 의해 상기 메모리 셀들 내에 기입되는 복수개의 MOS 트랜지스터들(2a, 2b, 9)과; 상기 게이트 전극들을 포함하는, 상기 반도체 기판상에 형성된 층간 절연막(5)과; 불순물을 이온 주입하는데 마스크로서 기능하도록 상기 확산층들에 대응하는 상기 층간 절연막상에 형성된 복수개의 금속 배선들(6)을 포함하는 것을 특징으로 하는 반도체 메모리.
2. 제1항에 있어서, 상기 금속 배선들은 상기 확산층들의 폭보다 더 큰 폭을 가지고, 채널 전류가 상기 채널들을 통하여 흐르는 방향에 수직한 방향으로 상기 확산 층들을 도포하도록 형성되는 것을 특징으로 하는 반도체 메모리 .
3. 제1항에 있어서, 상기 확산층들은 교대로 상기 MOS 트랜지스터들의 소오스 영역들(2a)과 드레인 영역들(2b)을 구성하고, 상기 채널들은 상기 교차 영역들내의 상기 소오스 및 드레인 영역들 사이의 상기 게이트 전극들 바로 밑에 형성되며, 상기 금속 배선들은 상기 소오스 및 드레인 영역들중 적어도 하나에 대응하는 상기 확산층들상에 형성되는 것을 특징으로 하는 반도체 메모리.
4. 제1항에 있어서, 상기 MOS 트랜지스터들은 플랫 셀 NOR 마스크 ROM(flat cell NOR mask ROM)을 구성하는 것을 특징으로 하는 반도체 메모리.
5. 반도체 메모리에 있어서; 반도체 기판(1)의 주 표변내에 서로 병렬로 배열된 복수개의 확산층들(2)과; 상기 확산층들에 수직인 방향으로 게이트 절연막(3)을 통하여 상기 반도체 기판 상에 서로 병렬로 배열된 복수개의 게이트 전극들(4)과; 상기 게이트 전극들과 상기 확산층들의 교타 영역들은 교대로 소오스 영역들(2a) 및 드레인 영역들(2b)로서 구성되고, 상기 반도체 기판내의 상기 소오스 및 드레인 영역들 사이의 상기 게이트 전극들 바로 밑의 영역들은 채널로서 구성되며, 상기 채널에 불순물을 선택적으로 이온 주입함에 의해 데이타가 기입되는 메모리 셀을 각기 구성하는 MOS 트랜지스터들과; 상기 게이트 전극들을 포함하는, 상기 반도체 기판상에형성된 층간 절연막(5)과; 불순물을 이온 주입하는데 마스크로서 기능하도록 상기 소오스 및 드레인 영역들중 적어도 하나에 대응하여 상기 층간 절연막상에 형성된 복수개의 금속 배선들(6)을 포함하는 것을 특징으로 하는 반도체 메모리.
6. 반도체 장치의 제조 방법에 있어서; 반도체 기판(1)의 주 표면내에 서로 병렬로 복수개의 확산층들(2)을 형성하는 단계와; 상기 확산층들에 수직인 방향으로 게이트 절연막(3)을 통하여 상기 반도체 기판 상에 서로 병렬로 복수개의 게이트 전극들(4)을 형성하는 단계와; 상기 확산층들과 상기 게이트 전극들 사이의 교차점을 포함하는 교차 영역들내에 메모리 셀들을 구성하되, 상기 교차 영역들은 채널 전류가 흐르는 채널들을 포함하는 복수개의 MOS 트랜지스터들을 형성하는 단계와; 상기 게이트 전극들을 포함하는, 상기 반도체 기판상에 층간 절연막(5)을 형성하는 단계와; 상기 확산층들에 대응하는 상기 층간 절연막상에 금속 배선들(6)을 형성하는 단계와; 상기 금속 배선들을 포함하는 상기 층간 절연막상에, 선택된 메모리 셀에 대응하는 영역내에 개구부(8)를 가지는 레지스트막(7)을 형성하는 단계와; MOS 트랜지스터내에 데이타를 기입하기 위하여 상기 레지스트막의 상기 개구부를 통하여 노출된 금속 배선 및 상기 레지스트를 마스크로서 사용하여 채널내에 불순물을 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
7. 제6항에 있어서, 상기 확산층들은 교대로 상기 MOS 트랜지스터들의 소오스 영역들(2a)과 드레인 영역들(2b)를 구성하고, 상기 금속 배선을 형성하는 상기 단계는 상기 소오스 및 드레인 영역들중 적어도 하나를 도포하도록 상기 층간 절연막상에 상기 금속 배선들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장 치의 제조 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임