JPH0786590A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPH0786590A JPH0786590A JP25383593A JP25383593A JPH0786590A JP H0786590 A JPH0786590 A JP H0786590A JP 25383593 A JP25383593 A JP 25383593A JP 25383593 A JP25383593 A JP 25383593A JP H0786590 A JPH0786590 A JP H0786590A
- Authority
- JP
- Japan
- Prior art keywords
- well
- semiconductor device
- mask
- manufacturing
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ウェル２を有する半導体基板１の表面部に選
択酸化膜３が形成され、各ウェル２の内部の表面部に、
選択酸化膜により囲繞される、そのウェルと逆導電型の
拡散層４を、有する半導体装置において、リーク電流、
特に選択酸化膜３で囲繞された領域の角部におけるリー
ク電流を小さくする。 【構成】 ウェル２の角部近傍に上記拡散層４の外側に
該拡散層４と同じ導電型でそれより不純物濃度の低い拡
散領域５ａを設ける。
択酸化膜３が形成され、各ウェル２の内部の表面部に、
選択酸化膜により囲繞される、そのウェルと逆導電型の
拡散層４を、有する半導体装置において、リーク電流、
特に選択酸化膜３で囲繞された領域の角部におけるリー
ク電流を小さくする。 【構成】 ウェル２の角部近傍に上記拡散層４の外側に
該拡散層４と同じ導電型でそれより不純物濃度の低い拡
散領域５ａを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にウェ
ルを有する半導体基板の表面部に選択酸化膜が形成さ
れ、各ウェルの内部の表面部に、選択酸化膜により囲繞
される、そのウェルと逆導電型の拡散層を、有する半導
体装置とその製造方法に関する。
ルを有する半導体基板の表面部に選択酸化膜が形成さ
れ、各ウェルの内部の表面部に、選択酸化膜により囲繞
される、そのウェルと逆導電型の拡散層を、有する半導
体装置とその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは、一般に、半導体基板にｐ型
ウェル及び／又はｎ型ウェルを形成し、ｐ型ウェル内に
はｎチャンネルＭＯＳトランジスタ素子を、ｎ型ウェル
内にはｐチャンネルＭＯＳトランジスタ素子を形成し、
素子間分離は半導体基板表面部に形成した選択酸化膜に
より行うようにした構成を有している。
ウェル及び／又はｎ型ウェルを形成し、ｐ型ウェル内に
はｎチャンネルＭＯＳトランジスタ素子を、ｎ型ウェル
内にはｐチャンネルＭＯＳトランジスタ素子を形成し、
素子間分離は半導体基板表面部に形成した選択酸化膜に
より行うようにした構成を有している。
【０００３】
【発明が解決しようとする課題】ところで、ＤＲＡＭに
おいてはリーク電流がより小さいことが要求される。そ
こで、本願発明者がウェル内においてリーク電流がどの
部分において大きくなるかをプレーナ部と、矩形の領域
を囲繞する選択酸化膜のサイド部と、選択酸化膜のコー
ナー部について調査したところ、選択酸化膜のコーナー
部におけるリーク電流が最も大きいことが判明した。
おいてはリーク電流がより小さいことが要求される。そ
こで、本願発明者がウェル内においてリーク電流がどの
部分において大きくなるかをプレーナ部と、矩形の領域
を囲繞する選択酸化膜のサイド部と、選択酸化膜のコー
ナー部について調査したところ、選択酸化膜のコーナー
部におけるリーク電流が最も大きいことが判明した。
【０００４】そこで、その原因を追究したところ、選択
酸化膜のコーナー部には、ドレインとウェルとの間に印
加される逆バイアス電圧による電界が集中し、アバラン
シェ降伏が生じることがリーク電流の大きいことの原因
となるということが判明した。そして、そのリーク電流
はウェルの不純物濃度が高いほど著しく大きくなるが、
それは電界が強くなり、局所的降伏が増えることに起因
すると考えられる。
酸化膜のコーナー部には、ドレインとウェルとの間に印
加される逆バイアス電圧による電界が集中し、アバラン
シェ降伏が生じることがリーク電流の大きいことの原因
となるということが判明した。そして、そのリーク電流
はウェルの不純物濃度が高いほど著しく大きくなるが、
それは電界が強くなり、局所的降伏が増えることに起因
すると考えられる。
【０００５】本発明はこのような問題点を解決すべく為
されたものであり、ウェルを有する半導体基板の表面部
に選択酸化膜が形成され、各ウェルの内部の表面部に、
選択酸化膜により囲繞されるそのウェルと逆導電型の拡
散層を有する半導体装置のリーク電流、特に選択酸化膜
で囲繞された領域の角部におけるリーク電流を小さくす
ることを目的とする。
されたものであり、ウェルを有する半導体基板の表面部
に選択酸化膜が形成され、各ウェルの内部の表面部に、
選択酸化膜により囲繞されるそのウェルと逆導電型の拡
散層を有する半導体装置のリーク電流、特に選択酸化膜
で囲繞された領域の角部におけるリーク電流を小さくす
ることを目的とする。
【０００６】
【課題を解決するための手段】請求項１の半導体装置
は、ウェルの角部近傍に拡散層の外側に該拡散層と同じ
導電型でそれより不純物濃度の低い拡散領域を設けたこ
とを特徴とする。請求項２の半導体装置の製造方法は、
請求項１の半導体装置を製造する半導体装置の製造方法
において、選択酸化膜をマスクとしてウェルと逆導電型
の不純物をウェルの表面部にライトドープし、その後、
低い不純物濃度の拡散領域を形成すべき部分を少なくと
もマスクした状態でウェルと逆導電型の不純物をウェル
の表面部にドープすることを特徴とする。
は、ウェルの角部近傍に拡散層の外側に該拡散層と同じ
導電型でそれより不純物濃度の低い拡散領域を設けたこ
とを特徴とする。請求項２の半導体装置の製造方法は、
請求項１の半導体装置を製造する半導体装置の製造方法
において、選択酸化膜をマスクとしてウェルと逆導電型
の不純物をウェルの表面部にライトドープし、その後、
低い不純物濃度の拡散領域を形成すべき部分を少なくと
もマスクした状態でウェルと逆導電型の不純物をウェル
の表面部にドープすることを特徴とする。
【０００７】請求項３の半導体装置の製造方法は、請求
項２の半導体装置の製造方法において、ライトドープト
ドレイン形成工程により不純物のライトドープを行い、
ソース、ドレイン形成工程により不純物のドープを行う
ことを特徴とする。請求項４の半導体装置の製造方法
は、請求項１の半導体装置を製造する半導体装置の製造
方法において、ウェルの少なくとも角部の近傍にあた
る、選択酸化膜と拡散層を形成すべき部分との境界部
に、マスク膜を形成し、上記ウェル及びマスク膜をマス
クとしてウェルと逆導電型の不純物をウェルの表面部に
ライトドープし、その後、上記マスク膜の側面にサイド
ウォールを形成し、しかる後、ウェルと逆導電型の不純
物を該ウェルの表面部にドープすることを特徴とする。
請求項５の半導体装置の製造方法は、請求項４の半導体
装置の製造方法において、マスク膜をゲート電極と同じ
材料により同時に形成し、上記マスク膜のサイドウォー
ルをゲート電極のサイドウォールと同じ材料により同時
に形成することを特徴とする。
項２の半導体装置の製造方法において、ライトドープト
ドレイン形成工程により不純物のライトドープを行い、
ソース、ドレイン形成工程により不純物のドープを行う
ことを特徴とする。請求項４の半導体装置の製造方法
は、請求項１の半導体装置を製造する半導体装置の製造
方法において、ウェルの少なくとも角部の近傍にあた
る、選択酸化膜と拡散層を形成すべき部分との境界部
に、マスク膜を形成し、上記ウェル及びマスク膜をマス
クとしてウェルと逆導電型の不純物をウェルの表面部に
ライトドープし、その後、上記マスク膜の側面にサイド
ウォールを形成し、しかる後、ウェルと逆導電型の不純
物を該ウェルの表面部にドープすることを特徴とする。
請求項５の半導体装置の製造方法は、請求項４の半導体
装置の製造方法において、マスク膜をゲート電極と同じ
材料により同時に形成し、上記マスク膜のサイドウォー
ルをゲート電極のサイドウォールと同じ材料により同時
に形成することを特徴とする。
【０００８】
【作用】請求項１の半導体装置によれば、ウェルの角部
近傍に上記拡散層の外側に該拡散層と同じ導電型でそれ
より不純物濃度の低い拡散領域を設けたので、その不純
物濃度の低い拡散領域により電界が弱くなり、延いては
局所的アバランシェ降伏が生じにくくなる。従って、リ
ーク電流、特に選択酸化膜で囲繞された領域の角部にお
けるリーク電流を小さくすることができる。
近傍に上記拡散層の外側に該拡散層と同じ導電型でそれ
より不純物濃度の低い拡散領域を設けたので、その不純
物濃度の低い拡散領域により電界が弱くなり、延いては
局所的アバランシェ降伏が生じにくくなる。従って、リ
ーク電流、特に選択酸化膜で囲繞された領域の角部にお
けるリーク電流を小さくすることができる。
【０００９】請求項２の半導体装置の製造方法によれ
ば、選択酸化膜をマスクとする不純物のライトドープ後
に低い不純物濃度の拡散領域を形成すべき部分を少なく
ともマスクして不純物をドープするので、そのマスク下
の不純物濃度を低くしてウェルと拡散層との間に逆バイ
アスの電圧が印加された場合における電界の強度を弱く
してリーク電流を小さくすることができる。請求項３の
半導体装置の製造方法によれば、ライトドープトドレイ
ン形成工程により不純物のライトドープを行い、ソー
ス、ドレイン形成工程により不純物のドープを行うの
で、ＬＤＤ構造のＭＯＳ型半導体装置の製造工程を増や
すことなくリーク電流の低減を図ることができる。
ば、選択酸化膜をマスクとする不純物のライトドープ後
に低い不純物濃度の拡散領域を形成すべき部分を少なく
ともマスクして不純物をドープするので、そのマスク下
の不純物濃度を低くしてウェルと拡散層との間に逆バイ
アスの電圧が印加された場合における電界の強度を弱く
してリーク電流を小さくすることができる。請求項３の
半導体装置の製造方法によれば、ライトドープトドレイ
ン形成工程により不純物のライトドープを行い、ソー
ス、ドレイン形成工程により不純物のドープを行うの
で、ＬＤＤ構造のＭＯＳ型半導体装置の製造工程を増や
すことなくリーク電流の低減を図ることができる。
【００１０】請求項４の半導体装置の製造方法によれ
ば、選択酸化膜と拡散層を形成すべき部分との境界部で
あってウェルの少なくとも角部近傍に形成したマスク膜
と、上記選択酸化膜をマスクとして不純物のライトドー
プをし、その後マスク膜にサイドウォールを形成した上
でこのサイドウォールを有するマスク膜をマスクとして
不純物のドープをするので、サイドウォール下に不純物
濃度の低い拡散領域を拡散層とウェルとの間に介在する
ものとして形成することができる。請求項５の半導体装
置の製造方法によれば、マスク膜をゲート電極と同じ材
料により同時に形成し、マスク膜のサイドウォールをゲ
ート電極のサイドウォールと同じ材料により同時に形成
するので、ＬＤＤ構造のＭＯＳ型半導体装置の製造工程
を増やすことなくリーク電流の低減を図ることができ
る。
ば、選択酸化膜と拡散層を形成すべき部分との境界部で
あってウェルの少なくとも角部近傍に形成したマスク膜
と、上記選択酸化膜をマスクとして不純物のライトドー
プをし、その後マスク膜にサイドウォールを形成した上
でこのサイドウォールを有するマスク膜をマスクとして
不純物のドープをするので、サイドウォール下に不純物
濃度の低い拡散領域を拡散層とウェルとの間に介在する
ものとして形成することができる。請求項５の半導体装
置の製造方法によれば、マスク膜をゲート電極と同じ材
料により同時に形成し、マスク膜のサイドウォールをゲ
ート電極のサイドウォールと同じ材料により同時に形成
するので、ＬＤＤ構造のＭＯＳ型半導体装置の製造工程
を増やすことなくリーク電流の低減を図ることができ
る。
【００１１】
【実施例】以下、本発明半導体装置とその製造方法を図
示実施例に従って詳細に説明する。図１（Ａ）、（Ｂ）
は本発明半導体装置の一つの実施例を示すもので、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線に沿う拡大
断面図である。図面において、１はｎ型半導体基板、２
は該半導体基板１の表面部に選択的に形成されたｐ型ウ
ェル、３は半導体基板１の表面部の選択的加熱酸化によ
り形成された選択酸化膜、３ａは選択酸化膜３の内側
面、４はＭＯＳトランジスタのソース、ドレインを成す
ｎ+ 型拡散層、５はｎ- 型のライトドープト領域、６は
ゲート絶縁膜、７は例えばポリサイドからなるゲート電
極、７ａはクロスチェック用のポリサイド配線、８は該
ゲート電極７の側面に形成されたサイドウォール、９は
層間絶縁膜、１０はコンタクト領域である。
示実施例に従って詳細に説明する。図１（Ａ）、（Ｂ）
は本発明半導体装置の一つの実施例を示すもので、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ線に沿う拡大
断面図である。図面において、１はｎ型半導体基板、２
は該半導体基板１の表面部に選択的に形成されたｐ型ウ
ェル、３は半導体基板１の表面部の選択的加熱酸化によ
り形成された選択酸化膜、３ａは選択酸化膜３の内側
面、４はＭＯＳトランジスタのソース、ドレインを成す
ｎ+ 型拡散層、５はｎ- 型のライトドープト領域、６は
ゲート絶縁膜、７は例えばポリサイドからなるゲート電
極、７ａはクロスチェック用のポリサイド配線、８は該
ゲート電極７の側面に形成されたサイドウォール、９は
層間絶縁膜、１０はコンタクト領域である。
【００１２】５ａは平面形状が矩形のウェル２の４つの
隅角部（コーナー）において、拡散層４の外側面に設け
られたｎ- 型の拡散領域であり、リーク電流の低減に寄
与する。即ち、従来だと拡散層４の外側面にｎ- 型の拡
散領域が存在しなかったため、拡散層４とウェル２との
間の接合の不純物濃度分布プロファイルが急峻になった
が、本半導体装置によれば、ｎ- 型の拡散領域５ａが拡
散層４とウェル２との間に介在しているので拡散層４・
ウェル２間接合の不純物濃度プロファイルの急峻さがな
くなり、そのためウェル２の隅角部における電界集中が
弱くなり、延いては局所的なアバランシェ降伏が少なく
なるので接合リークが小さくなる、つまりリーク電流が
小さくなるのである。
隅角部（コーナー）において、拡散層４の外側面に設け
られたｎ- 型の拡散領域であり、リーク電流の低減に寄
与する。即ち、従来だと拡散層４の外側面にｎ- 型の拡
散領域が存在しなかったため、拡散層４とウェル２との
間の接合の不純物濃度分布プロファイルが急峻になった
が、本半導体装置によれば、ｎ- 型の拡散領域５ａが拡
散層４とウェル２との間に介在しているので拡散層４・
ウェル２間接合の不純物濃度プロファイルの急峻さがな
くなり、そのためウェル２の隅角部における電界集中が
弱くなり、延いては局所的なアバランシェ降伏が少なく
なるので接合リークが小さくなる、つまりリーク電流が
小さくなるのである。
【００１３】このような半導体装置（ゲートアレイ）の
製造は、例えばソース、ドレイン形成のためのｎ型不純
物のイオン打込みの際に用いるマスクのパターンを従来
のものと変えて拡散領域５ａを形成すべき領域をマスク
できるパターンにすれば良い。図２はそのようなマスク
パターンを示す平面図であり、１１はソース／ドレイン
を形成するための不純物イオン打込み用マスク（レジス
トマスク）を示す。斜線を施した部分がそのマスク１１
である。選択酸化膜３で覆われていない素子形成領域
（それは略ウェルと一致する）が矩形であり、基本的に
はその矩形領域を覆わないようにマスク１１のパターン
を形成するが、しかし、拡散領域５ａをウェル２の隅角
部近傍に形成するために、そのマスク１１を、図２に示
すようにその矩形領域の４つの隅角部を覆うように形成
するのである。
製造は、例えばソース、ドレイン形成のためのｎ型不純
物のイオン打込みの際に用いるマスクのパターンを従来
のものと変えて拡散領域５ａを形成すべき領域をマスク
できるパターンにすれば良い。図２はそのようなマスク
パターンを示す平面図であり、１１はソース／ドレイン
を形成するための不純物イオン打込み用マスク（レジス
トマスク）を示す。斜線を施した部分がそのマスク１１
である。選択酸化膜３で覆われていない素子形成領域
（それは略ウェルと一致する）が矩形であり、基本的に
はその矩形領域を覆わないようにマスク１１のパターン
を形成するが、しかし、拡散領域５ａをウェル２の隅角
部近傍に形成するために、そのマスク１１を、図２に示
すようにその矩形領域の４つの隅角部を覆うように形成
するのである。
【００１４】図３（Ａ）、（Ｂ）はそのようなマスクを
用いて図１に示す半導体装置を製造する半導体装置の製
造方法の一例を工程順に示す断面図である。図３（Ａ）
はライトドープトドレインを形成するためのイオン打込
みをするときの状態を示す。このイオン打込みは従来と
同じように行う。
用いて図１に示す半導体装置を製造する半導体装置の製
造方法の一例を工程順に示す断面図である。図３（Ａ）
はライトドープトドレインを形成するためのイオン打込
みをするときの状態を示す。このイオン打込みは従来と
同じように行う。
【００１５】図３（Ｂ）はソース／ドレインを形成する
ためのイオン打込みをするときの状態を示す。このイオ
ン打込みは、レジストマスク１１として拡散領域５ａを
形成すべき部分を覆うパターンを有するものを形成して
行う。すると、ライトドープトドレインを形成する工程
で不純物がイオン打込みされ、この工程でレジストマス
ク１１で覆われていた領域がｎ- 型拡散領域５ａとな
り、リーク電流の低減に寄与する。尚、図３（Ｂ）にお
いて、２点鎖線は従来の場合のレジストマスク１１を示
し、この従来の場合には素子形成領域がレジストマスク
１１で全く覆われていなかったので拡散層４の外側面に
低い不純物濃度の拡散領域５ａは全く形成されなかった
ことになる。
ためのイオン打込みをするときの状態を示す。このイオ
ン打込みは、レジストマスク１１として拡散領域５ａを
形成すべき部分を覆うパターンを有するものを形成して
行う。すると、ライトドープトドレインを形成する工程
で不純物がイオン打込みされ、この工程でレジストマス
ク１１で覆われていた領域がｎ- 型拡散領域５ａとな
り、リーク電流の低減に寄与する。尚、図３（Ｂ）にお
いて、２点鎖線は従来の場合のレジストマスク１１を示
し、この従来の場合には素子形成領域がレジストマスク
１１で全く覆われていなかったので拡散層４の外側面に
低い不純物濃度の拡散領域５ａは全く形成されなかった
ことになる。
【００１６】図４（Ａ）乃至（Ｃ）は図１に示すような
半導体装置を製造する半導体装置の製造方法の別の例を
工程順に示す断面図である。本半導体装置の製造方法
は、ポリサイドからなるゲート電極７及びサイドウォー
ル８と同時にダミーゲート７ｂ及びそのサイドウォール
８ｂを同じ材料により選択酸化膜３と素子形成領域との
境界部の適宜な位置（少なくとも隅角部）に形成し、こ
れを拡散領域５ａを形成するためのマスクとして活用す
るものである。
半導体装置を製造する半導体装置の製造方法の別の例を
工程順に示す断面図である。本半導体装置の製造方法
は、ポリサイドからなるゲート電極７及びサイドウォー
ル８と同時にダミーゲート７ｂ及びそのサイドウォール
８ｂを同じ材料により選択酸化膜３と素子形成領域との
境界部の適宜な位置（少なくとも隅角部）に形成し、こ
れを拡散領域５ａを形成するためのマスクとして活用す
るものである。
【００１７】先ず、ゲート電極７と同時にダミーゲート
７ｂを形成する。図４（Ａ）はダミーゲート７ｂ形成後
の状態を示す。そして、図４（Ｂ）に示すように、ゲー
ト電極７をマスクとしてのライトドープトドレインを形
成するためのイオン打込みを行う。５はそれにより形成
されたｎ- 型の拡散領域である。その後、ゲート電極７
の側面にサイドウォール８を形成すると必然的にダミー
ゲート７ｂの側面にもサイドウォール８ａが形成され
る。その後、その状態で図４（Ｃ）に示すようにソー
ス、ドレインを形成するイオン打込みを行う。すると、
ダミーゲート７ｂのサイドウォール８ａによりマスクさ
れた部分にリーク電流低減用のｎ- 型拡散領域５ａが形
成されることになる。
７ｂを形成する。図４（Ａ）はダミーゲート７ｂ形成後
の状態を示す。そして、図４（Ｂ）に示すように、ゲー
ト電極７をマスクとしてのライトドープトドレインを形
成するためのイオン打込みを行う。５はそれにより形成
されたｎ- 型の拡散領域である。その後、ゲート電極７
の側面にサイドウォール８を形成すると必然的にダミー
ゲート７ｂの側面にもサイドウォール８ａが形成され
る。その後、その状態で図４（Ｃ）に示すようにソー
ス、ドレインを形成するイオン打込みを行う。すると、
ダミーゲート７ｂのサイドウォール８ａによりマスクさ
れた部分にリーク電流低減用のｎ- 型拡散領域５ａが形
成されることになる。
【００１８】図５（Ａ）、（Ｂ）は図４に示す半導体装
置の製造方法においてダミーゲート７ｂ（斜線を施した
部分）の形成位置の各別の例を示す平面図である。図５
（Ａ）に示す例では、ウェル２の４つの隅角部にダミー
ゲート７ｂが形成されており、従って、その部分にリー
ク電流低減用拡散領域５ａが形成されていることにな
る。図５（Ｂ）に示す例では、ウェル２の両側面にダミ
ーゲート７ｂが形成されており、従って、その部分にリ
ーク電流低減用拡散領域５ａが形成されていることにな
る。
置の製造方法においてダミーゲート７ｂ（斜線を施した
部分）の形成位置の各別の例を示す平面図である。図５
（Ａ）に示す例では、ウェル２の４つの隅角部にダミー
ゲート７ｂが形成されており、従って、その部分にリー
ク電流低減用拡散領域５ａが形成されていることにな
る。図５（Ｂ）に示す例では、ウェル２の両側面にダミ
ーゲート７ｂが形成されており、従って、その部分にリ
ーク電流低減用拡散領域５ａが形成されていることにな
る。
【００１９】
【発明の効果】請求項１の半導体装置は、ウェルの角部
近傍であって上記拡散層の外側に該拡散層と同じ導電型
でそれより不純物濃度の低い拡散領域を設けたことを特
徴とするものである。従って、請求項１の半導体装置に
よれば、ウェルの角部近傍に上記拡散層の外側に該拡散
層と同じ導電型でそれより不純物濃度の低い拡散領域を
設けたので、その不純物濃度の低い拡散領域により電界
が弱くなり、延いては局所的アバランシェ降伏が生じに
くくなる。従って、リーク電流、特に選択酸化膜で囲繞
された領域の角部におけるリーク電流を小さくすること
ができる。
近傍であって上記拡散層の外側に該拡散層と同じ導電型
でそれより不純物濃度の低い拡散領域を設けたことを特
徴とするものである。従って、請求項１の半導体装置に
よれば、ウェルの角部近傍に上記拡散層の外側に該拡散
層と同じ導電型でそれより不純物濃度の低い拡散領域を
設けたので、その不純物濃度の低い拡散領域により電界
が弱くなり、延いては局所的アバランシェ降伏が生じに
くくなる。従って、リーク電流、特に選択酸化膜で囲繞
された領域の角部におけるリーク電流を小さくすること
ができる。
【００２０】請求項２の半導体装置の製造方法は、選択
酸化膜をマスクとしてウェルと逆導電型の不純物をウェ
ルの表面部にライトドープし、その後、低い不純物濃度
の拡散領域を形成すべき部分を少なくともマスクした状
態でウェルと逆導電型の不純物をウェルの表面部にドー
プすることを特徴とするものである。従って、請求項２
の半導体装置の製造方法によれば、選択酸化膜をマスク
とする不純物のライトドープ後に、低い不純物濃度の拡
散領域を形成すべき部分を少なくともマスクして不純物
をドープするので、そのマスク下の不純物濃度を低くし
てウェルと拡散層との間に逆バイアスの電圧が印加され
た場合における電界の強度を弱くしてリーク電流を小さ
くすることができる。
酸化膜をマスクとしてウェルと逆導電型の不純物をウェ
ルの表面部にライトドープし、その後、低い不純物濃度
の拡散領域を形成すべき部分を少なくともマスクした状
態でウェルと逆導電型の不純物をウェルの表面部にドー
プすることを特徴とするものである。従って、請求項２
の半導体装置の製造方法によれば、選択酸化膜をマスク
とする不純物のライトドープ後に、低い不純物濃度の拡
散領域を形成すべき部分を少なくともマスクして不純物
をドープするので、そのマスク下の不純物濃度を低くし
てウェルと拡散層との間に逆バイアスの電圧が印加され
た場合における電界の強度を弱くしてリーク電流を小さ
くすることができる。
【００２１】請求項３の半導体装置の製造方法は、ライ
トドープトドレイン形成工程により不純物のライトドー
プを行い、ソース、ドレイン形成工程により不純物のド
ープを行うことを特徴とするものである。従って、請求
項３の半導体装置の製造方法によれば、ライトドープト
ドレイン形成工程により不純物のライトドープを行い、
ソース、ドレイン形成工程により不純物のドープを行う
ので、ＬＤＤ構造のＭＯＳ型半導体装置の製造工程を増
やすことなくリーク電流の低減を図ることができる。
トドープトドレイン形成工程により不純物のライトドー
プを行い、ソース、ドレイン形成工程により不純物のド
ープを行うことを特徴とするものである。従って、請求
項３の半導体装置の製造方法によれば、ライトドープト
ドレイン形成工程により不純物のライトドープを行い、
ソース、ドレイン形成工程により不純物のドープを行う
ので、ＬＤＤ構造のＭＯＳ型半導体装置の製造工程を増
やすことなくリーク電流の低減を図ることができる。
【００２２】請求項４の半導体装置の製造方法は、ウェ
ルの少なくとも角部の近傍にあたる、選択酸化膜と拡散
層を形成すべき部分との境界部に、マスク膜を形成し、
上記ウェル及びマスク膜をマスクとしてウェルと逆導電
型の不純物をウェルの表面部にライトドープし、その
後、上記マスク膜の側面にサイドウォールを形成し、し
かる後、ウェルと逆導電型の不純物を該ウェルの表面部
にドープすることを特徴とするものである。従って、請
求項４の半導体装置の製造方法によれば、選択酸化膜と
拡散層を形成すべき部分との境界部であってウェルの少
なくとも角部近傍に形成したマスク膜と、選択酸化膜を
マスクとして不純物のライトドープをし、その後マスク
膜にサイドウォールを形成したうえでこのサイドウォー
ルを有するマスク膜をマスクとして不純物のドープをす
るので、サイドウォール下に不純物濃度の低い拡散領域
を拡散層とウェルとの間に介在するものとして形成する
ことができる。
ルの少なくとも角部の近傍にあたる、選択酸化膜と拡散
層を形成すべき部分との境界部に、マスク膜を形成し、
上記ウェル及びマスク膜をマスクとしてウェルと逆導電
型の不純物をウェルの表面部にライトドープし、その
後、上記マスク膜の側面にサイドウォールを形成し、し
かる後、ウェルと逆導電型の不純物を該ウェルの表面部
にドープすることを特徴とするものである。従って、請
求項４の半導体装置の製造方法によれば、選択酸化膜と
拡散層を形成すべき部分との境界部であってウェルの少
なくとも角部近傍に形成したマスク膜と、選択酸化膜を
マスクとして不純物のライトドープをし、その後マスク
膜にサイドウォールを形成したうえでこのサイドウォー
ルを有するマスク膜をマスクとして不純物のドープをす
るので、サイドウォール下に不純物濃度の低い拡散領域
を拡散層とウェルとの間に介在するものとして形成する
ことができる。
【００２３】請求項５の半導体装置の製造方法は、マス
ク膜をゲート電極と同じ材料により同時に形成し、上記
マスク膜のサイドウォールをゲート電極のサイドウォー
ルと同じ材料により同時に形成することを特徴とするも
のである。従って、請求項５の半導体装置の製造方法に
よれば、マスク膜をゲート電極と同じ材料により同時に
形成し、マスク膜のサイドウォールをゲート電極のサイ
ドウォールと同じ材料により同時に形成するので、ＬＤ
Ｄ構造のＭＯＳ型半導体装置の製造工程を増やすことな
くリーク電流の低減を図ることができる。
ク膜をゲート電極と同じ材料により同時に形成し、上記
マスク膜のサイドウォールをゲート電極のサイドウォー
ルと同じ材料により同時に形成することを特徴とするも
のである。従って、請求項５の半導体装置の製造方法に
よれば、マスク膜をゲート電極と同じ材料により同時に
形成し、マスク膜のサイドウォールをゲート電極のサイ
ドウォールと同じ材料により同時に形成するので、ＬＤ
Ｄ構造のＭＯＳ型半導体装置の製造工程を増やすことな
くリーク電流の低減を図ることができる。
【図１】（Ａ）、（Ｂ）は本発明半導体装置の一つの実
施例を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｂ−Ｂ線視拡大断面図である。
施例を示すもので、（Ａ）は平面図、（Ｂ）は（Ａ）の
Ｂ−Ｂ線視拡大断面図である。
【図２】図１の半導体装置の製造に用いるマスクを示す
平面図である。
平面図である。
【図３】（Ａ）、（Ｂ）は図２に示したマスクを用いた
本発明半導体装置の製造方法の一つの実施例を工程順に
示す断面図である。
本発明半導体装置の製造方法の一つの実施例を工程順に
示す断面図である。
【図４】（Ａ）乃至（Ｃ）は本発明半導体装置の製造方
法の他の実施例を工程順に示す断面図である。
法の他の実施例を工程順に示す断面図である。
【図５】（Ａ）、（Ｂ）は図４に示す半導体装置の製造
方法におけるダミーゲートの形成位置の各別の例を示す
平面図である。
方法におけるダミーゲートの形成位置の各別の例を示す
平面図である。
１ 半導体基板 ２ ウェル ３ 選択酸化膜 ４ 拡散層 ５ａ 低い不純物濃度の拡散領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (5)
- 【請求項１】 ウェルを有する半導体基板の表面部に選
択酸化膜が形成され、各ウェルの内部の表面部に、選択
酸化膜により囲繞される、そのウェルと逆導電型の拡散
層を、有する半導体装置において、 少なくともウェルの角部近傍に上記拡散層の外側に該拡
散層と同じ導電型でそれより不純物濃度の低い拡散領域
を設けたことを特徴とする半導体装置 - 【請求項２】 選択酸化膜をマスクとしてウェルと逆導
電型の不純物をウェルの表面部にライトドープし、 その後、低い不純物濃度の拡散領域を形成すべき部分を
少なくともマスクした状態でウェルと逆導電型の不純物
をウェルの表面部にドープすることを特徴とする請求項
１記載の半導体装置を製造する半導体装置の製造方法 - 【請求項３】 ライトドープトドレイン形成工程により
不純物のライトドープを行い、 ソース、ドレイン形成工程により不純物のドープを行う
ことを特徴とする請求項２記載の半導体装置の製造方法 - 【請求項４】 ウェルの少なくとも角部の近傍にあた
る、選択酸化膜と拡散層を形成すべき部分との境界部
に、マスク膜を形成し、 上記選択酸化膜及びマスク膜をマスクとしてウェルと逆
導電型の不純物を該ウェルの表面部にライトドープし、 その後、上記マスク膜の側面にサイドウォールを形成
し、 しかる後、ウェルと逆導電型の不純物を該ウェルの表面
部にドープすることを特徴とする請求項１記載の半導体
装置を製造する半導体装置の製造方法 - 【請求項５】 マスク膜をゲート電極と同じ材料により
同時に形成し、 上記マスク膜のサイドウォールをゲート電極のサイドウ
ォールと同じ材料により同時に形成することを特徴とす
る請求項４記載の半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25383593A JPH0786590A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25383593A JPH0786590A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786590A true JPH0786590A (ja) | 1995-03-31 |
Family
ID=17256801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25383593A Pending JPH0786590A (ja) | 1993-09-14 | 1993-09-14 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786590A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200882A (ja) * | 1998-12-31 | 2000-07-18 | Samsung Electronics Co Ltd | 半導体装置のレイアウト方法及びその半導体装置 |
-
1993
- 1993-09-14 JP JP25383593A patent/JPH0786590A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200882A (ja) * | 1998-12-31 | 2000-07-18 | Samsung Electronics Co Ltd | 半導体装置のレイアウト方法及びその半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5436483A (en) | Semiconductor integrated circuit device having a first MISFET of an output buffer circuit and a second MISFET of an internal circuit | |
| US7514758B2 (en) | Dual-oxide transistors for the improvement of reliability and off-state leakage | |
| US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
| US4950617A (en) | Method of manufacturing semiconductor device | |
| JPH09270466A (ja) | 半導体装置及びその製造方法 | |
| EP0248292B1 (en) | Semiconductor device having a high breakdown voltage | |
| US5610089A (en) | Method of fabrication of semiconductor integrated circuit device | |
| US5635413A (en) | Method of manufacturing field effect transistor | |
| KR100317590B1 (ko) | 반도체장치 | |
| US6040609A (en) | Process for integrating, in a single semiconductor chip, MOS technology devices with different threshold voltages | |
| JP2800702B2 (ja) | 半導体装置 | |
| US5034346A (en) | Method for forming shorting contact for semiconductor which allows for relaxed alignment tolerance | |
| JPH0730107A (ja) | 高耐圧トランジスタ及びその製造方法 | |
| US5623154A (en) | Semiconductor device having triple diffusion | |
| US6667524B1 (en) | Semiconductor device with a plurality of semiconductor elements | |
| US5512769A (en) | High breakdown voltage semiconductor device and method of fabricating the same | |
| JP3164047B2 (ja) | 半導体装置 | |
| US4951101A (en) | Diamond shorting contact for semiconductors | |
| JP3054531B2 (ja) | 半導体集積回路とその製造方法 | |
| US6597043B1 (en) | Narrow high performance MOSFET device design | |
| JPH0786590A (ja) | 半導体装置とその製造方法 | |
| US6472712B1 (en) | Semiconductor device with reduced transistor leakage current | |
| US6608349B1 (en) | Narrow/short high performance MOSFET device design | |
| KR0161737B1 (ko) | 모스 전계 효과 트랜지스터의 제조방법 | |
| JP2000260989A (ja) | 半導体装置とその製造方法 |