JPH05291521A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05291521A JPH05291521A JP4092587A JP9258792A JPH05291521A JP H05291521 A JPH05291521 A JP H05291521A JP 4092587 A JP4092587 A JP 4092587A JP 9258792 A JP9258792 A JP 9258792A JP H05291521 A JPH05291521 A JP H05291521A
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Abstract
(57)【要約】
【目的】 複数のＭＯＳトランジスタから成る同一特性
のトランジスタ群をトランジスタ形成領域に形成するに
当り、各トランジスタ群に含まれる個々のトランジスタ
の特性（ソース・ドレインの寄生容量）を、他のトラン
ジスタ群の対応するトランジスタの特性と同一にする。 【構成】 ＭＯＳトランジスタ形成領域に所定のゲート
パターンで複数のゲート電極を形成し、このゲート電極
をマスクとして前記ＭＯＳトランジスタ形成領域にトラ
ンジスタの拡散層を形成する。この際、上記トランジス
タ形成領域の最側端に位置するゲートパターンの外側に
ダミーゲートを形成する。 【効果】 ゲートパターンのマスクが、トランジスタ形
成領域に対してずれた場合であっても、上記最側端に形
成されるトランジスタの拡散層の大きさがゲートパター
ンとダミーゲートとの間隔で決定され、他のトランジス
タ群の対応するトランジスタの拡散層と同一とすること
ができる。
のトランジスタ群をトランジスタ形成領域に形成するに
当り、各トランジスタ群に含まれる個々のトランジスタ
の特性（ソース・ドレインの寄生容量）を、他のトラン
ジスタ群の対応するトランジスタの特性と同一にする。 【構成】 ＭＯＳトランジスタ形成領域に所定のゲート
パターンで複数のゲート電極を形成し、このゲート電極
をマスクとして前記ＭＯＳトランジスタ形成領域にトラ
ンジスタの拡散層を形成する。この際、上記トランジス
タ形成領域の最側端に位置するゲートパターンの外側に
ダミーゲートを形成する。 【効果】 ゲートパターンのマスクが、トランジスタ形
成領域に対してずれた場合であっても、上記最側端に形
成されるトランジスタの拡散層の大きさがゲートパター
ンとダミーゲートとの間隔で決定され、他のトランジス
タ群の対応するトランジスタの拡散層と同一とすること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらには、
半導体集積回路の製造に適用して特に有効な技術に関
し、例えば１又は２以上のＭＯＳトランジスタから成る
同一機能のＭＯＳトランジスタ群の回路パターンが、特
定の領域内で繰り返し形成された半導体集積回路の製造
に利用して有用な技術に関する。
半導体集積回路の製造に適用して特に有効な技術に関
し、例えば１又は２以上のＭＯＳトランジスタから成る
同一機能のＭＯＳトランジスタ群の回路パターンが、特
定の領域内で繰り返し形成された半導体集積回路の製造
に利用して有用な技術に関する。
【０００２】
【従来の技術】従来、１又は２以上のＭＯＳトランジス
タから成る同一機能のＭＯＳトランジスタ群を、トラン
ジスタ形成領域内に複数個形成するに当っては、当該Ｍ
ＯＳトランジスタ群の設計パターンを一個作成してお
き、このパターンをトランジスタ形成領域内で繰り返し
て、全体としての回路パターンを決定していた。より具
体的には、ＭＯＳトランジスタ群は、図３の実線で示す
ように、複数のＭＯＳトランジスタのゲート電極Ｇ１〜
Ｇ４（図示例では４個）で繰り返し単位が決定され、こ
のトランジスタ群の繰り返し単位をトランジスタ形成領
域（図３中一点鎖線で示す領域）内で繰り返し形成し
て、同一機能を有するＭＯＳトランジスタ群（ＭＯＳ１
〜ＭＯＳ４，ＭＯＳ１’〜ＭＯＳ４’，…）を、多数形
成するようになっている（図３にはＭＯＳ１〜ＭＯＳ
２’までを図示）。この場合、トランジスタ群を構成す
る各ＭＯＳトランジスタの拡散層の面積（容量）は上記
トランジスタのゲート電極Ｇ１〜Ｇ４間の夫々の面積Ｓ
２〜Ｓ４に応じて自己整合により決定されるようになっ
ている。
タから成る同一機能のＭＯＳトランジスタ群を、トラン
ジスタ形成領域内に複数個形成するに当っては、当該Ｍ
ＯＳトランジスタ群の設計パターンを一個作成してお
き、このパターンをトランジスタ形成領域内で繰り返し
て、全体としての回路パターンを決定していた。より具
体的には、ＭＯＳトランジスタ群は、図３の実線で示す
ように、複数のＭＯＳトランジスタのゲート電極Ｇ１〜
Ｇ４（図示例では４個）で繰り返し単位が決定され、こ
のトランジスタ群の繰り返し単位をトランジスタ形成領
域（図３中一点鎖線で示す領域）内で繰り返し形成し
て、同一機能を有するＭＯＳトランジスタ群（ＭＯＳ１
〜ＭＯＳ４，ＭＯＳ１’〜ＭＯＳ４’，…）を、多数形
成するようになっている（図３にはＭＯＳ１〜ＭＯＳ
２’までを図示）。この場合、トランジスタ群を構成す
る各ＭＯＳトランジスタの拡散層の面積（容量）は上記
トランジスタのゲート電極Ｇ１〜Ｇ４間の夫々の面積Ｓ
２〜Ｓ４に応じて自己整合により決定されるようになっ
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
繰り返し単位を用いて、一定のトランジスタ形成領域内
に同一機能の複数のトランジスタ群ＭＯＳ１〜ＭＯＳ
４，ＭＯＳ１’〜ＭＯＳ４’，…を形成しようとする場
合、以下のような問題が生じる。即ち、同一機能を有す
るトランジスタ群を複数形成するには、これらトランジ
スタ群を形成する個々のトランジスタの特性を、他のト
ランジスタ群の対応する個々のトランジスタの特性と同
一にしなければならない（例えばＭＯＳ１とＭＯＳ１’
の特性）。この場合、拡散層の面積が異なると、寄生容
量の大きさが異なりトランジスタの特性も異なるので、
他のトランジスタ群の対応するトランジスタの拡散層の
大きさを同一としなければならない。このため、トラン
ジスタ群を形成するマスクパターンにおいては、拡散層
面積を決定する要因、即ち、ゲート電極間の長さｌ1〜
ｌ4を固定にして、各トランジスタ群を構成する個々の
トランジスタを他のトランジスタ群内の対応する個々の
トランジスタとその特性が等しくなるようにしている。
しかしながら、トランジスタ形成領域の端部（以下「折
返し端部」と称す）においては、当該折返し端部に形成
されるトランジスタ（図３のＭＯＳ１）の折返し端部と
接する側の拡散層の面積Ｓ０最端部に形成されたゲート
電極Ｇ１とトランジスタ形成領域の境界線ＢＲとによっ
て決定されることとなる。従って、ＬＳＩ製造時のトラ
ンジスタ形成領域の形成に用いられるマスク（以下「ト
ランジスタ領域形成用マスク」と称す）と、上記ゲート
電極を形成するマスク（以下「ゲートマスク」と称す）
との間に合わせずれが生じた場合には（例えば、図中破
線で示すように下方にずれた場合）、トランジスタ形成
領域の境界線ＢＲと最端部のゲート電極Ｇ１とによって
画成される拡散層（図３のＭＯＳ１のＡで示す領域）の
面積Ｓ０が、他のトランジスタ群において２つのゲート
によって画成される拡散層領域（図３のゲート電極Ｇ４
とＧ１’とで画成されるＭＯＳ１’の下端側の拡散層）
の面積Ｓ０（＝Ｓ４）とで異なってしまう。例えば、ゲ
ートマスクが破線に示す位置にずれた場合、Ｓ０の面積
に変化が生じない（ｌ4は一定）のに対し、Ｓ０の面積
はΔＳ０だけ小さくなる。このように特定のＭＯＳトラ
ンジスタ（折り返し端部のトランジスタＭＯＳ１）の拡
散層の面積が他のトランジスタ群の対応するトランジス
タＭＯＳ１’の拡散層（ゲート間に形成される）の面積
Ｓ０’と異なってしまうと、元来同一の特性となるべき
他のトランジスタ群との間に、信号線を伝わる信号の発
生タイミング及び又は信号量のバラツキ等、特性のバラ
ツキが生じＬＳＩ全体の信用性が低下する。
繰り返し単位を用いて、一定のトランジスタ形成領域内
に同一機能の複数のトランジスタ群ＭＯＳ１〜ＭＯＳ
４，ＭＯＳ１’〜ＭＯＳ４’，…を形成しようとする場
合、以下のような問題が生じる。即ち、同一機能を有す
るトランジスタ群を複数形成するには、これらトランジ
スタ群を形成する個々のトランジスタの特性を、他のト
ランジスタ群の対応する個々のトランジスタの特性と同
一にしなければならない（例えばＭＯＳ１とＭＯＳ１’
の特性）。この場合、拡散層の面積が異なると、寄生容
量の大きさが異なりトランジスタの特性も異なるので、
他のトランジスタ群の対応するトランジスタの拡散層の
大きさを同一としなければならない。このため、トラン
ジスタ群を形成するマスクパターンにおいては、拡散層
面積を決定する要因、即ち、ゲート電極間の長さｌ1〜
ｌ4を固定にして、各トランジスタ群を構成する個々の
トランジスタを他のトランジスタ群内の対応する個々の
トランジスタとその特性が等しくなるようにしている。
しかしながら、トランジスタ形成領域の端部（以下「折
返し端部」と称す）においては、当該折返し端部に形成
されるトランジスタ（図３のＭＯＳ１）の折返し端部と
接する側の拡散層の面積Ｓ０最端部に形成されたゲート
電極Ｇ１とトランジスタ形成領域の境界線ＢＲとによっ
て決定されることとなる。従って、ＬＳＩ製造時のトラ
ンジスタ形成領域の形成に用いられるマスク（以下「ト
ランジスタ領域形成用マスク」と称す）と、上記ゲート
電極を形成するマスク（以下「ゲートマスク」と称す）
との間に合わせずれが生じた場合には（例えば、図中破
線で示すように下方にずれた場合）、トランジスタ形成
領域の境界線ＢＲと最端部のゲート電極Ｇ１とによって
画成される拡散層（図３のＭＯＳ１のＡで示す領域）の
面積Ｓ０が、他のトランジスタ群において２つのゲート
によって画成される拡散層領域（図３のゲート電極Ｇ４
とＧ１’とで画成されるＭＯＳ１’の下端側の拡散層）
の面積Ｓ０（＝Ｓ４）とで異なってしまう。例えば、ゲ
ートマスクが破線に示す位置にずれた場合、Ｓ０の面積
に変化が生じない（ｌ4は一定）のに対し、Ｓ０の面積
はΔＳ０だけ小さくなる。このように特定のＭＯＳトラ
ンジスタ（折り返し端部のトランジスタＭＯＳ１）の拡
散層の面積が他のトランジスタ群の対応するトランジス
タＭＯＳ１’の拡散層（ゲート間に形成される）の面積
Ｓ０’と異なってしまうと、元来同一の特性となるべき
他のトランジスタ群との間に、信号線を伝わる信号の発
生タイミング及び又は信号量のバラツキ等、特性のバラ
ツキが生じＬＳＩ全体の信用性が低下する。
【０００４】本発明はかかる事情に鑑みてなされたもの
で、所定のトランジスタ形成領域に１又は２以上のＭＯ
Ｓトランジスタから成る同一特性のトランジスタ群を複
数個形成するに当り、当該ＭＯＳトランジスタ群を形成
するためのマスクが、トランジスタ形成領域に対してず
れた場合であっても、各トランジスタ群に含まれる個々
のトランジスタの特性（ソース・ドレインの寄生容量）
が、他のトランジスタ群に含まれる同一機能のトランジ
スタの特性と異なることのないようにし、もって、これ
らを用いた回路内を伝わる信号の発生タイミング、信号
量のバラツキ等を回避することができる半導体装置の製
造方法を提供することを目的とする。
で、所定のトランジスタ形成領域に１又は２以上のＭＯ
Ｓトランジスタから成る同一特性のトランジスタ群を複
数個形成するに当り、当該ＭＯＳトランジスタ群を形成
するためのマスクが、トランジスタ形成領域に対してず
れた場合であっても、各トランジスタ群に含まれる個々
のトランジスタの特性（ソース・ドレインの寄生容量）
が、他のトランジスタ群に含まれる同一機能のトランジ
スタの特性と異なることのないようにし、もって、これ
らを用いた回路内を伝わる信号の発生タイミング、信号
量のバラツキ等を回避することができる半導体装置の製
造方法を提供することを目的とする。
【０００５】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の製造方法では、ＭＯＳトラ
ンジスタ形成領域に所定のゲートパターンで複数のゲー
ト電極を形成し、このゲート電極をマスクとして前記Ｍ
ＯＳトランジスタ形成領域に複数のＭＯＳトランジスタ
の各々の拡散層を形成するに当り、前記複数のゲート電
極を形成するゲートパターンの最側端の外側にダミーゲ
ートを形成し、これを用いて当該最側端に位置するＭＯ
Ｓトランジスタの拡散層を形成する。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明の製造方法では、ＭＯＳトラ
ンジスタ形成領域に所定のゲートパターンで複数のゲー
ト電極を形成し、このゲート電極をマスクとして前記Ｍ
ＯＳトランジスタ形成領域に複数のＭＯＳトランジスタ
の各々の拡散層を形成するに当り、前記複数のゲート電
極を形成するゲートパターンの最側端の外側にダミーゲ
ートを形成し、これを用いて当該最側端に位置するＭＯ
Ｓトランジスタの拡散層を形成する。
【０００７】
【作用】トランジスタ形成領域の最側端に位置するＭＯ
Ｓトランジスタの外側の拡散層が、ゲート電極と、これ
と同一のマスクによって形成されるダミーゲートとよっ
て画成されるため、ゲート形成用のマスクとトランジス
タ形成領域形成用のマスクとの間に合わせずれが生じた
場合であっても、上記最側端の拡散層の大きさ（容量）
が合わせずれによる影響を受けることがない。
Ｓトランジスタの外側の拡散層が、ゲート電極と、これ
と同一のマスクによって形成されるダミーゲートとよっ
て画成されるため、ゲート形成用のマスクとトランジス
タ形成領域形成用のマスクとの間に合わせずれが生じた
場合であっても、上記最側端の拡散層の大きさ（容量）
が合わせずれによる影響を受けることがない。
【０００８】
【実施例】以下、本発明の一実施例について添付図面を
参照して説明する。図１は本発明に係わる半導体集積回
路装置（ＬＳＩ）のＭＯＳトランジスタ形成領域ＢＢの
回路設計パターンを示した平面図である。この図に示す
ＭＯＳトランジスタの配列は、例えば図２に示すような
ＤＲＡＭのＩ／Ｏ回路部に用いられるもので、このＩ／
Ｏ回路では、４つのＭＯＳトランジスタ（ＭＯＳ１〜Ｍ
ＯＳ４）を１つのトランジスタ群ＧＲ１，ＧＲ２として
１つの回路設計パターン（繰り返し単位）が形成され、
この繰り返し単位がトランジスタ形成領域ＢＢ内に、図
１中４縦方向に、ゲート電極Ｇ１〜Ｇ４が他のトランジ
スタ群のゲート電極（例えばＧＲ２のゲート電極Ｇ
１’，Ｇ２’）と並列となるように整列して配置されて
いる。前記トランジスタ群ＧＲ１，ＧＲ２，…は、その
特性が上記ゲート電極の一つの繰り返し単位によって形
成され、互いの機能が同一となるように形成される。こ
のトランジスタ群は、ＧＲ１を例に掲げるならば、当該
トランジスタ群ＧＲ１に含まれる４つのＭＯＳトランジ
スタＭＯＳ１〜ＭＯＳ４のうち、ＭＯＳトランジスタＭ
ＯＳ１，ＭＯＳ２がＩ／Ｏ1線に接続される回路素子を
構成し、ＭＯＳトランジスタＭＯＳ３，ＭＯＳ４がＩ／
Ｏ2線に接続される回路素子を構成している（図２）。
参照して説明する。図１は本発明に係わる半導体集積回
路装置（ＬＳＩ）のＭＯＳトランジスタ形成領域ＢＢの
回路設計パターンを示した平面図である。この図に示す
ＭＯＳトランジスタの配列は、例えば図２に示すような
ＤＲＡＭのＩ／Ｏ回路部に用いられるもので、このＩ／
Ｏ回路では、４つのＭＯＳトランジスタ（ＭＯＳ１〜Ｍ
ＯＳ４）を１つのトランジスタ群ＧＲ１，ＧＲ２として
１つの回路設計パターン（繰り返し単位）が形成され、
この繰り返し単位がトランジスタ形成領域ＢＢ内に、図
１中４縦方向に、ゲート電極Ｇ１〜Ｇ４が他のトランジ
スタ群のゲート電極（例えばＧＲ２のゲート電極Ｇ
１’，Ｇ２’）と並列となるように整列して配置されて
いる。前記トランジスタ群ＧＲ１，ＧＲ２，…は、その
特性が上記ゲート電極の一つの繰り返し単位によって形
成され、互いの機能が同一となるように形成される。こ
のトランジスタ群は、ＧＲ１を例に掲げるならば、当該
トランジスタ群ＧＲ１に含まれる４つのＭＯＳトランジ
スタＭＯＳ１〜ＭＯＳ４のうち、ＭＯＳトランジスタＭ
ＯＳ１，ＭＯＳ２がＩ／Ｏ1線に接続される回路素子を
構成し、ＭＯＳトランジスタＭＯＳ３，ＭＯＳ４がＩ／
Ｏ2線に接続される回路素子を構成している（図２）。
【０００９】そして、４つのトランジスタＭＯＳ１〜Ｍ
ＯＳ４のうち、ＭＯＳ１及びＭＯＳ４はそのゲート電極
Ｇ１，Ｇ４が、共に、Ｙセレクト線（ＹＳ）に導電接続
され、また、これら２つのＭＯＳトランジスタの夫々の
一方の拡散層１２，４２は、夫々Ｉ／Ｏ線1，Ｉ／Ｏ線2
に導電接続されている。これら２つのトランジスタＭＯ
Ｓ１，ＭＯＳ４は、他方の拡散層１３，４３が、これら
に隣接する他のトランジスタＭＯＳ２，ＭＯＳ３の拡散
層２３，３３と同一の領域にて、即ち同一の拡散層を共
有して一体に形成されており、このトランジスタＭＯＳ
２，ＭＯＳ３を介して各々のトランジスタＭＯＳ１，Ｍ
ＯＳ４が、これに対応して設けられたビット線（ＭＯＳ
トランジスタＭＯＳ２，ＭＯＳ３のゲート電極）ＢＬ，
ＢＬ*に導電接続されている。そして上記ＭＯＳトラン
ジスタＭＯＳ２の拡散層２２とトランジスタＭＯＳ３の
拡散層３２とは一体に形成されて、これが接地されてい
る。
ＯＳ４のうち、ＭＯＳ１及びＭＯＳ４はそのゲート電極
Ｇ１，Ｇ４が、共に、Ｙセレクト線（ＹＳ）に導電接続
され、また、これら２つのＭＯＳトランジスタの夫々の
一方の拡散層１２，４２は、夫々Ｉ／Ｏ線1，Ｉ／Ｏ線2
に導電接続されている。これら２つのトランジスタＭＯ
Ｓ１，ＭＯＳ４は、他方の拡散層１３，４３が、これら
に隣接する他のトランジスタＭＯＳ２，ＭＯＳ３の拡散
層２３，３３と同一の領域にて、即ち同一の拡散層を共
有して一体に形成されており、このトランジスタＭＯＳ
２，ＭＯＳ３を介して各々のトランジスタＭＯＳ１，Ｍ
ＯＳ４が、これに対応して設けられたビット線（ＭＯＳ
トランジスタＭＯＳ２，ＭＯＳ３のゲート電極）ＢＬ，
ＢＬ*に導電接続されている。そして上記ＭＯＳトラン
ジスタＭＯＳ２の拡散層２２とトランジスタＭＯＳ３の
拡散層３２とは一体に形成されて、これが接地されてい
る。
【００１０】上述の４つのＭＯＳトランジスタＭＯＳ１
〜ＭＯＳ４からなるトランジスタ群ＧＲ１と同一機能の
トランジスタ群（Ｉ／Ｏ回路）を、実際にトランジスタ
形成領域ＢＢに複数形成するに当たっては、上記４つの
ＭＯＳトランジスタのゲート電極Ｇ１〜Ｇ４から成る繰
り返し単位を、上記トランジスタ形成領域ＢＢ内に、毎
トランジスタ群に含まれるゲート電極が互いに並列とな
るように図中縦方向に重ねる。
〜ＭＯＳ４からなるトランジスタ群ＧＲ１と同一機能の
トランジスタ群（Ｉ／Ｏ回路）を、実際にトランジスタ
形成領域ＢＢに複数形成するに当たっては、上記４つの
ＭＯＳトランジスタのゲート電極Ｇ１〜Ｇ４から成る繰
り返し単位を、上記トランジスタ形成領域ＢＢ内に、毎
トランジスタ群に含まれるゲート電極が互いに並列とな
るように図中縦方向に重ねる。
【００１１】ところで、１つのトランジスタ群（例えば
ＧＲ１）に含まれる４つのトランジスタ（ＭＯＳ１〜Ｍ
ＯＳ４）は、他の全てのトランジスタ群（例えばＧＲ
２）内の夫々の対応する４つのトランジスタと、その動
作特性が同一（ソース・ドレイン領域を形成する拡散層
の面積容量が同一）でなければならない。そして、上記
拡散層の容量（面積）は、互いに隣接するＭＯＳトラン
ジスタのゲート形成間隔ｌ1〜ｌ4によって決定される
（ゲート電極をマスクパターンとして形成される）。し
かしながら、前述したように、上記トランジスタ形成領
域ＢＢ内に形成される複数のＭＯＳトランジスタのう
ち，当該領域ＢＢの上下の最端部（図中には最下部のみ
を示す、以下「折り返し端部」と云う）に位置するＭＯ
Ｓトランジスタ（図１のＭＯＳ１）に関しては、その下
側又は上側にＭＯＳトランジスタが形成されているた
め、拡散層１２の容量（拡散層の面積Ｓ０）を他のトラ
ンジスタ群に含まれる対応するトランジスタ（例えばＭ
ＯＳ１’）の容量（面積Ｓ０’）と同時に、即ち、ゲー
ト電極間隔（ｌ4）にて決定できない。換言すれば、ゲ
ートマスクのみで決定できない。このため、トランジス
タ領域形成用マスクと、ゲートマスクとに合わせずれが
生じた場合には、最端部のＭＯＳトランジスタ（ＭＯＳ
１）の外側の拡散層（１２）だけが上記合わせずれの影
響を受けて、その特性が他のトランジスタ群の対応する
トランジスタの特性と異なってしまう。そこで本実施例
の半導体装置の製造方法においては、最端部（最上部，
最下部）のＭＯＳトランジスタをの形成パターンの両側
端部に、拡散層を画成するためのダミーゲートＧ（最下
端側のみ固定）を形成し、これにより最端部のＭＯＳト
ランジスタ（ＭＯＳ１）の拡散層の面積（Ｓ０）を、他
のトランジスタ群の対応するトランジスタ（ＭＯＳ
１’）の拡散層（Ｓ０’）と同様ゲートマスクのゲート
電極の形成間隔にのみ依存するようにして、換言すれ
ば、拡散層形成用マスクパターンとのずれの影響を受け
ないようにして、常に、他のトランジスタ群の対応する
トランジスタの拡散層の面積と同一とするようにした。
ＧＲ１）に含まれる４つのトランジスタ（ＭＯＳ１〜Ｍ
ＯＳ４）は、他の全てのトランジスタ群（例えばＧＲ
２）内の夫々の対応する４つのトランジスタと、その動
作特性が同一（ソース・ドレイン領域を形成する拡散層
の面積容量が同一）でなければならない。そして、上記
拡散層の容量（面積）は、互いに隣接するＭＯＳトラン
ジスタのゲート形成間隔ｌ1〜ｌ4によって決定される
（ゲート電極をマスクパターンとして形成される）。し
かしながら、前述したように、上記トランジスタ形成領
域ＢＢ内に形成される複数のＭＯＳトランジスタのう
ち，当該領域ＢＢの上下の最端部（図中には最下部のみ
を示す、以下「折り返し端部」と云う）に位置するＭＯ
Ｓトランジスタ（図１のＭＯＳ１）に関しては、その下
側又は上側にＭＯＳトランジスタが形成されているた
め、拡散層１２の容量（拡散層の面積Ｓ０）を他のトラ
ンジスタ群に含まれる対応するトランジスタ（例えばＭ
ＯＳ１’）の容量（面積Ｓ０’）と同時に、即ち、ゲー
ト電極間隔（ｌ4）にて決定できない。換言すれば、ゲ
ートマスクのみで決定できない。このため、トランジス
タ領域形成用マスクと、ゲートマスクとに合わせずれが
生じた場合には、最端部のＭＯＳトランジスタ（ＭＯＳ
１）の外側の拡散層（１２）だけが上記合わせずれの影
響を受けて、その特性が他のトランジスタ群の対応する
トランジスタの特性と異なってしまう。そこで本実施例
の半導体装置の製造方法においては、最端部（最上部，
最下部）のＭＯＳトランジスタをの形成パターンの両側
端部に、拡散層を画成するためのダミーゲートＧ（最下
端側のみ固定）を形成し、これにより最端部のＭＯＳト
ランジスタ（ＭＯＳ１）の拡散層の面積（Ｓ０）を、他
のトランジスタ群の対応するトランジスタ（ＭＯＳ
１’）の拡散層（Ｓ０’）と同様ゲートマスクのゲート
電極の形成間隔にのみ依存するようにして、換言すれ
ば、拡散層形成用マスクパターンとのずれの影響を受け
ないようにして、常に、他のトランジスタ群の対応する
トランジスタの拡散層の面積と同一とするようにした。
【００１２】この結果、トランジスタ領域形成用のマス
クと、ゲートマスクとの間に合わせずれが生じた場合で
あっても、最端部に位置するトランジスタの拡散層の面
積は他のトランジスタ群の対応するＭＯＳトランジスタ
の拡散層と同一面積となって、これらのＭＯＳトランジ
スタ間でその動作特性が異なることがなくなり、各トラ
ンジスタ群が互いに同一機能を保持することとなる。か
かる効果は同一の機能のＭＯＳトランジスタからなる回
路を複数個必要とするＩ／Ｏ回路に適用して特に有効で
ある。
クと、ゲートマスクとの間に合わせずれが生じた場合で
あっても、最端部に位置するトランジスタの拡散層の面
積は他のトランジスタ群の対応するＭＯＳトランジスタ
の拡散層と同一面積となって、これらのＭＯＳトランジ
スタ間でその動作特性が異なることがなくなり、各トラ
ンジスタ群が互いに同一機能を保持することとなる。か
かる効果は同一の機能のＭＯＳトランジスタからなる回
路を複数個必要とするＩ／Ｏ回路に適用して特に有効で
ある。
【００１３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例ではＩ／Ｏ回路を形成するに当たって、本発明の
製造方法を適用した例を示したが、これに限ることな
く、例えばＤＲＡＭのデータ線につながるセンスアンプ
回路に設けられる複数のＭＯＳトランジスタの形成、或
は、デコード信号線につながるデコーダ回路に設けられ
る複数のＭＯＳトランジスタの形成に適用することも考
えられ、この場合には、夫々、データ線信号量のバラツ
キ、デコード信号のタイミングバラツキを低減すること
ができ、アクセスのバラツキも低減される。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例ではＩ／Ｏ回路を形成するに当たって、本発明の
製造方法を適用した例を示したが、これに限ることな
く、例えばＤＲＡＭのデータ線につながるセンスアンプ
回路に設けられる複数のＭＯＳトランジスタの形成、或
は、デコード信号線につながるデコーダ回路に設けられ
る複数のＭＯＳトランジスタの形成に適用することも考
えられ、この場合には、夫々、データ線信号量のバラツ
キ、デコード信号のタイミングバラツキを低減すること
ができ、アクセスのバラツキも低減される。
【００１４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＭＯＳ
トランジスタの製造技術に適用した例を示したが、同一
のレイアウトパターンが多数形成され、且つ、そのパタ
ーンが形成される領域が、他のマスクパターンにて決定
される、全ての半導体の製造方法にも本発明の方法は適
用可能である。
なされた発明をその背景となった利用分野であるＭＯＳ
トランジスタの製造技術に適用した例を示したが、同一
のレイアウトパターンが多数形成され、且つ、そのパタ
ーンが形成される領域が、他のマスクパターンにて決定
される、全ての半導体の製造方法にも本発明の方法は適
用可能である。
【００１５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、本発明によれば、ゲート電極用
のマスクとトランジスタ形成領域のマスクとの間に合わ
せずれが生じた場合にも、トランジスタ形成領域の最側
端部に形成されたＭＯＳトランジスタの拡散層と、他の
トランジスタ間に形成されたＭＯＳトランジスタの拡散
層の面積（容量）を同一とすることができるので、これ
らのＭＯＳトランジスタにつながる信号線を伝わる信号
のタイミング、及び信号量のバラツキを小さく抑えるこ
とができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、本発明によれば、ゲート電極用
のマスクとトランジスタ形成領域のマスクとの間に合わ
せずれが生じた場合にも、トランジスタ形成領域の最側
端部に形成されたＭＯＳトランジスタの拡散層と、他の
トランジスタ間に形成されたＭＯＳトランジスタの拡散
層の面積（容量）を同一とすることができるので、これ
らのＭＯＳトランジスタにつながる信号線を伝わる信号
のタイミング、及び信号量のバラツキを小さく抑えるこ
とができる。
【図１】本発明に係わる半導体集積回路装置（ＬＳＩ）
のＭＯＳトランジスタ形成領域ＢＢの回路設計パターン
を示した平面図である。
のＭＯＳトランジスタ形成領域ＢＢの回路設計パターン
を示した平面図である。
【図２】図１に示すＭＯＳトランジスタ群によって形成
されたＩ／Ｏ回路の回路図である。
されたＩ／Ｏ回路の回路図である。
【図３】従来のＬＳＩのＭＯＳトランジスタ形成領域Ｂ
Ｂの回路設計パターンを示した平面図である。
Ｂの回路設計パターンを示した平面図である。
ＭＯＳ１〜ＭＯＳ４ ＭＯＳトランジスタ ＢＢ トランジスタ形成領域 ＧＲ１，ＧＲ２ トランジスタ群 Ｇ１〜Ｇ４ ゲート電極 Ｓ０〜Ｓ４ 拡散層の面積
Claims (3)
- 【請求項１】 ＭＯＳトランジスタ形成領域に所定のゲ
ートパターンで複数のゲート電極を形成し、このゲート
電極をマスクとして前記ＭＯＳトランジスタ形成領域に
複数のＭＯＳトランジスタの各々の拡散層を形成する半
導体装置の製造方法において、前記複数のゲート電極を
形成するゲートパターンの最側端の外側にダミーゲート
を形成し、これを用いて当該最側端に位置するＭＯＳト
ランジスタの拡散層を形成することを特徴とする半導体
装置の製造方法。 - 【請求項２】 前記所定のゲートパターンは、複数のゲ
ート電極パターンからなる繰り返し単位を繰り返し並べ
ることによって形成されていることを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項３】 前記マスクパターンによって形成される
ＭＯＳトランジスタは、ＤＲＡＭのＩ／Ｏ回路に形成さ
れるＭＯＳトランジスタであることを特徴とする請求項
１又は２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092587A JPH05291521A (ja) | 1992-04-13 | 1992-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4092587A JPH05291521A (ja) | 1992-04-13 | 1992-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291521A true JPH05291521A (ja) | 1993-11-05 |
Family
ID=14058579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4092587A Pending JPH05291521A (ja) | 1992-04-13 | 1992-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291521A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289813B1 (ko) * | 1998-07-03 | 2001-10-26 | 윤종용 | 노아형플렛-셀마스크롬장치 |
| JP2002261170A (ja) * | 2001-02-28 | 2002-09-13 | Sanyo Electric Co Ltd | 半導体装置とそのパターンレイアウト方法 |
| US6812540B2 (en) | 2001-12-17 | 2004-11-02 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2012049549A (ja) * | 1998-12-31 | 2012-03-08 | Samsung Electronics Co Ltd | 半導体装置のレイアウト方法及びその半導体装置 |
-
1992
- 1992-04-13 JP JP4092587A patent/JPH05291521A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100289813B1 (ko) * | 1998-07-03 | 2001-10-26 | 윤종용 | 노아형플렛-셀마스크롬장치 |
| JP2012049549A (ja) * | 1998-12-31 | 2012-03-08 | Samsung Electronics Co Ltd | 半導体装置のレイアウト方法及びその半導体装置 |
| JP2002261170A (ja) * | 2001-02-28 | 2002-09-13 | Sanyo Electric Co Ltd | 半導体装置とそのパターンレイアウト方法 |
| JP4544764B2 (ja) * | 2001-02-28 | 2010-09-15 | 三洋電機株式会社 | 半導体装置とそのパターンレイアウト方法 |
| US6812540B2 (en) | 2001-12-17 | 2004-11-02 | Hitachi, Ltd. | Semiconductor integrated circuit device |
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