DE19959565A1 - Halbleiterbauelement und Entwurfsverfahren hierfür - Google Patents
Halbleiterbauelement und Entwurfsverfahren hierfürInfo
- Publication number
- DE19959565A1 DE19959565A1 DE19959565A DE19959565A DE19959565A1 DE 19959565 A1 DE19959565 A1 DE 19959565A1 DE 19959565 A DE19959565 A DE 19959565A DE 19959565 A DE19959565 A DE 19959565A DE 19959565 A1 DE19959565 A1 DE 19959565A1
- Authority
- DE
- Germany
- Prior art keywords
- gate electrodes
- transistors
- substrate
- electrodes
- dummy gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000012938 design process Methods 0.000 title description 12
- 238000000034 method Methods 0.000 claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract 19
- 239000004020 conductor Substances 0.000 claims 1
- 238000005070 sampling Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 19
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 241000272517 Anseriformes Species 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Die Erfindung bezieht sich auf ein Halbleiterbauelement und ein Entwurfsverfahren hierfür, bei dem aktive Bereiche einer Mehrzahl von Transistoren angeordnet werden, die mehr als eine erste und zweite, auf einem Substrat angeordnete Elektroden umfassen, und bei dem mehrere Transistor-Gateelektroden zwischen den ersten und zweiten Elektroden so positioniert sind, daß sie eine vorgegebene Breite und Länge und einen im wesentlichen konstanten Abstand auf dem Substrat aufweisen. DOLLAR A Erfindungsgemäß ist eine Mehrzahl von Dummy-Gateelektroden (DG1, DG2) mit vorgegebener Breite und Länge vorgesehen, die zwischen und/oder außerhalb der Transistoren mit im wesentlichen demjenigen der Transistor-Gateelektroden entsprechendem Abstand auf dem Substrat angeordnet sind, um Schwankungen in Prozeßabweichungen bezüglich der Gateelektroden-Abmessungen aufgrund von Foto- und/oder Ätzprozessen zu verringern. DOLLAR A Verwendung z. B. bei der Herstellung von Halbleiterspeicherbauelementen.
Description
Die Erfindung bezieht sich auf ein Entwurfsverfahren für ein
Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 und
auf ein derart ausgelegtes Halbleiterbauelement.
Mit der weiteren Entwicklung von Funktionalitäten von Syste
men, in denen Halbleiterbauelemente Verwendung finden, haben
besonders auch Funktionen, die eine hohe Betriebsgeschwindig
keit und einen hohen Integrationsgrad der Halbleiterbauele
mente erfordern, große Bedeutung erlangt. Dementsprechend ist
das Entwurfsverfahren für Halbleiterbauelemente ebenso wich
tig wie deren Schaltungsauslegung und Herstellung, um dem
Trend nach hoher Betriebsgeschwindigkeit und hohem Integrati
onsgrad der Halbleiterbauelemente Rechnung zu tragen.
Gewisse Herstellungstechniken für herkömmliche Halbleiterbau
elemente haben zu Schwankungen im Herstellungsprozeß z. B. be
züglich Abweichungen in den Abmessungen der Gateelektroden
und Transistoren geführt, beispielsweise durch ungleichmäße
Lichtreflexion bei einem Fotoprozeß und durch Ungleichmäßig
keit eines Ätzprozesses. Die Prozeßabweichung hängt von dem
Grad an Unterschied in der gemessenen Gate-Länge vor und nach
dem Fotoprozeß ab. Eine gewisse Prozeßabweichung ist zu er
warten und ist normalerweise akzeptabel, wenn sie für ver
schiedene Gateelektroden gleichmäßig ist. Wenn sie hingegen
merklich ungleichmäßig ist, d. h. wenn eine große Schwankung
der Prozeßabweichung vorliegt, fluktuiert die Schwellenspan
nung der Transistoren, was zu Fehlfunktionen des Halbleiter
bauelementes führt. Mit anderen Worten kann dies dazu führen,
daß das Bauelement nicht so arbeitet, wie dies durch den
Schaltkreisdesigner beabsichtigt war.
Es wurden große Anstrengungen unternommen, die Schwankungen
in den Prozeßabweichungen zu minimieren, die im Verlauf der
Herstellung eines Halbleiterbauelementes auftreten können.
Fig. 1 zeigt einen schematischen Querschnitt durch ein Halb
leiterbauelement, um die Schwierigkeiten eines Fotomaskie
rungsprozesses zu veranschaulichen, der einen der Herstel
lungsprozesse für ein Halbleiterbauelement darstellt. Das
Bauelement von Fig. 1 beinhaltet eine Siliciumschicht 10, ei
ne Siliciumdioxidschicht 12, eine Aluminiumschicht 14, eine
Fotoresistschicht 16, eine transparente Glasschicht 18 und
eine lichtundurchlässige Schicht 20.
Wenn der Fotoprozeß mit dem Fotoresist 16 durchgeführt wird,
der die Aluminiumschicht 14 bedeckt, absorbiert die Alumini
umschicht 14 kein Licht, sondern reflektiert das Licht, wie
in Fig. 1 dargestellt. Da die Aluminiumschicht 14 in bestimm
ten Bereichen unter einem Schrägwinkel vorliegt, reflektiert
sie dort das Licht an der geneigten Fläche schräg, so daß ein
Fotomuster nicht so präzise wie gewünscht gebildet wird. Wenn
nun beim Entwurfsverfahren für das herkömmliche Halbleiter
bauelement Gateelektroden so angeordnet werden, daß zwischen
ihnen kein gleichmäßiger Zwischenraum vorliegt, führt dies
dazu, daß der Schrägwinkel zwischen Gateelektroden nicht kon
stant gehalten wird. Als Ergebnis hiervon wird der Winkel von
reflektiertem Licht zwischen Gateelektroden trotz nahezu
identischer Fotomaskierungs- und Ätzprozesse unterschiedlich,
was zu einer möglicherweise großen Schwankung in den entspre
chenden Prozeßabweichungen für die Gateelektroden führen
kann.
Fig. 2 zeigt wiederum eine schematische, ausschnittweise
Querschnittsansicht eines Halbleiterbauelementes, in diesem
Fall zwecks Erläuterung der bei einem Ätzprozeß auftretenden
Probleme, der ebenfalls einer der typischen Herstellungspro
zesse für ein Halbleiterbauelement ist. Das Bauelement von
Fig. 2 beinhaltet eine Siliciumschicht 10, eine Siliciumdio
xidschicht 12 und eine Fotoresistschicht 16.
Wie aus Fig. 2 ersichtlich, entsteht durch das Ätzen der
Oxidschicht 12 durch offene Bereiche der Fotoresistschicht 16
eine Hinterätzung im Siliciumdioxid 12, wie durch die gestri
chelten Kurven angedeutet, die mit zunehmender Tiefe Richtung
Silicium 10 in ihrem Radius anwachsen. Je größer der Radius
der Kurve, um so tiefer ist die Hinterätzung der Fotore
sistschicht 16. Das Maß an Hinterätzung der Fotoresistschicht
16 kann erst erkannt werden, wenn die Fotoresistschicht 16
entfernt wurde. Die Form der Kante des Oxidschichtmusters,
wie sie in Fig. 2 mit der gestrichelten Linie angedeutet ist,
ist jedoch ein guter Indikator für das Maß an Hinterätzung.
Mit anderen Worten ist der Ätzprozeß nicht gleichmäßig und
erzeugt daher unerwünschte Prozeßabweichungen. Diese Ätzpro
zeßabweichung schwankt zudem merklich zwischen verschiedenen
Gateelektroden mit ungleichmäßig großen Zwischenräumen.
Somit tritt beim Entwurfsverfahren für herkömmliche Halblei
terbauelemente, in denen die Gateelektroden von Transistoren
üblicherweise mit ungleichmäßigen Zwischenräumen angeordnet
sind, die geschilderte Problematik auf. Die Gateelektroden
reflektieren Licht während eines Fotoprozesses unterschied
lich, und es tritt eine ungleichmäßige Ätzung der Schicht im
Ätzprozeß auf, was beides die Prozeßschwankungen erhöht.
Zudem erhöht sich das Maß an Prozeßabweichungen während sol
cher Foto- und Ätzprozesse dadurch, daß das Entwurfsverfahren
für benachbarte Schaltkreise eines herkömmlichen Halbleiter
bauelementes demjenigen des oben erläuterten allgemeinen
Halbleiterbauelementes entspricht.
So ist beispielsweise ein Abtastverstärker eines Halbleiter
bauelementes ein Schaltkreis zum Verstärken und Ausgeben ei
ner sehr kleinen Spannungsdifferenz von Eingangssignalen,
d. h. er ist sehr empfindlich. Es ist folglich wichtig, Unter
schiede in den Schwellenspannungen von Transistoren zu korri
gieren, aus denen der Abtastverstärker besteht. Da jedoch das
Entwurfsverfahren für den herkömmlichen Abtastverstärker das
selbe ist wie das oben für ein allgemeines Halbleiterbauele
ment erläuterte, erhöhen sich Schwankungen in den Prozeßab
weichungen während der Foto- und Ätzprozesse.
Wie gesagt, addieren sich die Schwankungen in den Prozeßab
weichungen beim Ätzprozeß zu denjenigen des Fotoprozesses,
was die Gesamtschwankungen des Herstellungsprozesses vergrö
ßert. Aufgrund dieser bekannten Schwierigkeiten bei solchen
Foto- und Ätzprozessen besteht daher der Wunsch, die Schwan
kungen in diesen Prozeßabweichungen bezüglich der Dimensio
nierung von Gateelektroden und damit die hiervon verursachten
Schwankungen in der Schwellenspannung der betreffenden Tran
sistoren zu minimieren.
Der Erfindung liegt als technisches Problem die Bereitstel
lung eines Halbleiterbauelementes und eines zugehörigen Ent
wurfsverfahrens zugrunde, mit denen sich Schwankungen in Pro
zeßabweichungen aufgrund von Foto- und Ätzprozessen speziell
hinsichtlich der Bemessung und Anordnung von Gateelektroden
von Transistoren vergleichsweise klein halten lassen.
Die Erfindung löst dieses Problem durch die Bereitstellung
eines Entwurfsverfahrens für ein Halbleiterbauelement mit den
Merkmalen des Anspruchs 1 und eines Halbleiterbauelementes
mit den Merkmalen des Anspruchs 8 oder 9.
Erfindungsgemäß sind Dummy-Gateelektroden vorgegebener Breite
und Länge derart angeordnet, daß alle funktionsrelevanten Ga
teelektroden von zugehörigen Transistoren mit einem konstan
ten Abstand angeordnet sind, was Schwankungen in entsprechen
den Prozeßabweichungen und folglich Unterschiede in der
Schwellenspannung der Transistoren minimiert.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unter
ansprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung sowie zu deren
besserem Verständnis dienende, herkömmliche Ausführungsbei
spiele sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 eine schematische Querschnittsansicht durch ein Halb
leiterbauelement zur Erläuterung einer Fotopro
zeßproblematik,
Fig. 2 eine schematische Querschnittsansicht durch ein Halb
leiterbauelement zur Erläuterung einer Ätzpro
zeßproblematik,
Fig. 3 ein Blockdiagramm eines herkömmlichen Entwurfs eines
Halbleiterbauelementes,
Fig. 4 ein Schaltbild eines herkömmlichen Abtastverstärkers,
Fig. 5 bis 10 verschiedene Blockdiagramme aus einem herkömm
lichen Entwurf für den Abtastverstärker von Fig. 4,
Fig. 11 ein Blockdiagramm eines ersten erfindungsgemäße
Entwurfs für den Abtastverstärker von Fig. 4,
Fig. 12 bis 17 Blockdiagramme aus einem zweiten erfindungs
gemäßen Entwurf für den Abtastverstärker von Fig. 4
und
Fig. 18 ein Schaubild der Prozeßabweichung in Abhängigkeit
von der Anzahl vermessener Gateelektroden für das
erfindungsgemäße Entwurfsverfahren verglichen mit
einem herkömmlichen Entwurfsverfahren.
Fig. 3 zeigt im Blockdiagramm den Entwurf eines Ausführungs
beispiels eines herkömmlichen Halbleiterbauelementes mit
Speicherzellenfeldblöcken 30-1, 30-2, . . ., 30-n, Blockzeilen
decodern 32-1, 32-2,. . ., 32-n, einem Bitleitungs-Vorlade
schaltkreis 34, einem Blockselektor 36, einem Spaltenauswahl
gate 38, einem Leseverstärker/Lichttreiber 40, einem Spalten
decoder 42, einem Breitzonen-Zeilendecoder 44, einem Spalten
adressen-Eingabepuffer 46, einem Dateneingabe-/Datenausgabe
puffer 48, einem Steuersignal-Eingabepuffer 50 und einem
Spaltenadressen-Eingabepuffer 52.
Der Entwurf, d. h. das Layout, dieses bekannten Halbleiterbau
elementes umfaßt das Speicherzellenfeld 30 und benachbarte
Schaltkreise zur Steuerung der Eingabe und Ausgabe von Daten
für das Speicherzellenfeld 30. Eine Schwierigkeit beim her
kömmlichen Entwurfsverfahren für benachbarte Schaltkreise
dieses Halbleiterbauelementes besteht darin, daß die Gatee
lektroden von Transistoren benachbarter Schaltkreise mit un
gleichmäßigem Abstand angeordnet sind, was Schwankungen in
Prozeßabweichungen für die Transistor-Gateelektroden im Ver
lauf von Foto- und Ätzprozessen verstärkt. Ein weiteres Prob
lem bei diesem herkömmlichen Halbleiterbauelement-Entwurfs
verfahren besteht darin, daß das Anwachsen von Schwankungen
in Prozeßabweichungen dazu führen kann, daß das Halbleiter
bauelement nicht so ordnungsgemäß arbeitet, wie dies vom
Schaltkreisdesigner beabsichtigt ist.
Nachfolgend wird das herkömmliche Entwurfsverfahren für ein
Halbleiterbauelement mit einem erfindungsgemäßen Entwurfsver
fahren beispielhaft anhand eines Abtastverstärkers vergli
chen, der eine Realisierungsmöglichkeit solcher benachbarter
Schaltkreise ist.
Dabei zeigt Fig. 4 ein Schaltbild zur Veranschaulichung der
Struktur des herkömmlichen Abtastverstärkers, bestehend aus
PMOS-Transistoren P1, P2, P3 und NMOS-Transistoren N1, N2,
N3, N4. Weiter sind in Fig. 4 eine Steuersignalleitung CON,
ein Eingangssignal D, ein Eingangssignal DB und ein Ausgangs
signal OUT zu erkennen.
Die Fig. 5 bis 10 veranschaulichen den Entwurf des in Fig.
4 gezeigten Abtastverstärkers gemäß eines herkömmlichen Ent
wurfsverfahrens.
Speziell veranschaulicht Fig. 5 den Entwurf von Source-,
Drain- und Gateelektroden der Transistoren, aus denen der Ab
tastverstärker aufgebaut ist. Wie aus Fig. 5 zu erkennen,
sind die Source-, Drain- und Gateelektroden der PMOS-
Transistoren P1, P2, P3 mit P1S, P2S, P3S, P1D, P2D, P3D bzw.
P1G, P2G, P3G bezeichnet, während die Source-, Drain- und Ga
teelektroden der NMOS-Transistoren N1, N2, N3, N4 jeweils mit
N1S, N2S, N3S, N4S, N1D, N2D, N3D, N4D und N1G, N2G, N3G, N4G
bezeichnet sind. Die Bezugszeichen 60 und 66 bezeichnen Vor
spannungsleitungen, während die Bezugszeichen 62 und 64 Ver
sorgungsleitungen markieren. Außerdem sind die Breite der
Transistoren mit W1 und W2 sowie die Länge der Transistoren
mit L bezeichnet.
Die Gateelektroden der PMOS-Transistoren P1, P2, P3 und die
jenigen der NMOS-Transistoren N1, N2, N3, N4 spalten sich je
weils von einem gemeinsamen Anschluß in zwei voneinander
beabstandet angeordnete Teile auf. Die Breite W1 der Gatee
lektroden der NMOS-Transistoren N1, N2 ist kleiner als die
Breite W2 der Gateelektroden der PMOS-Transistoren P1, P2, P3
und der NMOS-Transistoren N3, N4. Andererseits ist die Länge
L der Gateelektroden der PMOS-Transistoren P1, P2, P3 gleich
groß wie diejenige der NMOS-Transistoren N1, N2, N3, N4.
Gemäß dem herkömmlichen Entwurfsverfahren, wie es in Fig. 5
gezeigt ist, sind die Abstände a zwischen den beiden sepa
rierten Gateteilen für alle Transistoren konstant, während
die übrigen Abstände b, c, d zwischen den anderen Gatee
lektroden der Transistoren nicht konstant sind. Dies führt zu
ungleichmäßiger Lichtreflexion in einem Fotoprozeß und zur
Ungleichmäßigkeit in Ätzprozessen und dadurch zu einem An
wachsen der Schwankungen in Prozeßabweichungen, wie eingangs
erläutert.
Fig. 6 veranschaulicht Kontakte, die im Entwurf von Fig. 5
gebildet sind, d. h. die Kontakte, die auf den Source- und
Drain-Elektroden, einem gemeinsamen Gate-Anschluß, Versor
gungsleitungen und Vorspannungsleitungen der PMOS-
Transistoren P1, P2, P3 und NMOS-Transistoren N1, N2, N3, N4
gebildet sind. Die mit Quadraten markierten Bereiche 70 zei
gen in Fig. 6 an, wo Kontakte gebildet sind.
Fig. 7 veranschaulicht Metallbeläge ME1, die an den Kontakten
von Fig. 6 gebildet sind, d. h. Metallbeläge sind über die
Kontakte 70 und in Fig. 7 nicht sichtbare Versorgungsleitun
gen 60, 66 hinweg gebildet. In Fig. 7 sind die Bereiche, in
denen die Metallbeläge gebildet sind, mit horizontal schrägen
Linien schraffiert.
Fig. 8 veranschaulicht Kontakte, die an den Metallbelägen von
Fig. 7 gebildet sind, wobei die Bereiche, in denen die Kon
takte gebildet sind, durch die mit dem Bezugszeichen 72 be
zeichneten Quadrate markiert sind.
Fig. 9 veranschaulicht Metallleitungen, die zusammen mit den
Kontakten von Fig. 8 gebildet werden, wobei das Metall in Be
reichen ME2 gebildet wird, die mit vertikal schrägen Linien
schraffiert sind. Damit werden die Gate-, Drain- und Source-
Elektroden der Transistoren des Abtastverstärkers von Fig. 4
durch Metallbeläge verbunden. In Fig. 9 bezeichnen die Me
tallleitungen 74, 76, 78 und 80 eine Leitung zum Anlegen des
Steuersignals CON, eine Leitung zum Anlegen des Eingangssig
nals D, eine Leitung zum Anlegen des anderen Eingangssignals
DB bzw. eine Gate-Verbindungsleitung für den PMOS-Transistor
P1 und die NMOS-Transistoren N1 und N2.
Fig. 10 veranschaulicht Metallbeläge ME3 zum Anlegen einer
Speisespannung und einer Massespannung an die Metallleitungen
ME2. Die mit Punkten markierten Streifenbereiche sind dieje
nigen, in denen die Metallbeläge ME3 gebildet sind, während
die gitterförmig markierten Bereiche 82 diejenigen sind, in
welchen Durchkontakte gebildet sind. Die Bereiche 82 und die
Metallbeläge ME3 sind miteinander verbunden, um die Speise
spannung und die Massespannung anzulegen.
Die Realisierung von Fig. 5 weist die Schwierigkeit des her
kömmlichen Entwurfsverfahrens für Halbleiterbauelemente auf.
Die Darstellungen in den Fig. 6 bis 10 veranschaulichen sche
matisch den Entwurf des Abtastverstärkers von Fig. 4. Die In
konsistenz bzw. Ungleichmäßigkeit von Abständen im Halblei
ter, insbesondere bezüglich der Gateelektroden benachbarter
Transistoren, sind in Fig. 5 veranschaulicht und oben be
schrieben, siehe die Abstände a, b und d, und ergeben sich
ohne weiteres aufgrund der Ungleichmäßigkeit des Spaltenab
stands der Entwurfselemente gemäß den Fig. 6 bis 10.
Im Gegensatz dazu veranschaulicht Fig. 11 einen erfindungsge
mäßen Entwurf eines Halbleiterbauelementes. Zusätzlich zu den
Elementen von Fig. 5 sind Dummy-Gateelektroden DG1, DG2 vor
gesehen, die mit demselben Abstand a angeordnet sind, wie die
zweigeteilten Gateelektroden von Fig. 5, und zwar im Gate-
Zwischenraum der Transistoren, aus denen der Abtastverstärker
besteht.
Während in Fig. 11 eine gemeinsame Leitung die Dummy-Gate
elektroden DG1, DG2 verbindet, kann alternativ auch eine ge
trennte Anschlußführung vorgesehen sein.
Die so gebildeten Dummy-Gateelektroden haben keinen Einfluß
auf den Betrieb der Schaltkreise des Abtastverstärkers, sie
haben jedoch einen vorteilhaften, günstigen Einfluß auf die
Halbleiterherstellungsprozesse. Wenn alle Gateelektroden
vollständig angeordnet sind, wie oben zu Fig. 11 angegeben,
kann der restliche Entwurf des Halbleiterbauelementes wieder
nach irgendeinem beliebigen herkömmlichen Verfahren erfolgen.
Mit anderen Worten gibt es gemäß dem in Fig. 11 veranschau
lichten, erfindungsgemäßen Entwurfsverfahren für die Abtast
verstärker Gateelektroden, die tatsächliche Betriebsvorgänge
des Abtastverstärkers ausführen, während die Dummy-
Gateelektroden zwischen oder außerhalb dieser tatsächlich
funktionsrelevanten Gateelektroden angeordnet sind, ohne den
aktuellen Betrieb der Abtastverstärker zu beeinflußen. Das
Anbringen der Dummy-Gateelektroden minimiert aber die Schwan
kungen in den Prozeßabweichungen, die in Foto- und Ätzprozes
sen bei der Herstellung des Halbleiterbauelements auftreten
können.
In den Fig. 12 bis 17 ist ein weiteres erfindungsgemäßes Aus
führungsbeispiel eines Entwurfsverfahrens für den in Fig. 4
gezeigten Abtastverstärker veranschaulicht.
In Fig. 12 sind Source-, Drain- und Gateelektroden der PMOS-
Transistoren P1, P2, P3 mit P1S, P2S, P3S, P1D, P2D, P3D bzw.
P1G, P2G, P3G bezeichnet, während die Source-, Drain- und Ga
teelektroden der NMOS-Transistoren N1, N2, N3, N4 mit N1S,
N2S, N3S, N4S, N1D, N2D, N3D, N4D bzw. N1G, N2G, N3G, N4G be
zeichnet sind. Die Bezugszeichen 60 und 66 bezeichnen Vor
spannungsleitungen, während die Bezugszeichen 62 und 64 Ver
sorgungsleitungen markieren. Zudem markieren die Symbole DG1,
DG2, DG3, DG4, DG5 und DG6 jeweilige Dummy-Gateelektroden
zwischen und außerhalb der Transistoren, wobei die Dummy-
Gateelektroden mit demselben Abstand a gebildet sind wie die
geteilten, normalen Gateelektroden.
Dabei sind die Gateelektroden der PMOS-Transistoren P1, P2,
P3 und diejenigen der NMOS-Transistoren N3 und N4 von einem
gemeinsamen Anschluß in vier Teile geteilt, die separat ange
ordnet sind. Als Resultat hiervon sind die Source- und Drain-
Elektroden der Transistoren bei dieser Anordnung in drei bzw.
zwei Teile unterteilt. Zum anderen bezeichnet das Symbol L
die Länge der Gateelektroden der Transistoren P1, P2, P3, N1,
N2, N3, N4 und der Dummy-Gateelektroden DG1, DG2, DG3, DG4,
DG5, DG6. Des weiteren bezeichnen die Symbole W2/2, W1/2, W3,
W5 und W4 die Breite der Gateelektroden der PMOS-Transistoren
P1, P2, P3 und der NMOS-Transistoren N3, N4, diejenige der
Gateelektroden der NMOS-Transistoren N1, N2, diejenige der
Dummy-Gateelektroden DG5 und DG6, diejenige der Dummy-
Gateelektroden DG1, DG4 bzw. diejenige der Dummy-
Gateelektroden DG2, DG3. Die Breiten W3 und W4 der entspre
chenden Dummy-Gateelektroden können, wie gezeigt, in Abhän
gigkeit vom Ort und der Gate-Breite der PMOS-Transistoren P1,
P2, P3 und der NMOS-Transistoren N1, N2, N3, N4 variieren.
Wie aus Fig. 12 ersichtlich, ist der Abstand a zwischen den
geteilten Gateelektroden, aus denen ein einzelner Transistor
besteht, derselbe wie derjenige zwischen den verschiedenen
Transistoren. Der Entwurf von Fig. 5 unterscheidet sich vom
Entwurf von Fig. 12 in der zusätzlichen Anordnung der Dummy-
Gateelektroden DG1 bis DG6. Wenngleich im gezeigten Beispiel
die geteilten Gateelektroden jeweils in vier Teile unterteilt
wurden, versteht es sich, daß alternativ eine Aufteilung in
mehr als vier Teile vorgesehen sein kann. Erfindungsgemäß
sind die Gateelektroden, wie in Fig. 12 erkennbar, mit einem
konstanten Abstand a angeordnet, was Schwankungen in Proze
ßabweichungen verringert.
Fig. 13 veranschaulicht Kontakte, die im Layout von Fig. 12
gebildet sind, d. h. Kontakte, die auf den Source-Elektroden,
Drain-Elektroden, gemeinsamen Gate-Anschlüssen und Vorspan
nungsleitungen der PMOS-Transistoren P1, P2, P3 und NMOS-
Transistoren N1, N2, N3, N4 gebildet sind. In Fig. 13 markie
ren Quadrate diejenigen Bereiche 90, in denen die Kontakte
gebildet sind.
Fig. 14 veranschaulicht Metallbeläge ME1, die an den Kontak
ten von Fig. 13 gebildet sind, d. h. die Metallbeläge sind
über die Kontakte 90 und über Versorgungsleitungen 60, 66 hin
weg gebildet. Die horizontal geneigten Schraffurlinien mar
kieren diejenigen Bereiche ME1, in welchen diese Metallbeläge
gebildet sind.
Fig. 15 veranschaulicht Kontakte, die an den Metallbelägen
ME1 von Fig. 14 gebildet sind, wobei entsprechende Quadrate
diejenigen Bereiche 92 markieren, in welchen diese Kontakte
gebildet sind.
Fig. 16 veranschaulicht Metallleitungen, die zu den Kontakten
von Fig. 15 gebildet sind, wobei vertikal geneigte Schraffur
linien diejenigen Bereiche ME2 markieren, in denen das zuge
hörige Metall gebildet ist. Damit sind die Transistoren des
Abtastverstärkers von Fig. 4 metallisch verbunden. Die Me
tallleitungen 94, 96, 98, 100 bezeichnen eine Leitung zum Zu
führen des Steuersignals CON, eine Dateneingabeleitung D, ei
ne weitere Dateneingabeleitung DB und eine Leitung für das
erzeugte Ausgangssignal OUT.
Fig. 17 zeigt des weiteren eine Leitung 102 zum Anlegen der
Speisespannung und eine Leitung 104 zum Anlegen der Masse
spannung.
Fig. 12 zeigt, wie gesagt, ein weiteres erfindungsgemäßes
Entwurfsverfahren für die Abtastverstärker. Ein tatsächliches
Beispiel für den Abtastverstärker mit erfindungsgemäßem Ent
wurf ist in den Fig. 13 bis 17 detailliert dargestellt, der
Entwurf kann erfindungsgemäß jedoch auch in einer anderen Re
alisierung als derjenigen der Fig. 13 bis 17 erfolgen.
Ein Charakteristikum der Erfindung besteht darin, daß Dummy-
Gateelektroden zwischen und/oder außerhalb der Gateelektro
den, die für den tatsächlichen Betrieb von Transistoren ge
bildet sind, vorgesehen sind und keinen Einfluß auf den tat
sächlichen Betrieb der Transistoren haben. Alle geteilten Ga
teelektroden sind erfindungsgemäß mit einem konstanter Ab
stand angeordnet, was die Schwankungen in Prozeßabweichungen
minimiert, die bei Foto- und Ätzprozessen auftreten können.
Im oben beschriebenen Beispiel sind die Dummy-Gateelektroden
zwischen und außerhalb der normalen Gateelektroden der Tran
sistoren angeordnet. Alternativ können die Dummy-Gateelek
troden auch nur zwischen den normalen Transistor-
Gateelektroden angeordnet sein.
Fig. 18 veranschaulicht in einem Schaubild Schwankungen der
Prozeßabweichungen für den Fall eines erfindungsgemäßen Ent
wurfsverfahrens für das Halbleiterbauelement einerseits und
eines herkömmlichen Entwurfsverfahrens andererseits. Die ho
rizontale Achse gibt die Anzahl vermessener Gateelektroden
an, während die vertikale Achse die Prozeßabweichungen zeigt,
d. h. den entsprechenden Längenwert der vermessenen Gate
elektroden in Mikrometer.
Nach Herstellung der Transistor-Gateelektroden für das Halb
leiterbauelement gemäß eines herkömmlichen Entwurfsverfahrens
einerseits und des erfindungsgemäßen Entwurfsverfahrens ande
rerseits wurden die Prozeßabweichungen von siebzehn herge
stellten Gateelektroden gemessen. Als Ergebnis wurde gefun
den, daß die mit dem erfindungsgemäßen Entwurfsverfahren an
geordneten Transistor-Gateelektroden geringere Schwankungen
in den Prozeßabweichungen zeigen als diejenigen, die nach dem
herkömmlichen Entwurfsverfahren hergestellt wurden, wie in
Fig. 18 veranschaulicht. Die nachstehende Tabelle zeigt den
maximalen Wert, den minimalen Wert und den Durchschnittswert
der gemessen Prozeßabweichungen und deren Varianz.
Wie sich aus der Tabelle ergibt, verringern sich die Schwan
kungen in den Prozeßabweichungen um nicht weniger als
0,005 µm, wenn statt des herkömmlichen Entwurfsverfahrens das
erfindungsgemäße Entwurfsverfahren verwendet wird.
Während im beschriebenen Ausführungsbeispiel der Erfindung
das Entwurfsverfahren für den Abtastverstärker des Halblei
terbauelementes erläutert wurde, kann das erfindungsgemäße
Entwurfsverfahren auch für andere Halbleiterbauelemente oder
benachbarte Schaltkreise von Halbleiterspeicherbauelementen
angewandt werden, um die Schwankungen in den Prozeßabweichun
gen zu minimieren.
Erfindungsgemäß sind die Transistoren, denen die Datensignale
des Abtastverstärkers zugeführt werden, und die Transistoren,
denen Freigabesignale des Abtastverstärkers zugeführt werden,
d. h. die PMOS-Transistoren P1, P2, P3 und die NMOS-
Transistoren N1, N2, N3, N4 des in Fig. 4 gezeigten Schalt
kreises, mit gleichbleibendem Abstand ihrer Gateelektroden so
angeordnet, daß die Schwankungen in den Prozeßabweichungen
und folglich die Unterschiede in der Schwellenspannung ver
ringert werden. Alle Gateelektroden der Transistoren, aus de
nen der jeweilige Schaltkreis des Halbleiterbauelementes oder
andere benachbarte Schaltkreise eines Halbleiterspeicherbau
elementes bestehen, sind durch zusätzliches Einfügen von Dum
my-Gateelektroden mit einem konstanten Abstand angeordnet.
Das Anordnen der Dummy-Gateelektroden sorgt dafür, daß ein
konstanter Abstand für all diese Gateelektroden zwischen und
außerhalb oder alternativ nur zwischen den Transistor-Gate
elektroden aufrechterhalten wird, die schon zwecks aktiver
Mitwirkung am tatsächlichen Bauelementbetrieb gebildet wur
den, was die Schwankungen in Prozeßabweichungen minimiert,
die während Foto- und Ätzprozessen auftreten können. Mit der
erfindungsgemäßen, zusätzlichen Anordnung der Dummy-Gateelek
troden wird daher der Vorteil erzielt, daß die normalen,
funktionsrelevanten Gateelektroden der Transistoren benach
barter Schaltkreise einen konstanten Abstand aufweisen, so
daß die Schwankungen in Prozeßabweichungen minimiert werden
können. Ein weiterer Vorteil dieser minimierten Schwankungen
in den Prozeßabweichungen besteht darin, daß Unterschiede in
der Schwellenspannung der Transistoren verringert werden, was
die Zuverlässigkeit beispielsweise von Halbleiterspeicherbau
elementen verbessert.
Claims (9)
1. Entwurfsverfahren für ein Halbleiterbauelement, bei
dem
- - aktive Bereiche einer Mehrzahl von Transistoren angeordnet werden, wobei die aktiven Bereiche mehr als eine erste und zweite Elektrode beinhalten, die auf einem Substrat ange ordnet sind, und
- - eine Mehrzahl von Transistor-Gateelektroden zwischen den mehreren ersten und zweiten Elektroden dieser aktiven Be reiche angeordnet sind, indem zwei oder mehr Gateelektroden mit vorgegebener Breite und Länge mit einem im wesentlichen konstanten Abstand auf dem Substrat positioniert werden, dadurch gekennzeichnet, daß
- - eine Mehrzahl von Dummy-Gateelektroden mit vorgegebener Breite und Länge zwischen mehreren Transistoren mit im we sentlichen demselben Abstand wie demjenigen der Transistor- Gateelektroden auf dem Substrat angeordnet werden.
2. Entwurfsverfahren nach Anspruch 1, weiter dadurch ge
kennzeichnet, daß es für die Transistoren eines Abtastver
stärkers vorgesehen ist, der die Differenz zwischen ersten
und zweiten Eingabedaten verstärkt und ausgibt, die von Da
teneingabetransistoren und mehreren Steuersignaleingabetran
sistoren angelegt werden, die mit Steuersignalen beaufschlagt
werden, wobei die Dummy-Gateelektroden zwischen den Datenein
gabe- und Steuersignaleingabetransistoren mit im wesentlichen
demselben Abstand wie demjenigen geteilter Gateelektroden der
Daten- und Steuersignaleingabetransistoren auf dem Substrat
angeordnet werden.
3. Entwurfsverfahren nach Anspruch 2, weiter dadurch ge
kennzeichnet, daß die Dummy-Gateelektroden eine vorgegebene
Breite aufweisen, die gleich groß ist wie die größte Breite
der geteilten Gateelektroden der Transistoren.
4. Entwurfsverfahren nach einem der Ansprüche 1 bis 3,
weiter dadurch gekennzeichnet, daß die Dummy-Gateelektroden
auch außerhalb der Mehrzahl von Transistoren mit im wesentli
chen demselben Abstand angeordnet sind wie die Gateelektroden
der Transistoren auf dem Substrat.
5. Entwurfsverfahren nach einem der Ansprüche 1 bis 4,
weiter dadurch gekennzeichnet, daß die Länge der Dummy-Gate
elektroden gleich groß ist wie diejenige der Transistor-
Gateelektroden.
6. Entwurfsverfahren nach einem der Ansprüche 1 bis 5,
weiter dadurch gekennzeichnet, daß zwei oder mehr der Gate
elektroden der mehreren Transistoren gemeinsame Anschlüsse
aufweisen, über die sie gemeinsam auf dem Substrat des Halb
leiterbauelementes verbunden sind.
7. Entwurfsverfahren nach einem der Ansprüche 1 bis 6,
weiter dadurch gekennzeichnet, daß eine Mehrzahl von Dummy-
Gateelektroden gemeinsam auf dem Substrat verbunden sind.
8. Halbleiterbauelement mit
- - einem Substrat,
- - aktiven Bereichen einer Mehrzahl von Transistoren, wobei die aktiven Bereiche mehr als eine erste und zweite Elek trode auf dem Substrat umfassen, und
- - einer Mehrzahl von auf dem Substrat angeordneten Transis tor-Gateelektroden zwischen den ersten und zweiten Elektro den der aktiven Bereiche, wobei zwei oder mehr Gateelektro den eine vorgegebene Breite und Länge und einen im wesent lichen konstanten Abstand auf dem Substrat aufweisen,
- - eine Mehrzahl von Dummy-Gateelektroden mit vorgegebener Breite und Länge zwischen und/oder außerhalb einer Mehrzahl von Transistoren in einem im wesentlichen demjenigen der Transistor-Gateelektroden entsprechenden Abstand auf dem Substrat.
9. Halbleiterbauelement mit
- - einem Substrat,
- - aktiven Bereichen von Transistoren, wobei die aktiven Be reiche wengistens eine erste und zweite Elektrode auf dem Substrat umfassen, und
- - wenigstens einer auf den aktiven Bereichen zwischen der ersten und zweiten Elektrode angeordneten Gateelektroden schicht mit einer vorgegebenen Breite und Länge,
- - eine Mehrzahl von Dummy-Gateelektroden, die zwischen und/ oder außerhalb der aktiven Bereiche angeordnet sind und ei ne vorgegebene Breite und Länge bei einem im wesentlichen konstanten Abstand von der Gateelektrodenschicht aufweisen.
- - Halbleiterbauelement nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, daß die Länge der Dummy-Gate elektroden im wesentlichen gleich groß ist wie diejenige der Transistor-Gateelektroden.
- - Halbleiterbauelement nach Anspruch 8 oder 10, weiter dadurch gekennzeichnet, daß mehrere Gateelektroden der mehre ren Transistoren jeweils gemeinsame Anschlüsse aufweisen, von denen jeder eine Anbindung auf dem Substrat besitzt.
- - Halbleiterbauelement nach einem der Ansprüche 8 bis 11, weiter dadurch gekennzeichnet, daß mehrere Dummy-Gate elektroden gemeinsam auf dem Substrat verbunden sind.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR98-63134 | 1998-12-31 | ||
KR1019980063134A KR100291384B1 (ko) | 1998-12-31 | 1998-12-31 | 반도체장치의레이아웃방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19959565A1 true DE19959565A1 (de) | 2000-07-06 |
DE19959565B4 DE19959565B4 (de) | 2007-07-12 |
Family
ID=19569741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19959565A Expired - Lifetime DE19959565B4 (de) | 1998-12-31 | 1999-12-10 | Halbleiterbauelement und Entwurfsverfahren hierfür |
Country Status (7)
Country | Link |
---|---|
US (1) | US6872990B1 (de) |
JP (2) | JP5138126B2 (de) |
KR (1) | KR100291384B1 (de) |
DE (1) | DE19959565B4 (de) |
FR (1) | FR2788881B1 (de) |
GB (1) | GB2345382B (de) |
TW (1) | TW449773B (de) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3758876B2 (ja) * | 1999-02-02 | 2006-03-22 | Necマイクロシステム株式会社 | 半導体装置のレイアウト方法 |
US20050009312A1 (en) * | 2003-06-26 | 2005-01-13 | International Business Machines Corporation | Gate length proximity corrected device |
JP4248451B2 (ja) | 2004-06-11 | 2009-04-02 | パナソニック株式会社 | 半導体装置およびそのレイアウト設計方法 |
US20060091423A1 (en) * | 2004-10-29 | 2006-05-04 | Peter Poechmueller | Layer fill for homogenous technology processing |
KR100769128B1 (ko) * | 2005-12-29 | 2007-10-22 | 동부일렉트로닉스 주식회사 | Eco셀 그리고, eco셀의 배치 및 루팅방법 |
US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US7956421B2 (en) * | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
JP5087897B2 (ja) * | 2006-09-29 | 2012-12-05 | 富士通セミコンダクター株式会社 | 半導体装置 |
KR100790572B1 (ko) * | 2006-11-24 | 2008-01-21 | 주식회사 하이닉스반도체 | 더미 패턴을 포함하는 게이트 레이아웃 설계방법 및 이를이용한 게이트 형성방법 |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
JP4543061B2 (ja) * | 2007-05-15 | 2010-09-15 | 株式会社東芝 | 半導体集積回路 |
KR100861304B1 (ko) * | 2007-06-21 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 레이아웃 방법 |
JP2009016686A (ja) * | 2007-07-06 | 2009-01-22 | Toshiba Corp | 高周波用トランジスタ |
JP2009170807A (ja) * | 2008-01-18 | 2009-07-30 | Elpida Memory Inc | ダミーゲートパターンを備える半導体装置 |
US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
JP5599395B2 (ja) | 2008-07-16 | 2014-10-01 | テラ イノヴェイションズ インコーポレイテッド | 動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
US9293533B2 (en) | 2014-06-20 | 2016-03-22 | Infineon Technologies Austria Ag | Semiconductor switching devices with different local transconductance |
US9231049B1 (en) * | 2014-06-20 | 2016-01-05 | Infineon Technologies Austria Ag | Semiconductor switching device with different local cell geometry |
US9349795B2 (en) | 2014-06-20 | 2016-05-24 | Infineon Technologies Austria Ag | Semiconductor switching device with different local threshold voltage |
WO2017034929A1 (en) | 2015-08-21 | 2017-03-02 | Skyworks Solutions, Inc. | Non-uniform spacing in transistor stacks |
KR102421730B1 (ko) | 2016-04-05 | 2022-07-18 | 삼성전자주식회사 | 레이아웃 방법 및 반도체 소자 |
JP7178597B2 (ja) * | 2019-03-28 | 2022-11-28 | パナソニックIpマネジメント株式会社 | 固体撮像素子 |
KR20210073687A (ko) | 2019-12-10 | 2021-06-21 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61280650A (ja) * | 1985-06-05 | 1986-12-11 | Toshiba Corp | 入力回路 |
JPS62281444A (ja) * | 1986-05-30 | 1987-12-07 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
JPH0463437A (ja) * | 1990-07-02 | 1992-02-28 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JP2723700B2 (ja) * | 1990-08-13 | 1998-03-09 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
EP0471535B1 (de) * | 1990-08-13 | 1998-01-28 | Nec Corporation | Halbleiterspeicheranordnung |
JP2528737B2 (ja) * | 1990-11-01 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
JPH085565Y2 (ja) * | 1990-11-14 | 1996-02-14 | 三洋電機株式会社 | 半導体メモリ |
JPH05206245A (ja) * | 1992-01-08 | 1993-08-13 | Nec Corp | 半導体装置 |
JPH05291521A (ja) * | 1992-04-13 | 1993-11-05 | Hitachi Ltd | 半導体装置の製造方法 |
US5278105A (en) * | 1992-08-19 | 1994-01-11 | Intel Corporation | Semiconductor device with dummy features in active layers |
JP3255476B2 (ja) * | 1993-02-09 | 2002-02-12 | 三菱電機株式会社 | 回路パターン |
KR0121992B1 (ko) * | 1993-03-03 | 1997-11-12 | 모리시다 요이치 | 반도체장치 및 그 제조방법 |
JPH0786590A (ja) * | 1993-09-14 | 1995-03-31 | Sony Corp | 半導体装置とその製造方法 |
JP2975826B2 (ja) * | 1993-11-24 | 1999-11-10 | 三洋電機株式会社 | 不揮発性半導体メモリ装置及びその製造方法 |
US5748035A (en) * | 1994-05-27 | 1998-05-05 | Arithmos, Inc. | Channel coupled feedback circuits |
JP3474692B2 (ja) * | 1994-12-19 | 2003-12-08 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
JP3209064B2 (ja) * | 1995-02-07 | 2001-09-17 | ソニー株式会社 | 電界効果型半導体装置の製造方法 |
US5952698A (en) * | 1995-09-07 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout pattern for improved MOS device matching |
JPH09191018A (ja) * | 1996-01-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH09289251A (ja) * | 1996-04-23 | 1997-11-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路のレイアウト構造およびその検証方法 |
US5796148A (en) * | 1996-05-31 | 1998-08-18 | Analog Devices, Inc. | Integrated circuits |
JP3311244B2 (ja) * | 1996-07-15 | 2002-08-05 | 株式会社東芝 | 基本セルライブラリ及びその形成方法 |
JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
JP3495869B2 (ja) * | 1997-01-07 | 2004-02-09 | 株式会社東芝 | 半導体装置の製造方法 |
JP3638778B2 (ja) * | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
JPH10341008A (ja) * | 1997-06-06 | 1998-12-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP3159127B2 (ja) * | 1997-06-09 | 2001-04-23 | 日本電気株式会社 | 半導体装置の設計方法 |
US6174741B1 (en) * | 1997-12-19 | 2001-01-16 | Siemens Aktiengesellschaft | Method for quantifying proximity effect by measuring device performance |
JPH11212117A (ja) * | 1998-01-26 | 1999-08-06 | Advanced Display Inc | Tftアレイ基板およびこれを備えた液晶表示装置 |
US6020616A (en) * | 1998-03-31 | 2000-02-01 | Vlsi Technology, Inc. | Automated design of on-chip capacitive structures for suppressing inductive noise |
-
1998
- 1998-12-31 KR KR1019980063134A patent/KR100291384B1/ko not_active IP Right Cessation
-
1999
- 1999-05-21 JP JP14225599A patent/JP5138126B2/ja not_active Expired - Fee Related
- 1999-11-02 TW TW088119045A patent/TW449773B/zh not_active IP Right Cessation
- 1999-12-06 FR FR9915347A patent/FR2788881B1/fr not_active Expired - Lifetime
- 1999-12-09 US US09/458,506 patent/US6872990B1/en not_active Expired - Lifetime
- 1999-12-10 DE DE19959565A patent/DE19959565B4/de not_active Expired - Lifetime
- 1999-12-17 GB GB9929966A patent/GB2345382B/en not_active Expired - Lifetime
-
2011
- 2011-09-26 JP JP2011209380A patent/JP5526097B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB9929966D0 (en) | 2000-02-09 |
JP2000200882A (ja) | 2000-07-18 |
US6872990B1 (en) | 2005-03-29 |
DE19959565B4 (de) | 2007-07-12 |
JP2012049549A (ja) | 2012-03-08 |
FR2788881B1 (fr) | 2005-03-18 |
JP5526097B2 (ja) | 2014-06-18 |
KR100291384B1 (ko) | 2001-07-12 |
KR20000046449A (ko) | 2000-07-25 |
JP5138126B2 (ja) | 2013-02-06 |
TW449773B (en) | 2001-08-11 |
FR2788881A1 (fr) | 2000-07-28 |
GB2345382A (en) | 2000-07-05 |
GB2345382B (en) | 2003-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE19959565A1 (de) | Halbleiterbauelement und Entwurfsverfahren hierfür | |
DE10159444B9 (de) | Flüssigkristallanzeige-Bildschirm und Verfahren zum Herstellen desselben | |
DE69313496T2 (de) | Flüssigkristall-Anzeigetafel | |
DE102016112646B4 (de) | Arraysubstrat, anzeige und elektronische vorrichtung | |
DE10241158B4 (de) | Verfahren zum Herstellen einer SRAM-Halbleitervorrichtung mit rechteckigen Gateverdrahtungselementen | |
DE102015006947B4 (de) | Anordnungssubstrat für Dünnschichttransistoren, Anzeigefeld und Anzeigevorrichtung | |
DE2312413B2 (de) | Verfahren zur herstellung eines matrixschaltkreises | |
DE3204039A1 (de) | Halbleiterspeicheranordnung und verfahren zu ihrer herstellung | |
DE102015218247A1 (de) | Arraysubstrat, Bildungsverfahren für dasselbe und Anzeigevorrichtung | |
EP0024311A2 (de) | Verfahren zum Herstellen eines hochintegrierten Festwertspeichers | |
DE102009052546B4 (de) | Halbleiterbauelement mit Bitleitungsstrukturen und Layout-Verfahren | |
DE69226223T2 (de) | Kontaktausrichtung für Festwertspeicher | |
DE102015209710A1 (de) | Arraysubstrat und Verfahren zum Herstellen desselben, Anzeigevorrichtung | |
DE69128819T2 (de) | Halbleiterspeicheranordnung | |
DE69018618T2 (de) | Aktive flüssigkristall-punktmatrix-anzeigestruktur mit hoher auflösung. | |
DE4209364A1 (de) | Cmos-sram und verfahren zu dessen herstellung | |
DE69120906T2 (de) | Speisespannungsleitungsanordnung in einer Halbleiterspeicheranordnung | |
DE19501558B4 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
DE3630388C2 (de) | ||
DE2342923B1 (de) | Verfahren zur Herstellung einer Zweiphasen-Ladungsverschiebeanordnung und nach diesem Verfahren hergestellte Zweiphasen-Ladungsverschiebeanordnung | |
DE4126050A1 (de) | Anordnung einer wortleitungstreiberstufe fuer eine halbleiterspeicheranordnung | |
DE102006021369B4 (de) | Dünnschicht-Transistor-Arrayanordnung mit Hilfselektroden | |
DE10259634B4 (de) | Verfahren zur Herstellung von Kontakten auf einem Wafer | |
DE4327290C2 (de) | Integrierte Halbleiterschaltung | |
DE2540350A1 (de) | Halbleiter-bauelement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8125 | Change of the main classification |
Ipc: H01L 27/088 |
|
8128 | New person/name/address of the agent |
Representative=s name: PATENTANWAELTE RUFF, WILHELM, BEIER, DAUSTER & PAR |
|
8364 | No opposition during term of opposition | ||
R071 | Expiry of right |