KR0121992B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법

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KR0121992B1
KR0121992B1 KR1019940003749A KR19940003749A KR0121992B1 KR 0121992 B1 KR0121992 B1 KR 0121992B1 KR 1019940003749 A KR1019940003749 A KR 1019940003749A KR 19940003749 A KR19940003749 A KR 19940003749A KR 0121992 B1 KR0121992 B1 KR 0121992B1
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쥰지 히라세
신 하시모또
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모리시다 요이치
마쯔시다 덴기 산교 가부시끼가이샤
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Abstract

본 발명은 더미셀을 설치한 집적회를 가지는 반도체장치에 있어서, 더미셀을 우회한 활성셀간의 쇼트등의 절연불량을 방지하기 위한 것으로, 집적회로영역(5)의 외주부가 더미셀영역(2)이고, 중앙부가 메모리셀어레이 등의 활성셀영역(1)으로 집적회로영역(5)에 서로 소자분리(6)로 구획된 복수의 셀형성영역(9)을 설치한다. 각 셀형성영역(9)중 활성셀영역(1)에 포함되는 영역에는 전계효과형 반도체소자를 가지는 활성셀(40)을 설치하고, 더미셀영역(2)에 포함되는 영역에는 더미셀을 설치한다. 이 더미셀중 적어도 일부를 전계효과형 반도체소자(14)와 동일한 구조에서 적어도 한쪽의 P-N 접합부를 제외하고, 적어도 게이트를 포함하는 구조로 되는 소자를 가지는 P-N 제거형 더미셀(41)로 구성한 것을 특징으로 한 것으로서, 이것에 의해 더미셀영역에 있어 게이트패턴 등이 흐트러짐에 기인하는 절연불량을 방지한다.

Description

반도체장치 및 그 제조방법
제1도는 실시예에 관한 반도체장치의 전체구성을 개략적으로 표시하는 평면도.
제2도는 제1실시예에 관한 DRAM 메모리셀 어레이에서의 코너부 부근의 상세한 구조를 표시하는 평면도 및 그 Ⅱ-Ⅱ선단면도.
제3도는 제1실시예에 관한 DRAM의 제조공정에 있어서의 단면도.
제4도는 제2실시예에 관한 LATIPS구조를 가지는 DRAM의 제조공정에 있어서의 단면도.
제5도는 제3실시예에 관한 SRAM의 단위셀의 구성을 표시하는 전기회로도.
제6도는 제3실시예에 관한 SRAM의 메모리셀 어레이에 있어서의 상세한 구조를 표시하는 평면도.
제7도는 종래의 DRAM의 더미셀영역에 있어 생기는 절연불량을 설명하는 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 활성셀영역 2 : 더미셀영역
3 : 주변회로영역 4 : 절연부
5 : 집적회로영역 6 : 소자분리
9 : 셀형성영역 10 : 게이트 산화막
11 : 게이트 12 : 소스/드레인영역
13 : 채널영역 14 : 전계효과형 트렌지스터
15 : 사이드월 16 : 제1층간절연막
18 : 비트선 19 : 비트선 콘택트
20 : 제2층간절연막 21 : 스토리지노드(storage node)
21a : 스토리지노드 콘택트 22 : 용량절연막
23 : 대향전극 24 : 제3층간절연막
25 : 알루미늄배선 30 : 반도체기판
31 : 채널 스톱퍼영역 32 : 펀치스루 스톱퍼영역
40 : 메모리셀 41 : P-N 제거형 더미셀
42 : P-N 보유형 더미셀
[산업상의 이용분야]
본 발명은 집적회로영역에 DRAM, SRAM, EEPROM, 마스트 ROM 등의 셀을 형성한 반도체장치에 관한 것으로, 특히 집적회로영역의 주변부에 설치되는 더미셀을 통한 절연불량을 방지하기 위한 대책에 관한 것이다.
[종래의 기술]
종래부터, 기억기능을 가지는 DRAM 등의 반도체장치는 일반적으로는 정보를 기억하는 셀이 다수개 배치된 집적회로영역인 메모리셀부와 정보의 판독, 기록, 소거를 제어하는 주변회로부로 성립되어 있다. 이 주변회로부가 패턴의 밀도는 비교적 조밀하고, 메모리셀부는 패턴의 밀도가 작다. 그리고, 스테퍼(stepper)의 해상도는 패턴의 조밀의 변화에 민감하게 되는 경향이 있기 때문에, 최근과 같이 메모리셀부의 패턴의 밀도가 스테퍼의 해상한계까지 작게 되면, 주변회로부와의 경계에 있어 메모리셀부의 패턴이 붕괴되기 쉽게 된다.
이와 같은 패턴의 붕괴에 의한 나쁜 상태를 방지할 수 있도록 예를들면 일본국 특개소 61-214,559호 공보에 개시되는 것과 같이, 단위셀을 매트릭스상으로 배치한 메모리셀부와, 주변회로부를 구비하여 메모리셀부의 외주부에 배치되는 각 셀을 더미셀로서 구성한 반도체장치는 공지의 기술이다. 즉, 상기 더미셀은 정상적인 메모리셀내의 단위셀과 같은 구조의 반도체소자를 구비한 것으로 하고, 또한 메모리로서는 기능하지 않도록 구성되어 있다.
[발명이 해결하려고 하는 과제]
그러나, 상기 종래와 같은 반도체장치에 있어서, 메모리셀부의 외주부에 설치되는 더미셀은 메모리로서 기능하지 않고, 전계효과형 트렌지스터와 같은 구조의 소자를 가지고 있기 때문에 다음과 같은 문제가 있었다.
제7도는 더미셀의 구조를 메모리셀부의 단위셀과 같은 구조로 한 경우의 상태를 표시하는 도면이다. 동 도면에 있어서, 50은 메모리셀부, 60은 더미셀부, 51은 메모리셀부(50)에 배설되는 단위셀이고, 이 단위셀(51)은 메모리로서 기능한다. 이 단위셀(51)에는 게이트(52)와, 소스/드레인영역(53)과, 상기 소스/드레인영역(53)에 콘택트하는 비트선 콘택트(55)와, 소스/드레인영역(53)의 상방에 형성된 스토리지노드(56)와, 상기 스토리지노드(56)를 소스/드레인영역(53)에 접속하는 스토리지노드 콘택트(57)가 배설되어 있다. 또, 61은 더미셀부(60)에 배치되는 더미셀이고, 상기 더미셀(61)에도 게이트(52)와 소스/드레인영역(53)과 스토리지노드(56)와 스토리지노드 콘택트(57)가 배설되어 있다.
여기서, 상기 더미셀영역(60)에서는 스테퍼의 해상도 악화에 의한 게이트(52) 등의 패턴의 붕괴가 발생하기 쉽다. 이 더미셀영역(60)의 게이트(52)등의 패턴붕괴에 의해 동도의 파선화살표에 표시하는 더미셀(61-61)간의 쇼트(short)(스토리지노드간의 쇼트를 포함)나 동도의 점선에 표시하는 폴리실리콘 패턴불량에 의한 펀치스루가 발생하여 동도의 실선화살표에 표시하는 것과 같은 더미셀을 우회한 단위셀(51-51)간의 쇼트가 발생하여 불량으로 되는 염려가 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것이고, 그 목적은 더미셀을 가지는 반도체장치의 절연불량을 유효하게 방지하는 수단을 강구함으로써, 반도체장치의 신뢰성의 향상을 도모하는 것에 있다.
[과제를 해결하기 위한 수단]
이상의 목적을 달성하기 위해 제1청구항의 발명이 강구한 수단은 반도체기판의 표면부근에 형성되어 절연부로 에워싸여 다른 영역에서 구획된 집적회로영역을 구비하고, 상기 집적회로영역의 외주부는 더미셀영역과 집적회로영역의 외주부를 제외하는 중앙부가 활성셀영역으로 정의된 반도체장치를 전제로 한다. 그리고, 상기 활성셀영역 및 더미셀영역을 포함하는 집적회로영역에 배설되어, 서로 소자분리로 구획된 복수의 셀형성영역과, 상기 각 셀형성영역중 활성셀영역에 포함되는 영역에 형성되어, 적어도 게이트와 2개의 P-N 접합부를 수반하는 2개의 소스/드레인영역을 구성소자로 하는 적어도 1개의 전계효과형 반도체소자를 가지는 활성셀과, 상기 각 셀형성영역중 더미셀영역에 포함되는 영역에 일부 또는 전부가 형성되어 반도체소자로서 기능하지 않는 소자를 가지는 더미셀을 설치하여, 상기 더미셀중 적어도 일부를 상기 활성셀내의 전계효과형 반도체소자와 동일구조에서, 적어도 한쪽의 P-N 접합부를 제외하여 적어도 게이트를 포함하는 구조로 되는 반도체소자를 P-N 제거형 더미셀로 구성한 것이다.
제2청구항의 발명이 강구한 수단은 제1청구항의 발명에 있어서 상기 더미셀의 모두를 P-N 제거형 더미셀로 구성한 것이다.
제3청구항의 발명이 강구한 수단은 제1청구항의 발명에 있어서, 상기 활성셀을 경사이온주입에 의해 형성되는 소스/드레인영역, 펀치스루 스톱퍼 등의 불순물 확산영역을 가지는 것으로 한다. 그리고, 상기 각 셀형성영역중 더미셀영역에 포함되는 영역에서 또한 활성셀영역내의 활성셀에의 경사이온주입의 방향에 일치하는 방향에 위치하는 영역에는, 상기 활성셀내의 전계효과형 반도체소자와 동일구조로 되어 소자로서 작동하지 않는 반도체소자를 가지는 P-N 보유형 더미셀이 형성되어, 상기 각 셀형성영역중 더미셀영역에 포함되는 영역에서 또한 상기 P-N 보유형 더미셀이 형성되는 영역을 제외하는 영역에는 상기 P-N 제거형 더미셀이 형성되어 있는 구성으로 한 것이다.
제4청구항의 발명이 강구한 수단은 반도체기판의 표면부근에 형성되어 절연부로 에워싸여서 다른 영역에서 구획된 집적회로영역을 구비하고, 상기 집적회로영역의 외주부가 활성셀영역과, 집적회로영역의 외주부를 제외하는 중앙부가 더미셀영역으로 정의된 반도체장치를 전제로 한다. 그리고, 상기 활성셀영역 및 더미셀영역을 포함하는 집적회로영역에 배설되어, 서로 소자분리로 구획된 복수의 셀형성영역과, 상기 각 셀형성영역중 활성셀영역에 포함되는 영역에 형성되어 적어도 게이트, 소스/드레인영역 및 채널영역을 구성요소로 하는 적어도 1개의 전계효과형 반도체소자를 가지는 활성셀과, 상기 각 셀형성영역중 더미셀영역에 포함되는 영역으로 형성되어, 상기 활성셀내의 전계효과형 반도체소자와 동일구조로 되어 소자로서 작동하지 않는 반도체소자를 가지는 P-N 보유형 더미셀과, 상기 더미셀영역에 포함되는 소자분리의 하방에 활성셀영역의 소자분리 하방보다도 진한 불순물농도가 도입되어 되는 고농도 채널 스톱퍼영역을 설치하는 구성으로 한 것이다.
제5청구항의 발명이 강구한 수단은 제1,2청구항 또는 3청구항에 있어, 상기 P-N 제거형 더미셀의 반도체소자의 적어도 소스/드레인영역의 안쪽에 펀치스루 스톱퍼가 형성되어 있는 구성으로 한 것이다.
제6청구항의 발명이 강구한 수단은 제1,2 또는 3청구항의 발명에 있어, 상기 더미셀영역에 포함되는 소자분리의 하방에 불순물이 도입되어 있는 채널스톱퍼가 형성되어 있는 구성으로 한 것이다.
제7청구항의 발명이 강구한 수단은 제1 또는 2청구항의 발명에 있어, 상기 집적회로영역의 활성셀영역을 메모리셀 어레이로 한 것이다.
제8청구항의 발명이 강구한 수단은 제3청구항의 발명에 있어, 상기 활성셀을 경사이온주입에 의해 형성되는 소스/드레인영역 또는 펀치스루 스텁퍼를 가지는 DRAM의 메모리셀이고, P-N 제거형 더미셀과 P-N 보유형 더미셀은 게이트에 평행인 주변부의 셀영역에서 한개 걸러서 배치하는 구성으로 한 것이다.
제9청구항의 발명이 강구한 수단은 제7청구항의 발명에 있어, 상기 활성셀을 DRAM, SRAM, EEPROM, 마스크 ROM중 어느 한 개의 메모리셀로 구성한 것이다.
제10청구항의 발명이 강구한 수단은 반도체기판의 표면부근에 형성되어 절연부로 에워싸여 다른 영역에서 구획된 집적회로영역을 구비하고, 상기 집적회로영역의 외주부가 더미셀영역과 집적회로영역의 외주부를 제외하는 중앙부가 활성셀영역으로 정의된 반도체장치의 제조방법을 전제로 한다. 그리고, 반도체기판상에 상기 절연부로 되어 집적회로부를 복수의 셀형성영역으로 구획하는 소자분리로 되는 필드산화막을 형성하는 공정과, 반도체기판의 표면부근에 채널영역 형성용의 불순물을 도입하는 공정과, 상기 반도체기판 및 상기 필드 산화막상에 게이트를 형성하는 공정과, 상기 더미셀영역의 적어도 일부의 위를 덮는 포토마스크를 형성하는 공정과, 상기 포토마스크 및 게이트를 마스크로 하여 반도체기판의 도전형과는 역의 도전형을 가지는 불순물의 이온주입을 행하여 활성셀영역의 각 셀형성영역에 소스/드레인영역을 형성하는 공정과, 상기 소스/드레인영역을 형성하는 공정이 종료한 후에, 상기 더미셀영역의 포토마스크를 제거하는 공정을 마련하는 방법이다.
제11청구항의 발명이 강구한 수단은 제10청구항의 발명에 있어, 상기 포토마스크를 형성하는 공정에서 상기 더미셀영역중 활성셀영역내의 활성셀에의 경사이온주입방향에 일치하는 방향으로 위치하는 부분을 제외하는 영역의 위를 덮는 포토마스크를 형성하는 방법이다.
제12청구항의 발명이 강구한 수단은 제10 또는 제11청구항의 발명에 있어, 게이트를 형성하는 공정전에 반도체기판의 안쪽에 불순물의 이온주입을 행하여 펀치스루 스톱퍼영역을 형성하는 공정을 마련하는 방법이다.
제13청구항의 발명이 강구한 수단은 제10 또는 제11청구항의 발명에 있어, 필드 산화막의 하방에 불순물의 이온주입을 행하여 채널 스톱퍼영역을 형성하는 공정을 마련하는 방법이다.
제14청구항의 발명이 강구한 수단은 제11청구항의 발명에 있어, 반도체장치를 활성셀영역에 DRAM 메모리셀을 배치한 것으로 한다. 그리고, 포토마스크를 형성하는 공정에서 게이트에 평행인 방향에서는 포토마스크의 형성부분과 개구부분을 교호로 마련하는 방법이다.
[작용]
이상의 구성에 의해 제1청구항의 발명에서는 더미셀영역의 더미셀중 P-N 제거형 더미셀의 개소에서는 더미셀내의 소자에 P-N 접합부가 형성되어 있지 않으므로 이 부분을 통하여 전류가 흐르기 어렵다. 따라서, 특히 더미셀영역의 게이트 등의 패턴이 흐트러지기 쉬운 부위, 예를들면 코너부 등에 배치되는 더미셀을 P-N 제거형 더미셀로 하는 것으로서, 더미셀을 우회한 활성셀간의 쇼트 등의 절연불량이 방지된다.
제2청구항의 발명에서는 모든 더미셀이 P-N 제거형 더미셀로 되어 있으므로 보다 확실하게 절연불량이 방지된다.
제3청구항의 발명에서는 더미셀영역에 있어 절연불량이 방지되는 동시에 활성셀영역에서는 경사이온주입에 의한 활성셀의 특성이 효과가 있게 된다.
제4청구항의 발명에서는 P-N 보유형 더미셀을 이용하면서 더미셀영역에 형성된 고농도 채널 스톱퍼영역에 의해 더미셀을 우회한 쇼트 등이 가급적으로 방지된다.
제5청구항의 발명에서는 더미셀의 안쪽에 펀치스루 스톱퍼가 형성되어 있으므로 특히 폴리실리콘 패턴불량 등에 기인하는 펀치스루가 유효하게 방지된다.
제6청구항의 발명에서는 더미셀영역의 소자분리 하방의 채널 스톱퍼영역에 의해 절연불량이 확실하게 방지된다.
제7청구항의 발명에서는 활성셀영역이 미세한 패턴을 요구하는 메모리셀 어레이의 경우 메모리셀 어레이와 주변회로와의 경계부근의 게이트 등의 패턴이 흐트러지기 쉬우나 그러한 경우에도 흐트러짐에 기인하는 절연불량이 방지된다.
제8청구항의 발명에서는 DRAM 메모리셀이 경사이온주입에 의해 불순물 확산영역이 형성되는 소위 LATIPS 구조나 LATID 구조를 취하는 경우에도 경사이온주입에 의한 양호한 특성을 얻게 되는 동시에 더미셀에 있어 절연불량이 방지된다.
제9청구항의 발명에서는 활성셀이 DRAM, SRAM, EEPROM, 마스트 ROM중 어느것의 메모리셀인 경우, 미세한 패턴이 요구되는 동시에 셀내에는 전계효과형 반도체소자가 배설되어 있다. 따라서, 더미셀영역의 P-N 제거형 더미셀에 의한 절연불량 방지작용이 현저하게 된다.
제10청구항의 발명에서는 더미셀영역을 덮는 포토마스크상에서 활성셀영역의 소스/드레인영역 형성용 불순물이 도입되므로, 더미셀영역에 P-N 제거형 더미셀이 형성되어 더미셀에서의 절연불량이 거의 없는 신뢰성이 높은 반도체장치가 형성된다.
제11청구항의 발명에서는 활성셀에의 경사이온주입이 실효적으로 행하여져 또한 더미셀영역에 있어 절연불량이 거의 없는 반도체장치가 형성된다.
제12 및 13청구항의 발명에서는 펀치스루 스톱퍼영역 또는 채널 스톱퍼영역이 형성되는 것으로 보다 신뢰성이 높은 반도체장치를 얻게 된다.
제14청구항의 발명에서는 DRAM 메모리셀의 경우, P-N 제거형 더미셀과 P-N 보유형 더미셀이 교호로 형성되는 것으로, 더미셀에 있어 절연불량도 방지되고 또한 LATIPS 구조나 LATID 구조를 가지는 특성이 양호한 메모리셀을 얻게 된다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
[제1실시예]
우선, 제1실시예에 대하여 제1도~제3도에 의거하여 설명한다. 제1도는 반도체장치로서의 DRAM의 전체구성을 개략적으로 표시하는 평면도이다. 동도에 있어서 1은 활성셀이 형성되는 활성셀영역인 메모리셀영역, 2는 메모리셀영역의 주변부에 더미셀이 형성되는 더미셀영역이다. 이 메모리셀영역과 더미셀영역에 의해 집적회로영역(5)이 형성되어 있다. 또 3은 집적회로영역(5)의 외측에 형성되어 메모리셀영역(1)내의 메모리셀의 작동을 제어하기 위한 주변회로영역, 4는 상기 집적회로영역(5)과 주변회로영역(3)을 분리하는 절연부이다.
제2도(a)는 상기 제1도에 있어 메모리셀영역(1) 및 더미셀영역(2)을 포함하는 집적회로부(5)의 코너부분을 확대한 것이고, 제2도(b)는 제2도(a)의 Ⅱ-Ⅱ선단면도이다. 단, 편의상 제2도(a)에서는 상층배선등의 상방부재는 생략되어 있다.
제2도(a) 및 (b)에표시하는 것과 같이 집적회로영역(5)내에는 소자분리(6)에 의해 다수의 셀형성영역(9)으로 구획되어 있고, 각 셀형성영역(9)에는 각각 2개의 셀이 배설되어 있고 2비트분에 대응한다. 그리고, 활성셀영역(1)에 포함되는 셀형성영역(9)에 형성된 활성셀은 게이트 산화막(10)과 게이트(11)와 반도체기판(30)의 표면부근에 N형 불순물을 도프하여 형성된 저농도 소스/드레인영역만으로 되는 소스/드레인영역(12)과, 게이트(11)의 직하에 임계치 제어용의 P형 불순물이 도입되어 되는 채널영역(13)을 가지는 전계효과형 트렌지스터(14)를 가지고 있다. 즉, 2개의 소스/드레인영역(12,12)간에는 P-N 접합부가 형성되어 있다. 더욱이, 이 경우 트렌지스터가 LDD 구조를 채용하고 있으므로, 게이트(11)의 측면에는 사이드월(15)이 설치되어 있다. 또, 게이트(11)상에는 제1층간절연막(16)이 퇴적되어, 이 제1층간절연막(16)상에는 게이트(11)(워드선)과 직교하는 비트선(18)이 형성되어 있다. 이 비트선(18)은 비트선 콘택트(19)를 통하여 소스/드레인영역(12)에 콘택트하고 있다. 더욱이, 비트선(18)상에는 제2층간절연막(20)이 퇴적되어 있고, 이 제2층간절연막(20)상에 스토리지노드(21)와, 스토리지노드(21)와 소스/드레인영역(12)을 접속하는 스토리지노드 콘택트(21a)와 용량절연막(22)과 대향전극(23)이 형성되어 있다. 더욱, 대향전극(23)상에 제3층간절연막(24)이 퇴적되어 제3층간절연막(24)상에 알루미늄배선(25)이 설치되어 있다. 한편, 상기 소자분리(6)의 바로 아래쪽에는 채널 스톱퍼영역(31)이 형성되고, 소스/드레인영역(12)의 하방에는 펀치스루 스톱퍼영역(32)이 형성되어 있다.
즉, 활성셀영역(1)에서는 상기 전계효과형 트렌지스터(14)와 스토리지노드(21)와 스토리지노드 콘택트(21a)와 용량절연막(22)과 대향전극(23)에 의해 메모리로서 기능하는 활성셀인 메모리셀(40)이 구성되어 있다.
한편, 더미셀영역(2)에 형성되는 셀은 예를들면 더미셀영역(2)과 메모리셀영역(1)에 걸치는 셀(41a)에서는 게이트(11) 하방의 영역중 메모리셀영역(1)에 포함되는 부분에는 소스/드레인영역(12)이 형성되어 있으나, 더미셀영역(2)에 포함되는 부분에는 소스/드레인영역(12)은 형성되어 있지 않고, 채널영역(13)과 동일하게 저농도의 P형 불순물이 확산된 영역으로 되어 있다. 즉, 이 셀(41a)의 소자는 전계효과형 트렌지스트로서 기능하는데 필요한 2개의 소스/드레인영역(12)내의 1개가 형성되어 있지 않다. 바꿔말하면, 2개의 P-N 접합부를 가지고 있지 않으므로 전계효과형 트렌지스터로서 기능하지 않는 것이 된다. 또, 모두가 더미셀영역(2)에 포함되는 셀(41b)에서는 어느 것이고 저농도 P형 불순물이 확산된 영역으로 되어 있다. 즉, 이 셀(41b)의 소자는 P-N 접합부를 전혀 가지고 있지 않으므로 전계효과형 트렌지스터로서 기능하지 않는다. 이상과 같이 상기 더미셀영역(2)에 일부 또는 전부가 포함되는 셀은 어느것이고 전계효과형 트렌지스터(14)와 같은 구조에서 적어도 한쪽의 P-N 접합부를 제외하고 적어도 게이트(11)를 포함하는 구조로 되는 반도체소자를 가지는 P-N 제거형 더미셀(41)이다.
이와 같은 P-N 제거형 더미셀에서는 상기 종래와 같은 2개의 소스/드레인영역이 형성된 더미셀과는 다르고, 더미셀의 패턴이 붕괴하여 예를들면, 제7도에 표시된 더미셀(61-61)간의 쇼트나 게이트패턴의 오픈이 발생하였다 하여도, 각 더미셀이 2개의 P-N 접합부를 가지고 있지 않으므로 더미셀을 우회한 메모리셀(활성셀)간의 쇼트 등의 절연불량이 확실하게 방지된다.
단, 본 실시예에서는 더미셀영역(2)에 일부 또는 전부가 포함되는 셀을 모두 P-N 제거형 더미셀(41)로 하였으나, 본 발명을 그러한 실시예에 한정되는 것은 아니다. 반도체장치의 종류에 의해서는 예를들면 코너부분 등, 특히 게이트패턴이 크고 흐트러지기 쉬운 부분만 P-N 제거 더미셀(41)로 하고, 나머지는 종래의 더미셀과 동일한 P-N 보유형 더미셀로 하여도 좋다.
또, 본 실시예에서는 더미셀영역에도 비트선, 비트선 콘택트, 스토리지노드, 스토리지노드 콘택트를 설치하고 있으나, 이들의 일부 또는 전부를 설치하지 않아도 좋다. 더욱, 더미셀영역과 메모리셀영역과의 경계는 제2도(a)에 표시하는 개소에 한정되는 것은 아니다. 예를들면 제2도(a)에 표시하는 파선(43)을 양자의 경계로 하여도 좋다.
다음은 제1실시예에 관한 반도체장치의 제종방법에 대하여 제3도(a)~(d)를 참조하여 설명한다. 우선, 동도(a)에 표시하는 것과 같이 임계치 제어용의 불순물농도가 예를들면 ~1E16㎝-3의 P형 Si의 반도체기판(30)의 표면에 B(붕소)이온의 주입을 행하여 불순물농도가 ~E17㎝-3의 채널 스톱퍼영역(31)을 형성한다. 그리고, 집적회로영역(5)-주변회로영역(3)간을 분리하는 소자분리(6)로서 또, 각 셀형성영역(9)간을 분리하는 소자분리(6)로서 기능하는 필드 산화막을 형성한 후, 비교적 고에너지로 B이온의 주입을 행하여 불순물농도가 ~1E17cm-3의 펀치스루 스톱퍼영역(32)을 형성한다. 더욱이, 반도체기판(30)상에 두께가 10nm의 게이트 산화막(10)을 형성하고, 이 게이트 산화막(10)상 및 소자분리(6)상에 폴리실리콘막을 퇴적한 후, 패터닝하여 게이트(11)을 형성한다. 이 게이트(11)는 두께가 150nm이고, 주변회로영역(3)에 있어 게이트길이는 0.6㎛, 메모리셀영역(1) 및 더미셀영역(2)에 있어 게이트길이는 0.5㎛이다.
다음은 제3도(b)에 표시하는 것과 같이 더미셀영역(2) 전체를 덮고 메모리셀영역(1) 및 주변회로영역(3)을 개구한 저농도 소스/드레인용 포토마스크(45)를 형성하고, 이 포토마스크(45)와 게이트(11)를 마스크로서 상방에서 N형 불순물인 P+(인)이온을 40KeV, 3E13cm-2의 조건으로 주입하고 소스/드레인영역(12)을 형성한다.
다음은 제3도(c)에 표시하는 것과 같이 포토마스크(45)를 박리한 후, 기판상에 절연막을 퇴적하여, 이방성에칭을 행하여 사이드월(15)을 형성한다. 그리고, 메모리셀영역(1) 및 더미셀영역(2)을 덮고 주변회로영역(3)을 개구한 고농도 소스/드레인형성용 포토마스크(46)를 형성한다. 그리고, 이 포토마스크(46)의 상방에서 As+(비소)이온의 주입을 행하여 주변회로영역(3)의 고농도 소스/드레인영역(12a)을 형성한다. 주변회로영역(3)에서는 저농도 소스/드레인영역(12a) 및 고농도 소스/드레인영역(12b)에 의해 소스/드레인영역(12)이 구성되어 있다. 이 이온주입조건은 40KeV, 6E15cm-2이다.
제3도(c)에 표시하는 공정에서는 제1층간절연막(16)을 퇴적하고, 비트선 콘택트(19)를 개구한 후, 비트선(18)을 비트선 콘택트(19)와 동시에 퇴적하고, 더욱 그 위에 제2층간절연막(20)과, 스토리지노드(21) 및 스토리지노드 콘택트(21a)와 용량절연막(22), 대향전극(23)과 제3층간절연막(24)과 알루미늄배선(25)을 순차 형성한다.
더욱이, 상기 제조방법에서는 고농도 소스/드레인형성용 포토마스크(46)는 메모리셀영역(1) 및 더미셀영역(2)을 덮도록 하였으나, 포토마스크(46)도 저농도 소스/드레인 형성용 포토마스크(45)와 동일하게 더미셀영역만을 덮도록 하여도 좋다. 예를들면, SRAM의 경우에는 메모리셀영역(1)의 트렌지스터도 저농도 소스/드레인영역과 고농도 소스/드레인영역을 갖는 구조로 된다.
[제2실시예]
다음은 제2실시예에 대하여 제4도(a)~(c)에 의거하여 설명한다. 제2실시예에서는 펀치스루 스톱퍼영역을 형성할 때, 경사이온주입을 행하는 소위, LATIPS법을 사용한다. 여기서, LATIPS란 large angle tilt implanted punchrough stopper의 약어다.
다음은 LATIPS 구조를 가지는 DRAM 메모리셀의 제조방법에 대해 설명한다.
본 실시예에서는 상기 제1실시예와 동일한 공정은 설명을 생략하고 본질적인 개소만을 설명한다. 또, 메모리셀내의 1개의 트렌지스터만을 도면에 표시한다. 우선, 게이트(11)의 에칭을 종료한 후(제4도(a)참조) B+(붕소)의 LAT(대경각)이온주입을 행한다. 이 B+이온의 도즈량은 0.2×1013cm-2로, 회전주입법에 의해 경사각 θ(예를들면 25°정도)로 행하였다(제4도(b)참조).
다음은 통상의 7°경각주입법에 의해 소스/드레인영역 형성을 위한 P+(인)이온의 주입을 행한다(제4도(c)참조). 이때, 주입에너지는 40KeV, 도즈량은 3×1013이다. 최후에, 이방성에칭에 의해 사이드월(15)을 형성한다. 급속열처리법(RTA)에 의해 1000℃, 10sec의 열처리를 행한다. 이것에 의해 제4도(c)에 표시하는 것과 같이 소스/드레인영역(12)에 인접하는 LATIPS 영역(48)을 형성하도록 하고 있다.
여기서, 상기 제4도(b)에 표시하는 LATIPS 영역(48)의 형성공정에 있어 사용되는 포토마스크의 패턴형상에 대해 설명한다. 더미셀영역(2)에 인접하여 배치되는 메모리셀의 LTIPS 영역을 형성하기 위한 경사이온주입방향과 일치하는 방향에 위치하는 더미셀의 부분에서는 마스크는 개구되어 있다. 따라서, 이 더미셀(실시예 1에 있어 제2도(a)의 셀 41a, 41a간의 셀에 대응하는 부위)에는 소스/드레인영역(12)이 형성되어 이들은 P-N 보유형 더미셀(42)로 되어 있다. 즉, 더미셀영역(2)중 게이트(11)와 평행인 변에서는 P-N 제거형 더미셀(41)과 P-N 보유형 더미셀(42)이 교호로 배치되는 구조로 되어 있다. 또한, 본 실시예에서는 상기 제2도(a)의 좌단에 위치하는 더미셀 및 비트라인에 평행한 변의 더미셀은 모두 P-N 제거형 더미셀이다.
따라서, 본 실시예에서는 P-N 제거형 더미셀(41)과 P-N 보유형 더미셀(42)을 교호로 배치되게 하는 구조로 하는 것에 의해, 더미셀영역(2)에 있어 패턴의 붕괴에 기인하는 활성인 메모리셀간의 쇼트를 방지할 수 있는 동시에 활성셀에 불순물을 도입할 때에 경사이온주입을 행하는 방해가 되지 않는다. 따라서, 우수한 서브-스레숄드(sub-threshold)특성을 얻는다고 하는 LATIPS 구조의 특징이 손상되지 않는다.
더욱이, 본 실시예에서는 경사이온주입을 행하는 반도체장치로서 LATIPS 구조를 가지는 DRAM 메모리셀에 대하여 설명하였으나, 본 실시예는 그러한 실시예에 한정되는 것은 아니고, 저농도 소스/드레인영역이 경사이온주입으로 형성되는 것(LATID)등, 활성셀의 불순물 확산영역이 경사이온주입으로 형성되는 모든 반도체장치에 적용되는 것이다. 더욱이, 활성셀의 종류에 의해 예를들면 P-N 제거형 더미셀의 2개 걸러서 P-N 보유형 더미셀을 하나씩 배치하는 등, P-N 보유형 더미셀을 이산적으로 배치하면 좋다. 이것에 의해 더미셀을 우회한 활성셀간의 쇼트 등의 절연불량을 유효하게 방지하면서 경사이온주입에 의한 소정의 효과를 얻게 된다.
[제3실시예]
다음은 제3실시예에 대하여 제5도 및 제6도에 의거하여 설명한다.
제5도는 제3실시예에 관한 SRAM 메모리셀(70)의 1단위를 표시하는 전계회로도이다. 즉, 이 SRAM은 2개의 P채널 전계효과형 트렌지스터(P1,P2)와 4개의 N채널 전계효과형 트렌지스터(N1~N4)로 되고, 각 트렌지스터(N3,N4)의 게이트로 되는 워드선(71)과, 트렌지스터(N3,N4)의 소스/드레인영역을 접속하는 비트선(72)과, 트렌지스터(P1,N1)의 게이트와 트렌지스터(N4)의 소스/드레인영역을 접속하는 배선(73)과, 트렌지스터(P2,N2)의 게이트와 트렌지스터(N3)의 소스/드레인영역을 접속하는 배선(74)을 구비하고, 또한 드레인측 전원 Vdd와 소스측 전원 Vss를 구비한 것이다.
제6도는 SRAM의 메모리측의 집적회로영역의 구성을 표시하는 평면도이다. 동도면에 표시하는 것과 같이 집적회로영역내에는 소자분리로 다수의 셀형성영역(77)으로 구획되어 있고, 활성 메모리셀영역인 SRAM 메모리셀 어레이(1)에 배치되는 셀형성영역(77)에서는, 각 트렌지스터의 소스/드레인영역(75)으로 되는 부분은 고농도의 불순물이 주입되어 있다. 그리고, 어느 영역에 있어서도, 게이트(71,73,74)의 하방으로 되는 부분은 임계치 제어용의 저농도 불순물이 도입되어 있다. 제5도에 표시하는 6개의 트렌지스터(P1,P2,N1~N4)로 되는 SRAM 메모리셀(70)이 형성되어 있다. 그러나, 주변회로영역(도면중 좌측, 도시되지 않음)에 인접하는 더미셀영역(2)에서는 게이트(71,73,74)측방의 영역(76)은 어느것이고 게이트(71,73,74)의 하방과 같은 도전형의 임계치 제어용 불순물이 도입되어 있다. 즉, 소스/드레인영역이 형성되어 있지 않다. 즉, SRAM 메로리셀과 같은 구조에 대하여 P-N 접합부가 제거된 소자로 되는 P-N 제거형 더미셀(80)이 배치되어 있다.
따라서, 본 실시예에서도 상기 제1실시예와 같은 효과에 의해 P-N 제거형 더미셀(80)을 우회한 활성셀간의 쇼트 등의 절연불량이 유효하게 방지된다.(제6도의 화살표 참조)
[발명의 효과]
이상 설명한 바와 같이 제1청구항의 발명에 의하면 외주부를 더미셀영역으로 하고, 그 내측을 활성셀 영역으로 한 집적회로영역을 구비한 반도체장치에 있어서, 서로 소자분리로 구획된 복수의 셀형성영역을 형성하고, 활성셀영역에 포함되는 셀형성영역에는 적어도 1개의 전계효과형 반도체소자를 가지는 활성셀을 설치하여 더미셀영역에는 반도체소자로서 기능하지 않는 소자를 가지는 더미셀을 설치하는 동시에 더미셀중 적어도 일부를 활성셀내의 전계효과형 반도체소자와 동일한 구조에서 적어도 한쪽의 P-N 접합부를 제외하고, 적어도 게이트를 포함하는 구조로 되는 반도체소자를 가지는 P-N 제거형 더미셀로 구성하였으므로, P-N 제거형 더미셀의 부분에 있어 더미셀을 우회한 활성셀간의 쇼트 등의 절연불량을 방지할 수 있다.
제2청구항의 발명에 의하면 제1청구항의 발명에 있어서, 상기 더미셀의 모두를 P-N 제거형 더미셀로 구성하였으므로 보다 확실하게 절연불량을 방지할 수가 있다.
제3청구항의 발명에 의하면 제1청구항의 발명에 있어, 활성셀에의 경사이온주입이 행하여지는 경우, 경사이온주입의 방향에 일치하는 방향으로 위치하는 영역에는 활성셀내의 전계효과형 반도체소자와 동일한 구조로 되고, 소자로서 작동하지 않는 반도체소자를 가지는 P-N 보유형 더미셀을 형성하도록 하였으므로, 더미셀영역에 있어 절연불량을 방지하면서 경사이온주입에 의한 활성셀의 양호한 특성을 발휘할 수가 있다.
제4청구항의 발명에 의하면 더미셀영역의 더미셀을 P-N 보유형 더미셀로 하고, 그 소자분리의 하방에 활성셀영역의 소자분리 하방보다도 불순물농도가 진한 채널 스톱퍼영역을 설치하였으므로, 더미셀을 우회한 쇼트 등을 가급적으로 방지할 수가 있다.
제5청구항의 발명에 의하면 제1,2 또는 3청구항의 발명에 있어서, P-N 제거형 더미셀의 반도체소자의 적어도 소스/드레인영역의 안쪽에 펀치스루 스톱퍼를 형성하였으므로, 특히 폴리실리콘 패턴불량 등에 기인하는 펀치스루를 유효하게 방지할 수가 있다.
제6청구항의 발명에 의하면 제1, 2 또는 3청구항의 발명에 있어서, 더미셀영역에 포함되는 소자분리의 하방에 채널 스톱퍼를 형성하였으므로, 절연불량을 보다 확실하게 방지할 수가 있다.
제7청구항의 발명에 의하면 제1 또는 2청구항의 발명에 있어서, 집적회로영역의 활성셀영역을 메모리셀 어레이로 하였으므로, 패턴의 흐트러짐에 기인하는 절연불량을 방지할 수가 있다.
제8청구항의 발명에 의하면 제3청구항의 발명에 있어서, 경사이온주입에 의해 형성되는 소스/드레인영역 또는 펀치스루 스톱퍼를 가지는 DRAM의 메모리셀의 경우 P-N 제거형 더미셀과 P-N 보유형 더미셀을 게이트에 평행인 주변부의 셀영역에서 1개 걸러서 배치하도록 하였으므로, 경사이온주입에 의한 양호한 특성과 더미셀에 있어 절연불량의 방지효과를 발휘할 수가 있다.
제9청구항의 발명에 의하면 제7청구항의 발명에 있어서, 활성셀이 DRAM, SRAM, EEPROM, 마스트 ROM중 어느것인가의 메모리셀로 구성하였으므로, 미세한 패턴이 요구되는 메모리셀에 있어 더미셀영역의 P-N 제거형 더미셀에 의한 절연불량 방지효과를 현저하게 발휘할 수가 있다.
제10청구항의 발명에 의하면 반도체장치의 제조방법으로서 집적회로부를 복수의 셀형성영역에 구획하는 소자분리로 되는 필드 산화막을 형성하는 공정과, 채널영역 형성용의 불순물을 도입하는 공정과, 게이트를 형성하는 공정과, 더미셀영역의 적어도 일부의 위를 덮는 포토마스크를 형성하는 공정과, 포토마스크 및 게이트를 마스크로서 활성셀영역의 소스/드레인영역을 형성하는 공정과, 더미셀영역의 포토마스크를 제거하는 공정을 설치하였으므로, 더미셀영역에 P-N 제거형 더미셀을 형성하여, 절연불량이 거의 없는 신뢰성 높은 반도체장치를 얻을 수가 있다.
제11청구항의 발명에 의하면 제10청구항의 발명에 있어, 포토마스크를 형성하는 공정에서, 활성셀영역내의 활성셀에의 경사이온주입방향에 일치하는 방향으로 위치하는 부분을 제외하는 영역의 위를 덮는 포토마스크를 형성하도록 하였으므로, 활성셀에의 경사이온주입과, 더미셀에 있어 P-N 제거형 더미셀의 형성을 유효하게 행할 수가 있다.
제12 또는 13청구항의 발명에 의하면 제10 또는 11청구항의 발명에 있어서, 펀치스루 스톱퍼영역 또는 채널 스톱퍼영역을 형성하도록 하였으므로, 보다 신뢰성이 높은 반도체장치를 얻을 수가 있다.
제14청구항의 발명에 의하면 제11청구항의 발명에 있어, DRAM 메모리셀의 경우 P-N 제거형 더미셀과 P-N 보유형 더미셀을 교호로 형성하도록 하였으므로, 더미셀에 있어 절연불량이 거의 없는 게다가 LATIPS 구조나 LATID 구조를 가지는 특성이 양호한 메모리셀을 얻을 수가 있다.

Claims (14)

  1. 반도체기판의 표면부근에 형성되어, 절연부로 에워싸여져 다른 영역에서 구획된 집적회로영역을 구비하고, 상기 집적회로영역의 외주부는 더미셀영역과 집적회로영역의 외주부를 제외하는 중앙부가 활성셀영역으로 정의된 반도체장치에 있어서, 상기 활성셀영역 및 더미셀영역을 포함하는 집적회로영역에 배설되어, 서로 소자분리로 구획된 복수의 셀형성영역과, 상기 각 셀형성영역중 활성셀영역에 포함되는 영역에 형성되어, 적어도 게이트와 2개의 P-N 접합부를 수반하는 2개의 소스/드레인영역을 구성요소로 하는 적어도 1개의 전계효과형 반도체소자를 가지는 활성셀과, 상기 각 셀형성영역중 더미셀영역에 포함되는 영역에 일부 또는 전부가 형성되어, 반도체소자로서 기능하지 않는 소자를 가지는 더미셀를 구비하는 동시에, 상기 더미셀중 적어도 일부는 상기 활성셀내의 전계효과형 반도체소자와 동일한 구조에서 적어도 한쪽의 P-N 접합부를 제외하고, 적어도 게이트를 포함하는 구조로 되는 반도체소자를 가지는 P-N 제거형 더미셀인 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 더미셀의 모두가 P-N 제거형 더미셀인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 활성셀은 경사이온주입에 의해 형성되는 소스/드레인영역, 펀치스루 스톱퍼 등의 불순물 확산영역을 갖고, 상기 각 셀형성영역중 더미셀영역에 포함되는 영역에서 또한 활성셀영역내의 활성셀에의 경사이온주입의 방향에 일치하는 방향으로 위치하는 영역에는, 상기 활성셀내의 전계효과형 반도체소자와 동일한 구조로 되어, 소자로서 작동하지 않는 반도체소자를 가지는 P-N 보유형 더미셀이 형성되고, 상기 각 셀형성영역중 더미셀영역에 포함되는 영역에서 또한 상기 P-N 보유형 더미셀이 형성되는 영역을 제외하는 영역에는 상기 P-N 제거형 더미셀이 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 반도체기판의 표면부근에 형성되어 절연부로 에워싸여져 다른 영역에서 구획된 집적회로영역을 구비하고, 상기 집적회로영역의 외주부가 활성셀영역과, 집적회로영역의 외주부를 제외하는 중앙부가 더미셀영역으로 정의된 반도체장치에 있어서, 상기 활성셀영역 및 더미셀영역을 포함하는 집적회로영역에 배설되어, 서로 소자분리로 구획된 복수의 셀형성영역과, 상기 각 셀형성영역중 활성셀영역에 포함되는 영역에 형성되어 적어도 게이트, 소스/드레인영역 및 채널영역을 구성요소로 하는 적어도 1개의 전계효과형 반도체소자를 가지는 활성셀과, 상기 각 셀형성영역중 더미셀영역에 포함되는 영역에 형성되어, 상기 활성셀내의 전계효과형 반도체소자와 동일구조로 되고, 소자로서 작동하지 않는 반도체소자를 가지는 P-N 보유형 더미셀과, 상기 더미셀영역에 포함되는 소자분리의 하방에 활성셀영역의 소자분리 하방보다도 진한 불순물농도가 도입되어서 되는 고농도 채널 스톱퍼영역을 구비한 것을 특징으로 하는 반도체장치.
  5. 제1, 2 또는 3항에 있어서, 상기 P-N 제거형 더미셀의 반도체소자의 적어도 소스/드레인영역의 안쪽에는 펀치스루 스톱퍼가 형성되어 있는 것을 특징으로 하는 반도체장치.
  6. 제1, 2 또는 3항에 있어서, 상기 더미셀영역에 포함되는 소자분리의 하방에 불순물이 도입되어서 되는 채널 스톱퍼가 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. 제1 또는 2항에 있어서, 상기 집적회로영역의 활성셀영역은 메모리셀 어레이인 것을 특징으로 하는 반도체장치.
  8. 제3항에 있어서, 상기 활성셀은 경사이온주입에 의해 형성되는 소스/드레인영역 또는 펀치스루 스톱퍼를 가지는 DRAM의 메모리셀이고, P-N 제거형 더미셀과 P-N 보유형 더미셀은 게이트에 평행인 주변부의 셀영역에서 1개 걸러서 배치되어 있는 것을 특징으로 하는 반도체장치.
  9. 제7항에 있어서, 상기 활성셀은 DRAM, SRAM, EEPROM, 마스크 ROM중 어느 1개의 메모리셀인 것을 특징으로 하는 반도체장치.
  10. 반도체기판의 표면부근에 형성되어 절연부로 에워싸여져 다른 영역에서 구획된 집적회로영역을 구비하고, 상기 집적회로영역의 외주부가 더미셀영역과, 집적회로영역의 외주부를 제외하는 중앙부가 활성셀영역으로 정의된 반도체장치의 제조방법에 있어서, 반도체기판상에 상기 절연부로 되어 집적회로부를 복수의 셀형성영역으로 구획하는 소자분리로 되는 필드 산화막을 형성하는 공정과, 반도체기판의 표면부근에 채널영역 형성용의 불순물을 도입하는 공정과, 상기 반도체기판 및 상기 필드 산화막상에 게이트를 형성하는 공정과, 상기 더미셀영역의 적어도 일부의 위를 덮는 포토마스크를 형성하는 공정과, 상기 포토마스크 및 게이트를 마스크로 하여 반도체기판의 도전형과는 역의 도전형을 가지는 불순물의 이온주입을 행하여 활성셀영역의 각 셀형성영역에 소스/드레인영역을 형성하는 공정과, 상기 소스/드레인영역을 형성하는 공정이 종료한 후에 상기 더미셀영역의 포토마스크를 제거하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 포토마스크를 형성하는 공정에서는 상기 더미셀영역중 활성셀영역내의 활성셀에의 경사이온주입방향에 일치하는 방향으로 위치하는 부분을 제외하는 영역의 위를 덮는 포토마스크를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제10 또는 제11항에 있어서, 게이트를 형성하는 공정의 전에 반도체기판의 안쪽에 불순물의 이온주입을 행하여 펀치스루 스톱퍼영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제10 또는 11항에 있어서, 필드 산화막의 하방에 불순물의 이온주입을 행하여 채널 스톱퍼영역을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제11항에 있어서, 반도체장치는 활성셀영역에 DRAM 메모리셀을 배설하고, 포토마스크를 형성하는 공정에서는 게이트에 평행인 방향에서는 포토마스크의 형성부분과, 개구부분을 교호로 설치하는 것을 특징으로 하는 반도체장치의 제조방법.
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