KR100454131B1

KR100454131B1 - 라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법

Info

Publication number: KR100454131B1
Application number: KR10-2002-0031638A
Authority: KR
Inventors: 설종선; 김홍수; 최정달
Original assignee: 삼성전자주식회사
Priority date: 2002-06-05
Filing date: 2002-06-05
Publication date: 2004-10-26
Also published as: KR20030093787A; JP5154733B2; US7084440B2; US20030227063A1; JP2004015056A

Abstract

라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법을 제공한다. 이 소자는 반도체 기판에 정의된 패턴영역들 및 각 패턴 영역에 제1 간격으로 평행하게 배치된 다수의 라인형 패턴들을 포함한다. 각 라인형 패턴들 중 적어도 하나는 그 끝단이 확장된 오버행을 갖는다. 각 셀 블록 에지의 게이트 라인들은 장축에 수직한 방향으로 확장된 오버행을 갖는다. 이 라인형 패턴의 레이아웃 방법은 각 패턴 영역 에지(edge)의 라인 패턴은 이웃한 패턴 영역 에지의 라인 패턴과 제2 간격을 두고 평행하게 배치하고, 각 패턴 영역 에지의 라인 패턴은 그 끝단에 확장된 오버행(overhang)을 갖도록 디자인한다.

Description

라인형 패턴을 갖는 반도체 소자 및 그 레이아웃 방법{SEMICONDUCTOR DEVICE HAVING LINE-SHAPED PATTERNS AND METHOD FOR LAYOUT FOR THE SAME}

본 발명은 반도체 소자 및 그 레이아웃 방법에 관한 것으로써, 더 구체적으로 소정의 간격으로 평행하게 배치된 다수의 라인형 패턴을 갖는 반도체 소자 및 패턴 레이아웃 방법에 관한 것이다.

반도체 소자를 제조함에 있어서, 포토레지스트 패턴 형성기술은 반도체 소자의 고집적화에 큰 영향을 미친다. 최근에는 반도체 소자의 디자인 룰이 노광 광원의 분해능의 한계까지 근접함에 따라 여러가지 공정결함이 발생되고 있다. 예컨대,근접효과(proximity effect)로 인하여 레이아웃과 다른 형상의 패턴이 형성되어 포토레지스트 패턴의 폭이 넓어지거나 좁아질 수 있다. 이와 같은 근접효과를 보상하기 위한 방법으로 기존의 기술은 웨이퍼에 패터닝은 되지 않고 단지 마스크 디자인에 변형을 가하는 광학적 근접 보정(OPC;Optical Proximity Correction)이 적용되고 있다.

도 1은 종래 기술에 따른 낸드형 비휘발성 메모리 소자의 게이트 라인 및 콘택을 나타낸 평면도이다.

도 1을 참조하면, 종래기술에 따르면 낸드형 비휘발성 메모리 소자의 셀 어레이에 복수개의 선택라인들(SL) 및 워드라인들(WL)이 소정 간격으로 평행하게 배치된다. 셀 어레이는 행방향 및 열방향으로 배열된 복수개의 셀 블록들을 포함한다. 상기 선택 라인(SL)은 상기 각 셀 블록에 한쌍씩 배치되고, 한쌍의 선택 라인들(SL) 사이에 복수개의 워드라인들(WL)이 위치한다. 서로 인접한 두개의 셀 블록 사이, 즉 임의의 셀 블록의 선택 라인(SL)과 인접한 다른 셀 블록의 선택 라인(SL) 사이에는 활성영역에 접속된 정션 콘택 패턴들(10) 또는 소스 라인 패턴(8)이 형성된다. 이와 같은 상기 선택 라인들(SL) 사이의 간격은 상기 정션 콘택 패턴들(10) 또는 소스 라인 패턴(8)을 형성하기 위한 디자인 룰에 의하여 상기 워드라인들(WL) 사이의 간격보다 넓게 디자인한다. 셀 어레이에 배치된 워드라인들과 선택라인들은 최소의 디자인 룰 또는 그와 유사한 사이즈의 디자인 룰로 디자인 되어 있으며 상기와 같은 워드라인 및 선택라인의 한족 끝은 전기적 접촉이 없는 형태(20)로 되어 있고, 다른 한쪽 끝은 전기적으로 연결된 콘택 패턴(6)이 형성된다. 일반적으로 안정적인 콘택 패턴형성을 위한 디자인 룰은 최소 디자인 룰 선폭의 2배 이상인 것으로 알려져 있다. 따라서 워드라인과 선택라인은 상기 콘택 패턴(6)이 접속되는 부분은 확장된 구조를 가진다.

메모리 소자의 제조공정에 있어서 분해능(resolution)을 향상시키기 위하여 단파장의 광원을 사용한다. 분해능(R)은 노광장치의 광원의 파장(λ) 및 공정변수(k)에 비례하고, 노광장치의 렌즈구경수(numerical aperture; NA)에 반비례한다. 통상적으로 선폭이 작은 워드라인 및 비트라인은 파장이 작은 원자외선(deep ultra violet), 예컨대 248nm인 KrF 광원을 사용하여 형성한다. 파장의 1/2 이상의 선폭을 갖는 패턴을 형성할 경우 근접효과(proximity effect)은 무시할 정도이지만 광원의 1/2파장보다 작은 선폭, 예컨대 0.12㎛ 이하의 선폭을 갖는 패턴을 형성할 경우 인접한 패턴과 근접성(proximity)이 다른 부분에서 레이아웃과 다른 형상의 포토레지스트 패턴이 형성된다. 보통 낸드형 메모리 셀 어레이에서 상기 워드라인들(WL) 및 상기 선택 라인들(SL)의 끝부분(20)에서 근접효과의 영향을 많이 받는다.

도 2 및 도 3은 종래기술의 문제점을 설명하기 위하여 도 1의 20부분을 나타낸 도면들이다.

도 2 및 도 3을 참조하면, 상기 워드라인들(WL) 및 상기 선택 라인들(SL)의 선폭이 광원의 1/2 파장에 근접할 경우, 상기 워드라인들(WL) 및 상기 선택 라인들(SL)을 정의하기 위한 포토레지스트 패턴의 끝단은 근접효과의 영향으로 선폭이 줄어들어 포토레지스트의 들뜸현상(lifting; 24)이 발생될 수 있다. 도시된것과 같이, 각 선택 라인(SL)은 인접한 워드라인과 L2의 간격으로 배치되고, 인접한 다른 선택라인(SL)과 L1의 간격으로 배치된다. 현상공정에서 고형화되지 않은 포토레지스트를 제거할 때, 라인형 패턴들 사이로 현상액의 흐름(28a, 28b)이 생긴다. 이때, 상기 선택 라인들(SL) 사이와, 상기 선택 라인(SL) 및 상기 워드 라인(WL) 사이에서 현상액의 흐름 속도의 차이가 발생하고, 각 선택 라인(SL)의 양측에 가해지는 압력이 달라져 상기 선택 라인(SL)은 일 방향으로 힘(26)을 받는다. 결과적으로, 상기 선택 라인에 가해지는 힘(26)에 의해 도시된 것과 같은 패턴 불량(22)가 발생할 수 있다. 이는 선택 라인의 끝부분의 폭이 근접효과에 의하여 좁아질 때, 도 3에 도시된 것과 같이 선택라인의 끝부분(24)에서 포토레지스트 패턴의 점착성(adhesion)이 약화되어 그 발생 확률이 더욱 더 높아질 수 있다.

본 발명이 이루고자 하는 기술적 과제는 평행하게 배치된 다수의 라인형 패턴에서 양측으로 인접한 다른 패턴들 사이의 간격의 차이로 인하여 패턴이 밀리는 현상을 방지할 수 있는 레이아웃 방법 및 상기 레이아웃을 사용하여 형성된 반도체 소자를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 평행하게 배치된 다수의 라인형 패턴들의 끝부분에서 포토레지스트의 들뜸현상을 방지할 수 있는 반도체 소자 및 그 레이아웃 방법을 제공하는데 있다.

본 발명이 이루고자 하는 또다른 기술적 과제는 마스크 디자인에 변형을 가할 뿐만 아니라, 실제로 웨이퍼 상에 근접효과를 보상할 수 있는 패턴이 형성되는레이아웃 방법 및 상기 레이아웃 방법을 적용하여 형성된 반도체 소자에 관한 것이다.

도 1은 종래기술에 따른 낸드형 플래시 메모리의 게이트 라인을 나타낸 레이아웃이다.

도 2 및 도 3은 종래기술의 문제점을 설명하기 위한 도면이다.

도 4는 낸드형 플래시 메모리 셀어레이의 일부분을 나타낸 블록도이다.

도 5 내지 도 8은 각각 본 발명의 바람직한 실시예들에 따른 반도체 소자 및 그 레이아웃 방법을 설명하기 위한 평면도들이다.

상기 기술적 과제를 달성하기 위하여 본 발명은 다수의 라인형 패턴을 평행하게 배치하는 레이아웃 방법을 제공한다. 이 방법은, 다수의 패턴영역들을 정의하고, 각 패턴 영역 내에 다수의 라인 패턴들을 제1 간격으로 평행하게 배치하는 것을 포함한다. 각 패턴 영역 에지(edge)의 라인 패턴은 이웃한 패턴 영역 에지의 라인 패턴과 제2 간격을 두고 평행하게 배치하고, 각 패턴 영역 에지의 라인 패턴은 그 끝단에 확장된 오버행(overhang)을 갖도록 디자인한다. 상기 오버행은 상기 라인 패턴의 장축에 수직한 일 방향으로 확장되거나, 상기 라인 패턴의 장축에 수직한 양 방향으로 확장될 수 있다. 상기 확장된 폭은 상기 라인형 패턴의 폭과 같거나 다를 수 있다. 이에 더하여, 상기 패턴 영역 내에서 이웃한 두개의 라인 패턴들 중 하나는 그 끝단에 확장된 오버행(overhang)을 갖도록 디자인 할 수도 있다.

상기 기술적 과제들을 달성하기 위하여 본 발명은 반도체 기판 상에 배치된 다수의 라인형 패턴을 갖는 반도체 소자를 제공한다. 이 소자는, 반도체 기판에 정의된 패턴영역들 및 각 패턴 영역에 제1 간격으로 평행하게 배치된 다수의 라인형 패턴들을 포함한다. 상기 각 라인형 패턴들 중 적어도 하나는 그 끝단이 확장된 오버행을 갖는다. 상기 라인형 패턴은 게이트 라인, 워드라인 또는 활성영역일 수 있다. 예컨대 상기 라인형 패턴이 게이트 라인일 경우, 본 발명은 반도체 기판에 정의된 복수개의 셀 블록들 및 각 셀 블록들 내에 제1 간격으로 평행하게 배치된 다수의 게이트 라인들을 포함한다. 각 셀 블록 에지(edge)의 게이트 라인은 이웃한 셀 블록 에지의 게이트 라인과 제2 간격을 두고 평행하게 배치되고, 각 셀 블록 에지의 게이트 라인들은 그 끝단이 확장된 오버행(overhang)을 갖는다. 상기 오버행은 상기 게이트 라인의 장축에 수직한 일 방향으로 확장되거나, 상기 게이트 라인의 장축에 수직한 양 방향으로 확장될 수 있다. 다른 예로서, 상기 라인형 패턴이 비트라인 또는 활성영역일 경우, 본 발명은 반도체 기판 상에 제1 간격을 두고 평행하게 배치된 복수개의 비트라인들 또는 활성영역들을 포함하고, 이웃한 한쌍의 비트 라인들 또는 활성영역들 중 하나는 그 끝단이 확장된 오버행(overhang)을 갖는다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 4는 낸드형 비휘발성 메모리 소자의 셀 어레이의 일부분을 나타낸 블록도이다.

도 4를 참조하면, 전형적인 낸드형 비휘발성 메모리 소자의 셀 블록은 다수의 셀 스트링이 일 방향으로 배치된다. 각각의 셀 스트링은 일방향으로 배열된 접지 선택 트랜지스터, 복수개의 셀 트랜지스터 및 스트링 선택 트랜지스터로 구성된다. 상기 셀 스트링을 가로질러 접지 선택 라인(GSL), 다수의 워드라인들(WL) 및 스트링 선택 라인(SSL)이 평행하게 배치된다. 상기 접지 선택 라인(GSL)은 셀 블록 내에 배치된 접지 선택 트랜지스터의 게이트 전극들에 접속되고, 상기 워드라인(WL)은 상기 셀 스트링들을 가로지르며 각 셀 스트링의 셀 트랜지스터 중 하나의 게이트 전극에 접속된다. 셀 블록 내에서 접지 선택 트랜지스터들은 소오스 영역을 공유하여 공통 소오스 라인을 형성한다. 또한, 각 셀 스트링은 비트라인을 통하여 각각 페이지 버퍼(page buffer)에 접속된다. 메모리 셀 어레이 내에서 각 셀 블록은 인접한 다른 셀 블록과 공통 소오스 라인을 공유한다. 또한, 메모리 셀 어레이는 셀 블록을 선택하는 로우 데코더(Row Decoder)를 구비하고 있고, 각각의 셀 블록의 접지 선택 라인(GSL), 스트링 선택 라인(SSL) 및 워드라인들(WL)은 각각 선택 데코더(S₁Decoder)에 접속된다.

도 5는 본 발명의 바람직한 실시예를 설명하기 위한 낸드형 비휘발성 메모리 소자의 셀 어레이의 일부분을 개략적으로 도시한 평면도이다.

도 5를 참조하면, 복수개의 셀 블록들(40)이 정의된 반도체 기판에 소자분리막이 배치되어 복수개의 평행한 제1 활성영역들(52)을 한정한다. 각 셀 블록(40)에 다수의 게이트 라인들(SSL,WL,GSL)이 평행하게 배치된다. 상기 게이트라인들(SSL,WL,GSL)은 상기 제1 활성영역들(52)의 상부를 가로지른다. 낸드형 비휘발성 메모리 셀어레이에서 각 셀 블록(40)의 에지에 위치하는 게이트 라인들은 각각 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)에 해당하고, 각 셀 블록(40)에서 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL) 사이에 배치된 게이트 라인들은 워드라인(WL)에 해당한다. 통상적으로, 각 셀 블록 내의 게이트 라인들의 배치는 인접한 셀 블록 내의 게이트 라인들의 배치와 대칭을 이룬다. 따라서, 각 셀 블록(40)의 접지 선택 라인(GSL)은 인접한 셀 블록의 접지 선택 라인(GSL)과 대향하고, 각 셀 블록(40)의 스트링 선택 라인(SSL)은 인접한 다른 셀 블록의 스트링 선택 라인(SSL)과 대향한다. 상기 워드라인들(WL), 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)의 상부를 가로질러 다수의 평행한 비트라인들(BL)이 배치된다. 상기 비트라인들(BL)은 상기 제1 활성영역들(52)에 대응하여 인접한 한쌍의 스트링 선택 라인들(SSL) 사이의 제1 활성영역(52)에 비트라인 콘택 패턴(60)에 의해 접속된다. 인접한 한쌍의 접지 선택 라인들(GSL) 사이에 상기 제1 활성영역(52)에 수직인 제2 활성영역(54)이 배치된다. 상기 제2 활성영역(52)에 소오스 콘택 패턴(58)이 접속된다. 상기 제2 활성영역(54)에 불순물이 주입되어 낸드형 비휘발성 메모리의 공통소오스 라인(Common Source Line)이 형성된다. 그러나, 최근에는 상기 제2 활성영역(54)를 형성하지 않고, 실리콘질화막, 텅스텐 또는 메탈실리사이드막 등의 도전막으로 이루어진 공통 소오스 라인을 형성하기도 한다.

통상적으로 반도체 소자에는 인접한 패턴들 사이의 간격이 다른 부분이 있다. 도시된 것과 같이 낸드형 비휘발성 메모리 셀 어레이에서는 스트링 선택 라인들(SSL) 사이의 간격이 셀 블록(40)에서 워드라인들(WL)과 스트링 선택 라인(SSL) 사이의 간격보다 넓다. 접지 선택 라인들(GSL) 사이의 간격 또한 마찬가지로 접지선택 라인(GSL)과 워드라인(WL)사이의 간격보다 넓다. 이처럼 선택 라인들을 배치하는 것은 비트라인 콘택 패턴(60) 및 소오스 콘택 패턴(58)을 형성하기 위한 디자인 룰(disign rule) 때문이다. 상기 접지 선택 라인들(GSL), 상기 스트링 선택 라인들(SSL) 및 상기 워드라인들(WL)의 일단에 게이트 콘택 패턴(56)이 각각 접속된다. 상기 게이트 콘택 패턴(56)을 접속하기 위하여 상기 접지 선택 라인들(GSL), 상기 스트링 선택 라인들(SSL) 및 상기 워드라인들(WL)의 일측 끝부분은 확장된 구조를 갖는다. 본 발명에 있어서, 상기 접지 선택 라인들(GSL), 상기 스트링 선택 라인들(SSL)의 다른측 끝부분에 확장된 오버행(overhang; 70)을 더 포함한다. 상기 오버행(70)은 상기 선택 라인들(GSL, SSL)의 장축에 수직인 적어도 일 방향으로 확장된다. 예컨대, 상기 오버행(70)은 상기 워드라인(WL)을 향하여 확장되거나, 인접한 다른 선택 라인(GSL, SSL)을 향하여 확장될 수 있다. 그러나, 상기 오버행(70)은 각 셀 블록(40)의 바깥쪽으로, 즉 인접한 다른 선택 라인(GSL,SSL)을 향하여 확장되는 것이 바람직하다. 또한, 인접한 두개의 오버행들(70) 사이의 간격은 상기 워드라인들(WL) 사이의 간격과 같거나 다를 수 있지만, 상기 오버행들(70) 사이의 간격은 셀 블록 내의 게이트 라인들 사이의 간격과 동일한 것이 바람직하다.

도 6은 본 발명의 바람직한 실시예에 따른 게이트 라인 및 그 레이아웃 방법을 설명하기 위한 평면도이다.

도 6을 참조하면, 셀 블록(40)에서 워드라인들(WL), 스트링 선택 라인(SSL)및 접지 선택 라인(GSL)은 제1 간격(L3)으로 배치된다. 그러나, 스트링 선택 라인(SSL)은 인접한 다른 스트링 선택 라인(SSL)과 제2 간격(L4)으로 배치되고, 접지선택 라인(GSL) 또한 인접한 다른 접지 선택 라인(GSL)과 제2 간격(L4)으로 배치된다. 상기 스트링 선택 라인들(SSL) 사이와, 상기 접지 선택 라인들(GSL) 사이에 콘택 패턴을 형성하기 위하여 상기 제2 간격(L4)은 상기 제1 간격(L3)보다 넓은 것이 바람직하다. 본 발명의 특징은 양측으로 인접한 패턴들과의 간격이 다른 패턴들, 예컨대 낸드형 비휘발성 메모리 소자에 있어서, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 그 끝단이 확장된 오버행(70a,70b)을 갖도록 디자인 하는데 있다. 이 때, 상기 오버행은 상기 게이트 라인들의 장축에 수직인 일방향으로 확장된 형태(70b) 또는, 양방향으로 확장된 형태(70a)를 가질 수 있다. 두가지 형태의 오버행(70a, 70b) 모두 인접한 오버행과의 간격은 상기 제1 간격(L3)인 것이 바람직하다.

도시된 것과 같은 접지 선택 라인(GSL), 워드라인들(WL) 및 스트링 선택 라인(SSL)을 갖는 레이아웃을 사용하여 포토레지스트 패턴을 형성하였을 때, 인접한 오버행들(70a, 70b)에 의해 접지 선택 라인(GSL) 또는 스트링 선택 라인(SSL) 양측에 균일한 압력이 가해져 포토레지스트 패턴이 쓰러지거나 밀리는 현상을 막을 수 있다. 더 나아가서, 근접효과에 의하여 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)의 끝부분의 폭이 좁아지는 것을 보상할 수 있기 때문에 포토레지스트 패턴의 점착성이 약해지는 것을 막을 수 있다.

도 7은 본 발명의 다른 실시예에 따른 게이트 라인 및 그 레이아웃 방법을설명하기 위한 도면이다.

도 7을 참조하면, 각 셀 블록(40)의 에지에 위치하여 양측에 인접한 패턴들과 각각 제1 간격(L3) 및 제2 간격(L4)으로 배치된 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)과, 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL) 사이에 제1 간격(L3)으로 배치된 워드라인들(WL)은 그 끝부분이 확장된 오버행(70c)을 갖는다. 도시된 것과 같은 레이아웃을 사용하여 포토레지스트 패턴을 형성할 경우, 상기 오버행들(70c)은 스트링 선택 라인들(SSL), 워드라인들(WL) 및 접지 선택 라인들(GSL)의 끝부분에 대응하는 포토레지스트 패턴의 폭이 근접효과에 의하여 얇아지는 것을 보상할 수 있다. 결과적으로, 포토레지스트 패턴의 들뜸현상(lifting)을 방지할 수 있다.

도 8은 본 발명의 또다른 실시예에 따른 활성영역 또는 비트라인 및 그 레이아웃 방법을 설명하기 위한 도면이다.

도 8을 참조하면, 본 발명의 또다른 실시예에 따르면 다수의 라인형 패턴들(72)이 일정한 간격으로 평행하게 배열된다. 상기 라인형 패턴들(72)은 도 5에 도시된 것과 같이 낸드형 플래시 메모리 셀 어레이에 배치된 제1 활성영역들(52) 또는 비트라인들(BL)일 수 있다. 반도체 기판 상에 소정의 간격으로 평행하게 배치된 라인형 패턴들(72)을 형성할 때, 상기 라인형 패턴들(72)에 대응하는 포토레지스트 패턴의 끝부분은 중앙에 비하여 근접성이 낮아진다. 그 결과, 근접효과에 의하여 포토레지스트 패턴의 끝부분의 폭이 좁아지는 문제가 발생할 수 있다. 본 발명의 특징은 포토레지스트 패턴의 끝부분에서 근접성이 낮아지는 것을보상하기 위하여 라인형 패턴(72)이 일측 끝부분의 폭이 확장된 오버행(70d)을 갖도록 디자인하는데 있다. 이 때, 일방향으로 배치된 이웃한 두개의 라인형 패턴들(72) 중 하나에 확장된 오버행(70d)을 디자인한다. 인접한 오버행들은 상기 라인형 패턴들(72) 사이의 간격과 같거나 다르게 형성할 수 있다. 그러나, 상기 오버행들은 상기 라인형 패턴들(72) 사이의 간격과 동일한 간격으로 배치하는 것이 바람직하다.

앞서 언급한 것과 같이, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 본 명세서에는 낸드형 비휘발성 메모리에 적용한 실시예를 소개하고 있으나, 본 발명은 평행하게 배치된 라인형 패턴을 갖는 모든 반도체 소자와 그 레이아웃 방법에 적용될 수 있다.

상술한 것과 같이 본 발명에 따르면, 라인형 패턴의 끝단에 폭이 확장된 오버행을 디자인함으로써, 양측에 인접한 패턴들과의 간격이 서로 다른 포토레지스트 패턴이 현상액의 압력에 의하여 쓰러지거나 밀리는 것을 방지할 수 있다. 또한, 라인형 패턴의 끝부분에 폭이 확장된 오버행을 형성함으로써, 근접효과로 인하여 라인형 패턴의 끝부분이 얇아지는 것을 방지하여 포토레지스트 패턴의 들뜸현상을 막을 수 있다.

Claims

다수의 패턴영역들 정의하는 단계;및

각 패턴 영역 내에 다수의 라인 패턴들 제1 간격으로 평행하게 배치하는 단계를 포함하되, 각 패턴 영역 에지(edge)의 라인 패턴은 이웃한 패턴 영역 에지의 라인 패턴과 제2 간격을 두고 평행하게 배치하고, 각 패턴 영역 에지의 라인 패턴은 그 끝부분의 폭이 확장된 오버행(overhang)을 갖도록 디자인하는 것을 특징으로 하는 반도체 소자의 레이아웃 방법.
제1 항에 있어서,

상기 제2 간격은 상기 제1 간격보다 넓게 디자인하는 것을 특징으로 하는 반도체 소자의 레이아웃 방법.
제1 항에 있어서,

상기 오버행은 상기 라인 패턴의 장축에 수직한 일 방향으로 확장하는 것을 특징으로 하는 반도체 소자의 레이 아웃 방법.
제3 항에 있어서,

상기 오버행은 상기 패턴 영역의 바깥쪽을 향하여, 상기 라인 패턴의 장축에 수직으로 확장하는 것을 특징으로 하는 반도체 소자의 레이 아웃 방법.
제3 항에 있어서,

상기 오버행은 이웃한 패턴 영역 에지의 오버행과 제1 간격을 두고 배치하는 것을 특징으로 하는 반도체 소자의 레이 아웃 방법.
제1 항에 있어서,

상기 오버행은 상기 라인 패턴의 장축에 수직한 양 방향으로 확장하는 것을 특징으로 하는 반도체 소자의 레이 아웃 방법.
제6 항에 있어서,

상기 오버행은 이웃한 패턴 영역의 다른 오버행과 제1 간격만큼 이격시키는 것을 특징으로 하는 반도체 소자의 레이 아웃 방법.
제1 항에 있어서,

상기 각 패턴 영역에서 이웃한 두개의 라인 패턴들 중 하나는 그 끝부분의 폭이 확장된 오버행(overhang)을 갖도록 디자인하는 것을 특징으로 하는 반도체 소자의 레이 아웃 방법.
제8 항에 있어서,

상기 라인 패턴의 오버행들은 이웃한 다른 오버행과 제1 간격을 두고 배치하는 것을 특징으로 하는 반도체 소자의 레이 아웃 방법.
반도체 기판에 정의된 패턴영역들;

각 패턴 영역에 제1 간격으로 평행하게 배치된 다수의 라인형 패턴들을 포함하되, 상기 각 라인형 패턴들 중 적어도 하나는 그 끝부분의 폭이 확장된 오버행을 갖는 것을 특징으로 하는 반도체 소자.
반도체 기판에 정의된 복수개의 셀 블록들;

각 셀 블록들 내에 제1 간격으로 평행하게 배치된 다수의 게이트 라인들을 포함하되, 각 셀 블록 에지(edge)의 게이트 라인들은 이웃한 셀 블록 에지의 게이트 라인과 제2 간격을 두고 평행하게 배치되고, 각 셀 블록 에지의 게이트 라인들은 그 끝부분의 폭이 확장된 오버행(overhang)을 갖는 것을 특징으로 하는 반도체 소자.
제11 항에 있어서,

상기 제2 간격은 상기 제1 간격보다 넓은 것을 특징으로 하는 반도체 소자.
제11 항에 있어서,

상기 오버행은 상기 게이트 라인의 장축에 수직한 일 방향으로 확장된 것을 특징으로 하는 반도체 소자.
제13 항에 있어서,

상기 오버행은 상기 셀 블록의 바깥쪽을 향하여, 상기 게이트 라인의 장축에 수직으로 확장된 것을 특징으로 하는 반도체 소자.
제13 항에 있어서,

상기 오버행은 이웃한 셀 블록 에지의 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.
제11 항에 있어서,

상기 오버행은 상기 게이트 라인의 장축에 수직한 양 방향으로 확장된 것을 특징으로 하는 반도체 소자.
제16 항에 있어서,

상기 오버행은 이웃한 셀 블록 에지의 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.
제11 항에 있어서,

각 셀 블록에서 이웃한 두개의 게이트 라인들 중 하나는 그 끝단이 확장된 오버행(overhang)을 갖는 것을 특징으로 하는 반도체 소자.
제18 항에 있어서,

상기 게이트 라인들의 오버행은 이웃한 다른 게이트 라인의 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.
반도체 기판 상에 제1 간격을 두고 평행하게 배치된 복수개의 비트라인들을 포함하되, 이웃한 두개의 비트 라인들 중 하나는 그 끝부분의 폭이 확장된 오버행(overhang)을 갖는 것을 특징으로 하는 반도체 소자.
제20 항에 있어서,

상기 오버행은 상기 비트 라인의 장축에 수직한 방향으로 확장된 것을 특징으로 하는 반도체 소자.
제20 항에 있어서,

상기 비트 라인들의 오버행은 이웃한 다른 비트라인의 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.
반도체 기판 상에 제1 간격을 두고 평행하게 배치된 복수개의 활성영역을 포함하되, 이웃한 한쌍의 활성영역들 중 하나는 그 끝부분의 폭이 확장된 오버행(overhang)을 갖는 것을 특징으로 하는 반도체 소자.
제23 항에 있어서,

상기 오버행은 상기 활성영역의 장축에 수직한 방향으로 확장된 것을 특징으로 하는 반도체 소자.
제23 항에 있어서,

상기 활성영역들의 오버행은 이웃한 다른 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.
반도체 기판 상에 정의된 다수의 셀 블록들;

상기 셀 블록들을 가로지르는 복수개의 평행한 제1 활성영역들;

각 셀 블록의 양측 에지에 각각 배치되어 서로 평행하게 상기 제1 활성영역들의 상부를 가로지르고, 소정의 선폭을 갖는 한쌍의 선택 라인들;

상기 선택 라인들 사이에 서로 평행하게 배치되어 상기 제1 활성영역들의 상부를 가로지르는 다수의 워드라인들;

각 셀 블록의 선택 라인들 중 하나와, 인접한 다른 셀 블록의 선택라인 사이에 배치되고, 상기 제1 활성영역들 수직으로 가로지르는 제2 활성영역;및

상기 제1 활성영역들의 각각에 대응하여 접속되고, 상기 워드라인들 및 상기 선택 라인들의 상부를 가로지르는 복수개의 비트라인들을 포함하되, 각 셀 블록에서 워드라인들 및 선택라인들은 제1 간격으로 배치되고, 인접한 선택라인들은 제2간격으로 배치되고, 상기 각 선택 라인은 그 끝부분의 폭이 확장된 오버행(overhang)을 갖는 것을 특징으로 하는 반도체 소자.
제26 항에 있어서,

상기 제2 간격은 상기 제1 간격보다 넓은 것을 특징으로 하는 반도체 소자.
제26 항에 있어서,

상기 선택 라인의 오버행은 상기 선택 라인의 장축에 수직한 일 방향으로 확장된 것을 특징으로 하는 반도체 소자.
제28 항에 있어서,

상기 선택 라인의 오버행은 상기 셀 블록의 바깥쪽을 향하여, 상기 선택 라인의 장축에 수직으로 확장된 것을 특징으로 하는 반도체 소자.
제28 항에 있어서,

상기 선택 라인의 오버행은 이웃한 셀 블록의 다른 선택 라인의 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.
제26 항에 있어서,

상기 선택 라인의 오버행은 상기 선택 라인의 장축에 수직한 양 방향으로 확장된 것을 특징으로 하는 반도체 소자.
제26 항에 있어서,

상기 선택 라인의 오버행은 이웃한 셀 블록 에지의 다른 선택 라인의 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.
제26 항에 있어서,

상기 각 선택 라인의 한쪽 끝은 주변회로와 접속되고, 다른 끝은 전기적으로 플로팅되되, 상기 오버행은 상기 전기적으로 플로팅된 끝에 형성된 것을 특징으로 하는 반도체 소자.
제26 항에 있어서,

각 셀 블록에서 이웃한 두개의 게이트 라인들 중 하나는 그 끝부분의 폭이 확장된 오버행(overhang)을 갖는 것을 특징으로 하는 반도체 소자.
제34 항에 있어서,

상기 게이트 라인들의 오버행은 이웃한 게이트 라인의 오버행 또는 이웃한 선택 라인의 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.
제34 항에 있어서,

상기 각 게이트 라인의 한쪽 끝은 주변회로와 접속되고, 다른 끝은 전기적으로 플로팅되되, 상기 오버행은 상기 전기적으로 플로팅된 끝에 형성된 것을 특징으로 하는 반도체 소자.
제26 항에 있어서,

이웃한 두개의 비트 라인들 중 하나는 그 끝부분의 폭이 확장된 오버행(overhang)을 갖는 것을 특징으로 하는 반도체 소자.
제37 항에 있어서,

상기 비트라인의 오버행은 상기 비트 라인의 장축에 수직한 방향으로 확장된 것을 특징으로 하는 반도체 소자.
제37 항에 있어서,

상기 비트 라인들의 오버행은 이웃한 다른 비트라인의 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.
제26 항에 있어서,

이웃한 두개의 활성영역들 중 하나는 그 끝부분의 폭이 확장된 오버행(overhang)을 갖는 것을 특징으로 하는 반도체 소자.
제40 항에 있어서,

상기 활성영역의 오버행은 상기 활성영역의 장축에 수직한 방향으로 확장된 것을 특징으로 하는 반도체 소자.
제40 항에 있어서,

상기 활성영역들의 오버행은 이웃한 다른 활성영역의 오버행과 제1 간격을 두고 배치된 것을 특징으로 하는 반도체 소자.