JPH09191018A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 FET内の各ゲートフィンガーの飽和ドレイン
電流値が均一であり、また、総ゲート幅の異なるFETを同
一ウエハ内に同時に形成した場合でも同一ゲート幅当た
りの飽和ドレイン電流値が均一な高周波特性の優れた半
導体装置の製造方法を得る。 【解決手段】 半絶縁性GaAs基板５上にn-GaAs層（６）
を形成する工程と、n-GaAs層（６）上にドレイン電極
（２）およびソース電極（３）を形成する工程と、n-Ga
As層（６）にマスクを介してリセス（７Ａ）およびダミ
ーリセスパターン（8a,8b）を形成する工程と、少なく
ともリセス（７Ａ）内にゲート電極（１）を形成する工
程とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、リセス型ゲートFETにお
いて、FET動作部分の両側にダミーゲートパターンを設
けることで、または、ウエハ全面に均一にゲートパター
ンを形成し、必要な部分のみFETとして利用すること
で、FET内の各ゲートフィンガーの飽和ドレイン電流値
を均一にすることができる半導体装置およびその製造方
法に関するものである。

【０００２】

【従来の技術】図１４は、従来の半導体装置として例え
ば複数のゲートフィンガーを有するリセス型ゲートFET
を示す平面図である。図において、１は制御電極として
のゲート電極、２は第１の主電極としてのドレイン電
極、３は第２の主電極としてのソース電極である。ゲー
ト電極１はドレイン電極２およびソース電極３と交差指
状に対向して設けられている。

【０００３】図１５は、図１４に示す従来のリセス型ゲ
ートFETの製造工程を示す断面図である。以下、図１５
を参照してその製造方法を説明する。まず、図１５(a)
に示すように、半絶縁性GaAs基板５上にイオン注入法も
しくはエピタキシャル結晶成長法により、n-GaAs層（活
性層）６を形成した後、図１５（ｂ）に示すように、フ
ォトレジスト（図示せず）にてパターニングを行い、蒸
着／リフトオフ法にてAuGe系金属より成るドレイン電極
２、ソース電極３を形成する。

【０００４】次いで、図１５(c)に示すように、フォト
レジスト９にてパターニングを行い、これをマスクにウ
ェットエッチングによりn-GaAs層６を掘り込み、第１の
リセスパターンとしてのリセス７を形成する。その後、
図１５(d)に示すように、リセス７内のn-GaAs層６上に
蒸着／リフトオフ法にてAl系金属より成るゲート電極１
を形成する。この結果、図１４に示すようなリセス型ゲ
ートFETを得ることができる。

【０００５】図１６は、上述のようにして形成された従
来のリセス型ゲートFETの各ゲートフィンガー毎の飽和
ドレイン電流値をその配列に対応して示す図である。FE
T内の各ゲートフィンガーでのリセス形成時のエッチン
グレートの違いのため、形成されたリセスの深さがゲー
トフィンガー毎に異なる。即ち、エッチングレートは、
ゲートフィンガーが密になるほど低下する傾向にあるた
め、ゲートフィンガーが密(図１６では端部を除く中央
部分)でエッチングレートが遅いと、形成されるリセス
７の深さが浅くなり、活性層であるn-GaAs層６の厚みが
厚くなって、各ゲートフィンガー毎の飽和ドレイン電流
値が増加するが、逆に、ゲートフィンガーが疎（図１６
では端部）でエッチングレートが速いと、形成されるリ
セス７の深さが深くなり、活性層であるn-GaAs層６の厚
みが薄くなって、各ゲートフィンガー毎の飽和ドレイン
電流値が減少する。従って、製造されるFETは、図１６に
示すように、その飽和ドレイン電流値がFET両端近傍aで
はFET中央部bに比べ低く形成される。この飽和ドレイン
電流値の不均一性は、FETの高周波動作時の不均一動作
を招き、性能向上の妨げとなる。

【０００６】また、図１７は、同一ウエハ内に形成した
総ゲート幅の異なるFETの各ゲートフィンガー毎の飽和
ドレイン電流値をその配列に対応して示す図である。こ
こでは、図１７（ａ）に示すFETの総ゲート幅に対し
て、図１７（ｂ）に示すFETの総ゲート幅が大きい場合
を示している。この場合も、上記と同様の理由で、図１
７（ａ）に示すFETのようにゲートフィンガーが密であ
る領域が少なくなるほど、即ち、総ゲート幅が小さくな
るほど、図１７（ｂ）に示すようなゲートフィンガーが
密である領域が多いFETに比べて、同一ゲート幅当たり
の飽和ドレイン電流値は小さくなる。

【０００７】

【発明が解決しようとする課題】上述のように、従来の
複数のゲートフィンガーを有するリセス型ゲートFETの
場合は、各ゲートフィンガー毎の飽和ドレイン電流値が
一定でなくFET内で不均一であったり、また、総ゲート
幅の異なるFETを同一ウエハ内に同時に形成した際、同
一ゲート幅当たりの飽和ドレイン電流値が総ゲート幅に
よって異なる等、飽和ドレイン電流値の均一なFETを製
造することが困難である等の問題点があった。

【０００８】この発明は、このような従来の問題点を解
消するためになされたもので、FET内の各ゲートフィン
ガーの飽和ドレイン電流値が均一であり、また、総ゲート
幅の異なるFETを同一ウエハ内に同時に形成した場合で
も同一ゲート幅当たりの飽和ドレイン電流値が均一な高
周波特性の優れた半導体装置およびその製造方法を提供
することを目的とする。

【０００９】

【課題を解決するための手段】請求項１の発明に係る半
導体装置は、半導体基板上に設けられた活性層と、この
活性層上に形成された第１および第２の主電極と、活性
層に均一な深さを持って形成されたレセスパターン内に
第１および第２の主電極と交差指状に対向して設けられ
た制御電極とを備えたものである。

【００１０】また、請求項２の発明に係る半導体装置
は、請求項１の発明において、第１の電極、第２の主電
極および制御電極を含む半導体素子を複数個備え、この
複数個の半導体素子の制御電極の幅がそれそれ異なるも
のである。

【００１１】また、請求項３の発明に係る半導体装置
は、請求項２の発明において、 複数個の半導体素子の
一方を本来の動作に用い、他方を予備として用いるもの
である。

【００１２】また、請求項４の発明に係る半導体装置
は、請求項３の発明において、 動作用の半導体素子と
予備用の半導体素子を接続して高出力用としたものであ
る。

【００１３】請求項５の発明に係る半導体装置の製造方
法は、半導体基板上に活性層を形成する工程と、活性層
上に第１および第２の主電極を形成する工程と、活性層
にマスクを介して第１および第２のリセスパターンを形
成する工程と、少なくとも第１のリセスパターン内に制
御電極を形成する工程とを含むものである。

【００１４】また、請求項６の発明に係る半導体装置の
製造方法は、請求項５の発明において、第１および第２
の主電極と制御電極の部分をマスクして少なくとも第２
のリセスパターンが形成されている活性層の部分を除去
する工程を含むものである。

【００１５】また、請求項７の発明に係る半導体装置の
製造方法は、半導体基板上に活性層を形成する工程と、
活性層上に第１の絶縁膜を設け、この第１の絶縁膜をマ
スクとして活性層に第１および第２のリセスパターンを
形成する工程と、第１の絶縁膜を含むウエハ全面に第２
の絶縁膜を設け、この第２の絶縁膜をエッチングして第
１のリセスパターン内にサイドウォールを形成する工程
と、サイドウォールを含むウエハ全面に金属膜を設け、
この金属膜を加工して所定形状の制御電極を形成する工
程と、第１の絶縁膜およびサイドウォールを除去し、活
性層上に第１および第２の電極を形成する工程とを含む
ものである。

【００１６】また、請求項８の発明に係る半導体装置の
製造方法は、請求項７の発明において、第１および第２
の主電極と制御電極の部分をマスクして第２のリセスパ
ターンが形成されている活性層の部分を除去する工程を
含むものである。

【００１７】また、請求項９の発明に係る半導体装置の
製造方法は、請求項５の発明において、活性層上の第１
および第２の主電極と上記第１のリセスパターン内の制
御電極および少なくとも第２のリセスパターンとをウエ
ハ全面に連続して形成し、第２のリセスパターンが形成
されている活性層の部分を除去して複数の半導体素子を
形成するものである。

【００１８】また、請求項１０の発明に係る半導体装置
の製造方法は、請求項７の発明において、第１のリセス
パターン内の所定形状の制御電極と上記活性層上の第１
および第２の電極とをウエハ全面に連続して形成し、第
２のリセスパターンが形成されている活性層の部分を除
去して複数の半導体素子を形成するものである。

【００１９】また、請求項１１の発明に係る半導体装置
の製造方法は、請求項９または１０の発明において、複
数の半導体素子を構成する制御電極の一部をリセス電流
調整時の電流値モニタ用ＴＥＧとして用いるものであ
る。

【００２０】

【発明の実施の形態】以下、この発明の一実施の形態
を、図を参照して説明する。 実施の形態１．本実施の形態では、この発明を複数のゲ
ートフィンガーを有する半導体素子としてのリセス型Al
系金属ゲートFETに適用した場合について説明する。図
１は、本実施の形態における複数のゲートフィンガーを
有するリセス型Al系金属ゲートFETを示す平面図であ
る。図１において、図１４と対応する部分には同一符号
を付し、その詳細説明は省略する。図において、４a、
４bはダミーゲート電極、７Ａはリセス、 ８a、８bはF
ET動作領域（活性層領域）の両側に配置され、リセス形
成時の飽和ドレイン電流値のばらつきを実質的に吸収す
るための第２のリセスパターンとしてのダミーリセスパ
ターンである。後述されるように、これらダミーリセス
パターン８a、８bにそれぞれダミーゲート電極４a、４b
が形成される。

【００２１】図２は、図１のリセス型Al系金属ゲートFE
Tの製造工程を示す断面図である。以下、図２を参照し
てその製造方法を説明する。まず、図２(a)に示すよう
に、半絶縁性GaAs基板５上にイオン注入法もしくはエピ
タキシャル結晶成長法により、n-GaAs層（活性層）６を
形成した後、図２（ｂ）に示すように、フォトレジスト
（図示せず）にてパターニングを行い、蒸着／リフトオ
フ法にてAuGe系金属より成るドレイン電極２、ソース電
極３を形成する。

【００２２】次いで、図２(c)に示すように、フォトレ
ジスト９にてパターニングを行い、これをマスクにウェ
ットエッチングによりn-GaAs層６を掘り込み、リセス７
Ａおよび第２のリセスパターンとしてのダミーリセスパ
ターン８a,８bを形成する。その後、図２(d)に示すよう
に、リセス７Ａおよびダミーリセスパターン８a,８b内
のn-GaAs層６上にそれぞれ蒸着／リフトオフ法にてAl系
金属より成るゲート電極１およびダミーゲート電極４を
形成する。この結果、図１に示すようなリセス型Al系金
属ゲートFETを得ることができる。

【００２３】図３は、上述のようにして形成された本実
施の形態におけるリセス型Al系金属ゲートFETの各ゲー
トフィンガー毎の飽和ドレイン電流値をその配列に対応
して示す図である。図１に示すようなFET動作領域（活
性層領域）の両側にダミーゲート電極４a、４bが形成さ
れるダミーリセスパターンを設けることにより、図３に
示すように本来のゲート電極１が形成されるリセスパタ
ーンｃ両端付近でのリセス形成時の飽和ドレイン電流値
のばらつきをこのダミーリセスパターンにて実質的に吸
収し、電流値の均一な領域（図中斜線部）のみをFET動
作部分として用いることが可能である。

【００２４】つまり、ここでリセス形成時の飽和ドレイ
ン電流値を均一にできるのは、FET動作領域（活性層領
域）の両側にダミーゲート電極４a、４bが形成されるダ
ミーリセスパターンを設けることにより、特にFET動作
領域の端部におけるゲートフィンガーの配列されるリセ
スパターンの密度がその中央部分と同じになり、少なく
ともFET動作領域のゲートフィンガーに対するエッチン
グレートが均一になり、形成されるリセス７Ａの深さが
均一になり、活性層であるn-GaAs層６の厚みが均一にな
って、FET動作領域における各ゲートフィンガー毎の飽
和ドレイン電流値が均一になるからである。

【００２５】このようにして、本実施の形態では、FET
動作領域（活性層領域）の両側にダミーリセスパターン
を設けることにより、FET内の各ゲートフィンガーの飽
和ドレイン電流値が均一であるリセス型Al系金属ゲート
FETを得ることができる。

【００２６】実施の形態２．本実施の形態では、この発
明を複数のゲートフィンガーを有する半導体素子として
のリセス型WSi/Au T型ゲートFETに適用した場合につい
て説明する。図４は、本実施の形態における複数のゲー
トフィンガーを有するリセス型WSi/Au T型ゲートFETを
示す平面図である。図４において、図１と対応する部分
には同一符号を付し、その詳細説明は省略する。図にお
いて、１０は所定形状の制御電極としてのＴ型ゲート電
極である。

【００２７】図５は、図４のリセス型WSi/Au T型ゲート
FETの製造工程を示す断面図である。以下、図４を参照
してその製造方法を説明する。まず、図５(a)に示すよ
うに、半絶縁性GaAs基板５上にイオン注入法もしくはエ
ピタキシャル結晶成長法により、n-GaAs層６を形成した
後、ウエハ全面にSiO膜１１を堆積する。次いで、図５
(b)に示すように、フォトレジスト１２にてパターニン
グを行い、これをマスクに反応性イオンエッチングにて
第１の絶縁膜としてのSiO膜１１を開口し、SiO膜１１を
マスクにn-GaAs層６をエッチングしリセス７Ａおよびダ
ミーリセスパターン８a,８bを形成する。

【００２８】次いで、図５(ｃ)に示すように、更にウエ
ハ全面に第２の絶縁膜としてのSiO膜１３を堆積し、反
応性イオンエッチングにてSiO膜１３の異方性エッチン
グを行い、図５(d)に示すように、リセス７Ａ内のn-GaA
s層６上にSiOサイドウォール１４を形成する。その後、
図５(e)に示すように、金属膜としてのWSi膜１５、Au膜
１６をスパッタ法によりウエハ全面に堆積した後、フォ
トレジスト１７にて図４におけるゲート電極１０のみを
残すようにパターニングを行い、イオンミリングおよび
ドライエッチングにより図５(f)に示すようにT型に加工
した後、SiO膜１１およびSiOサイドウォール１４を弗酸
系溶液にて除去する。

【００２９】なお、金属膜としてWSi膜１５、Au膜１６
の両方を用いているのは、下方のWSi膜１５に対して上
方より抵抗値の低いAu膜１６を被膜することによりこれ
らの金属で形成されるゲート電極の電流の流れをよくす
るためであり、十分に低い抵抗値のものであれば、必ず
しも複数にする必要はない。最後に、図５(g)に示すよ
うに、蒸着／リフトオフ法にてAuGe系より成るドレイン
電極２およびソース電極３を形成する。この結果、図４
に示すようなリセス型WSi/Au T型ゲートFETを得ること
ができる。

【００３０】このようにして、本実施の形態では、FET
動作領域（活性層領域）の両側にダミーリセスパターン
を設けることにより、ゲートパターン両端付近でのリセ
ス形成時の電流値のばらつきをダミーリセスパターンに
て実質的に吸収し、電流値の均一な領域のみをFET動作
領域として用いることができ、FET内の各ゲートフィン
ガーの飽和ドレイン電流値が均一であるリセス型WSi/Au
T型ゲートFETを得ることができる。また、本実施の形
態では、ダミーリセスパターン部は、絶縁膜およびサイ
ドウォールをエッチングで除去することで、リセス段差
のみは残るが、その他の不要なゲートパターンを取り除
くことができる。

【００３１】実施の形態３．本実施の形態では、この発
明を複数のゲートフィンガーを有するリセス型Al系金属
ゲートFETに適用した場合について説明する。図６は、
本実施の形態における複数のゲートフィンガーを有する
リセス型Al系金属ゲートFETを示す平面図である。図６
において、図１と対応する部分には同一符号を付し、そ
の詳細説明は省略する。図において、１８a,１８bは後
述されるようにダミーリセスパターン部をエッチングす
ることで形成されたフラットな面を有する化合物半導体
領域である。

【００３２】図７は、図６のリセス型Al系金属ゲートFE
Tの製造工程を示す断面図である。以下、図６を参照し
てその製造方法を説明する。まず、実施の形態１と同様
の製造方法にて、図７(a)に示すように、FET動作領域内
のリセス７Ａ、ゲート電極１、ドレイン電極２、ソース
電極３、およびFET動作領域外のダミーリセスパターン
８a,８b、ダミーゲート電極４a,４bの形成までを行う。

【００３３】その後、図７(b)に示すように、FET動作領
域をフォトレジスト１９にてマスクし、図７(c)に示す
ように、ダミーゲート電極４a,４bをドライエッチング
または、ウェットエッチングにて除去し、次いで、図７
(d)に示すように、ダミーリセスパターン８a,８bの領域
の化合物半導体基板に対してその表面よりドライエッチ
ングまたは、ウェットエッチングを行ってフラットな面
を有する化合物半導体領域１８a,１８bを形成し、活性
層領域下即ちn-GaAs層６の下に設けたエッチングストッ
パ層もしくはバッファ層（図示せず）によりエッチング
を停止させることにより、図７(e)に示すように、図６
のFET相当のリセス型Al系金属ゲートFETを得ることがで
きる。

【００３４】このようにして、本実施の形態では、FET
動作領域（活性層領域）の両側にダミーリセスパターン
を設けることにより、ゲート電極用リセスパターン両端
付近でのリセス形成時の電流値のばらつきをダミーリセ
スパターンにて実質的に吸収し、電流値の均一な領域の
みをFET動作領域として用いることができ、実施の形態
１と同様に、FET内の各ゲートフィンガーの飽和ドレイ
ン電流値が均一であるリセス型Al系金属ゲートFETを得
ることができる。また、FET動作領域外の不要なダミー
ゲート電極およびダミーリセスパターンを除去すること
で基板表面に段差のないフラットな面を有し、配線、MI
Mキャパシタ、抵抗等の回路部の形成に有利な構造を有
するリセス型Al系金属ゲートFETを得ることができる。

【００３５】実施の形態４．本実施の形態では、この発
明を複数のゲートフィンガーを有するリセス型WSi/Au T
型ゲートFETに適用した場合について説明する。図８
は、本実施の形態における複数のゲートフィンガーを有
するリセス型WSi/Au T型ゲートFETを示す平面図であ
る。図８において、図４および６と対応する部分には同
一符号を付し、その詳細説明は省略する。本実施の形態
でも、ダミーリセスパターン部をエッチングすることで
フラットな面を有する化合物半導体領域１８a,１８bを
形成する。

【００３６】図９は、図８のリセス型WSi/Au T型ゲート
FETの製造工程を示す断面図である。以下、図９を参照
してその製造方法を説明する。まず、実施の形態２と同
様の製造方法にて、図９(a)に示すように、FET動作領域
内のリセス７Ａ、Ｔ型ゲート電極１０、ドレイン電極
２、ソース電極３、およびFET動作領域外のダミーリセ
スパターン８a,８bの形成までを行う。その後、図９(b)
に示すように、FET動作領域をフォトレジスト１９にて
マスクし、図９(c)に示すように、ダミーリセスパター
ン８a,８bの領域の化合物半導体基板に対してその表面
よりドライエッチングまたは、ウェットエッチングを行
ってフラットな面を有する化合物半導体領域１８a,１８
bを形成し、活性層領域下即ちn-GaAs層６の下に設けた
エッチングストッパ層もしくはバッファ層（図示せず）
によりエッチングを停止させることにより、図９(ｄ)に
示すように図８のFET相当のリセス型WSi/Au T型ゲートF
ETを得ることができる。

【００３７】このようにして、本実施の形態では、FET
動作領域（活性層領域）の両側にダミーリセスパターン
を設けることにより、ゲート電極用リセスパターン両端
付近でのリセス形成時の電流値のばらつきをダミーリセ
スパターンにて実質的に吸収し、電流値の均一な領域の
みをFET動作領域として用いることができ、実施の形態
２と同様に、FET内の各ゲートフィンガーの飽和ドレイ
ン電流値が均一であるリセス型WSi/Au T型ゲートFETを
得ることができる。また、FET動作時に不要なダミーリ
セスパターンを除去することで基板表面に段差のないフ
ラットな面を有し、配線、MIMキャパシタ、抵抗等の回
路部の形成に有利な構造を有するリセス型WSi/Au T型ゲ
ートFETを得ることができる。

【００３８】実施の形態５．図１０は、本実施の形態に
おける複数のゲートフィンガーを有するリセス型ゲート
FETの形成された半導体基板を示す平面図である。図１
０において、図１と対応する部分には同一符号を付し、
その詳細説明は省略する。図１１は、図１０のリセス型
ゲートFETの製造工程を示す平面図である。以下、図１
１を参照してその製造方法を説明する。図１１(a)に示
すように、図面上ゲートフィンガー方向と垂直な方向に
ゲートフィンガーパターンをウエハ全面に連続して配置
し、ゲート電極１、ダミーゲート電極４を形成する。次
に、図１１(b)に示すように、FET部以外の不要なゲート
電極４を実施の形態３または実施の形態４で説明した製
造方法を用いて除去して必要なFETを形成し、図１０に
示すようなリセス型ゲートFETを得ることができる。な
お、この場合、FETのゲートの形式は、Al系金属ゲート
またはWSi/Au T型ゲートのいずれでもよい。

【００３９】このようにして、本実施の形態では、各ゲ
ートフィンガーの飽和ドレイン電流値が均一であるリセ
ス型ゲートFETを得ることができる。また、上記のよう
な手法を用いれば、同一基板上に総ゲート幅の異なる種
々のFETを形成した際、同一ゲート幅当たりの飽和ドレ
イン電流値が均一である種々のFETを得ることができ
る。

【００４０】実施の形態６．図１２は、本実施の形態に
おける複数のゲートフィンガーを有するリセス型ゲート
FETの形成された半導体基板を示す平面図である。図１
２において、図１と対応する部分には同一符号を付し、
その詳細説明は省略する。本実施の形態では、上記実施
の形態５のリセス型ゲートFETにおいて、ウエハ全面に
配置したゲートフィンガーの内の任意の一部をリセス電
流調整用の電流値モニター用TEG２０として用いる。

【００４１】このようにして、本実施の形態では、上記
実施の形態５の効果に加えて、リセス形成時その調整電
流を監視できるので、深さのより均一なリセスパターン
を形成でき、飽和ドレイン電流値の均一性を向上でき
る。

【００４２】実施の形態７．図１３は、本実施の形態に
おける複数のゲートフィンガーを有するリセス型ゲート
FETを示す平面図である。図１３において、図１と対応
する部分には同一符号を付し、その詳細説明は省略す
る。図において、２１はユニットFETが配置される領
域、２２は予備のユニットFETが配置される領域であ
る。本実施の形態では、必要なセル数以上の予備のユニ
ットゲートセルを有するFETを形成し、FET内の一部のユ
ニットゲートセルが不良であったり、もしくは破壊した
ときに、予備のユニットゲートセルに接続し直すことに
よって、所望の性能を得るようにするものである。因
に、図１３では、領域２１には３個のユニットゲートセ
ルが存在し、領域２２には１個の予備のユニットゲート
セルが存在する場合を示している。なお、この場合も、
FETのゲートの形式はAl系金属ゲートまたはWSi/Au T型
ゲートのいずれでもよい。

【００４３】このようにして、本実施の形態でも、上記
実施の形態と同様に、飽和ドレイン電流値の均一化を図
ることができると共に、さらに、本実施の形態では、上
述のようなリセス型ゲートFETをモジュールに用いるこ
とにより、チップの歩留りの向上、および組み立て時の
歩留りの向上が可能になる。

【００４４】実施の形態８．本実施の形態では、上記実
施の形態７と同様なFET、すなわち出力に必要なユニッ
トFET（領域２１）および予備のユニットFET（領域２
２）を有する高出力用半導体装置を構成するものであ
る。斯かる半導体装置において、領域２１のユニットFE
Tを用いてモジュール等を形成した際、その出力が設計
値を満たさない場合、予備のユニットFET（領域２２）
を加えて配線するようにする。

【００４５】このようにして、本実施の形態でも、上記
実施の形態と同様に、飽和ドレイン電流値の均一化を図
ることができると共に、さらに、本実施の形態では、そ
の出力に応じて予備のユニットFETを本来のユニットFET
に加えて配線することにより、チップの歩留りの向上、
および組み立て時の歩留りの向上が可能になると共に、
所要の高出力用半導体装置を容易に構成することがで
き、その需要に即座に対応できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１を示す平面図であ
る。

【図２】 この発明の実施の形態１による半導体装置の
製造工程を示す断面図である。

【図３】 この発明の実施の形態１による半導体装置の
各ゲートフィンガー毎の飽和ドレイン電流値をその配列
に対応して示す図である

【図４】 この発明の実施の形態２を示す平面図であ
る。

【図５】 この発明の実施の形態２による半導体装置の
製造工程を示す断面図である。

【図６】 この発明の実施の形態３を示す平面図であ
る。

【図７】 この発明の実施の形態３による半導体装置の
製造工程を示す断面図である。

【図８】 この発明の実施の形態４を示す平面図であ
る。

【図９】 この発明の実施の形態４による半導体装置の
製造工程を示す断面図である。

【図１０】 この発明の実施の形態５を示す平面図であ
る。

【図１１】 この発明の実施の形態５による半導体装置
の製造工程を示す平面図である。

【図１２】 この発明の実施の形態６を示す平面図であ
る。

【図１３】 この発明の実施の形態７および８による半
導体装置を示す平面図である。

【図１４】 従来の半導体装置を示す平面図である。

【図１５】 従来の半導体装置の製造工程を示す断面図
である。

【図１６】 従来の半導体装置の各ゲートフィンガー毎
の飽和ドレイン電流値をその配列に対応して示す図であ
る

【図１７】 従来の総ゲート幅の異なる半導体装置の各
ゲートフィンガー毎の飽和ドレイン電流値をその配列に
対応して示す図である

【符号の説明】

１ ゲート電極、２ ドレイン電極、３ ソース電極、
４ａ，４ｂ ダミーゲート電極、５ 半絶縁性GaAs基
板、６ n-GaAs層（活性層）、７Ａ リセス、８ａ，８
ｂ ダミーリセスパターン、１０ Ｔ型ゲート電極、１
１，１３ SiO膜、１４ SiOサイドウォール、１５ WS
i膜、１６ Au膜、１８ａ，１８ｂ 化合物半導体領
域、２０ 電流値モニタ用ＴＥＧ、２１ ユニットFET
用領域、２２予備のユニットFET用領域。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に設けられた活性層と、該
   活性層上に形成された第１および第２の主電極と、 上記活性層に均一な深さを持って形成されたレセスパタ
   ーン内に上記第１および第２の主電極と交差指状に対向
   して設けられた制御電極とを備えたことを特徴とする半
   導体装置。
2. 【請求項２】 上記第１の電極、上記第２の主電極およ
   び上記制御電極を含む半導体素子を複数個備え、該複数
   個の半導体素子の上記制御電極の幅がそれそれ異なるこ
   とを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 上記複数個の半導体素子の一方を本来の
   動作に用い、他方を予備として用いることを特徴とする
   請求項２記載の半導体装置。
4. 【請求項４】 上記動作用の半導体素子と予備用の半導
   体素子を接続して高出力用としたことを特徴とする請求
   項３記載の半導体装置。
5. 【請求項５】 半導体基板上に活性層を形成する工程
   と、 上記活性層上に第１および第２の主電極を形成する工程
   と、 上記活性層にマスクを介して第１および第２のリセスパ
   ターンを形成する工程と、 少なくとも上記第１のリセスパターン内に制御電極を形
   成する工程とを含むことを特徴とする半導体装置の製造
   方法。
6. 【請求項６】 上記第１の電極、上記第２の主電極およ
   び上記制御電極の部分をマスクして少なくとも上記第２
   のリセスパターンが形成されている活性層の部分を除去
   する工程を含むことを特徴とする請求項５記載の半導体
   装置の製造方法。
7. 【請求項７】 半導体基板上に活性層を形成する工程
   と、 上記活性層上に第１の絶縁膜を設け、該第１の絶縁膜を
   マスクとして上記活性層に第１および第２のリセスパタ
   ーンを形成する工程と、 上記第１の絶縁膜を含むウエハ全面に第２の絶縁膜を設
   け、該第２の絶縁膜をエッチングして上記第１のリセス
   パターン内にサイドウォールを形成する工程と、 上記サイドウォールを含むウエハ全面に金属膜を設け、
   該金属膜を加工して所定形状の制御電極を形成する工程
   と、 上記第１の絶縁膜および上記サイドウォールを除去し、
   上記活性層上に第１および第２の電極を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
8. 【請求項８】 上記第１の電極、上記第２の主電極およ
   び上記制御電極の部分をマスクして上記第２のリセスパ
   ターンが形成されている活性層の部分を除去する工程を
   含むことを特徴とする請求項７記載の半導体装置の製造
   方法。
9. 【請求項９】 上記活性層上の第１の電極および第２の
   主電極と上記第１のリセスパターン内の制御電極および
   少なくとも上記第２のリセスパターンとをウエハ全面に
   連続して形成し、上記第２のリセスパターンが形成され
   ている活性層の部分を除去して複数の半導体素子を形成
   するようにしたことを特徴とする請求項５記載の半導体
   装置の製造方法。
10. 【請求項１０】 上記第１のリセスパターン内の所定形
    状の制御電極と上記活性層上の第１の電極および第２の
    電極とをウエハ全面に連続して形成し、上記第２のリセ
    スパターンが形成されている活性層の部分を除去して複
    数の半導体素子を形成するようにしたことを特徴とする
    請求項７記載の半導体装置の製造方法。
11. 【請求項１１】 上記複数の半導体素子を構成する制御
    電極の一部をリセス電流調整時の電流値モニタ用ＴＥＧ
    として用いるようにしたことを特徴とする請求項９また
    は１０記載の半導体装置の製造方法。