JP2000200882A - 半導体装置のレイアウト方法及びその半導体装置 - Google Patents
半導体装置のレイアウト方法及びその半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 トランジスタのゲートの間隔をダミーゲート
を用いて同じ間隔で配置して工程偏差の変化を最小化
し、工程偏差の変化が最小化されるに従いトランジスタ
のしきい電圧の変化を減らすことにより、半導体装置の
信頼性を向上させることができる半導体装置のレイアウ
ト方法及びその半導体装置を提供する。 【解決手段】 半導体基板内に形成された少なくとも１
つの第１電極と第２電極を有する複数個のトランジスタ
のアクチブ領域を配置する段階と、前記複数個のトラン
ジスタのアクチブ領域のそれぞれの少なくとも１つの第
１電極と第２電極との間に位置し、前記半導体基板上に
所定の幅と長さを有する１つ以上の実質的に同一間隔に
分離された前記複数個のトランジスタのゲートを配置す
る段階と、前記複数個のトランジスタの間に、所定の幅
と長さを有し、前記半導体基板上に前記複数個のトラン
ジスタの分離されたゲートの間隔と実質的に同一間隔に
配置された複数個のダミーゲートを配置する段階とを有
する。
を用いて同じ間隔で配置して工程偏差の変化を最小化
し、工程偏差の変化が最小化されるに従いトランジスタ
のしきい電圧の変化を減らすことにより、半導体装置の
信頼性を向上させることができる半導体装置のレイアウ
ト方法及びその半導体装置を提供する。 【解決手段】 半導体基板内に形成された少なくとも１
つの第１電極と第２電極を有する複数個のトランジスタ
のアクチブ領域を配置する段階と、前記複数個のトラン
ジスタのアクチブ領域のそれぞれの少なくとも１つの第
１電極と第２電極との間に位置し、前記半導体基板上に
所定の幅と長さを有する１つ以上の実質的に同一間隔に
分離された前記複数個のトランジスタのゲートを配置す
る段階と、前記複数個のトランジスタの間に、所定の幅
と長さを有し、前記半導体基板上に前記複数個のトラン
ジスタの分離されたゲートの間隔と実質的に同一間隔に
配置された複数個のダミーゲートを配置する段階とを有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のレイ
アウト方法及びその半導体装置に係るもので、特にフォ
ト工程とエッチング工程で発生する工程偏差の変化を減
らし得る半導体装置のレイアウト方法及びその半導体装
置に関する。
アウト方法及びその半導体装置に係るもので、特にフォ
ト工程とエッチング工程で発生する工程偏差の変化を減
らし得る半導体装置のレイアウト方法及びその半導体装
置に関する。
【０００２】
【従来の技術】半導体装置が採用されたシステムの性能
向上のためには、半導体装置の高速化及び高集積化が要
求されている。このような半導体装置の高速化及び高集
積化に従い、そのレイアウト方法は回路設計及び工程技
術と共にその重要性が増しつつある。
向上のためには、半導体装置の高速化及び高集積化が要
求されている。このような半導体装置の高速化及び高集
積化に従い、そのレイアウト方法は回路設計及び工程技
術と共にその重要性が増しつつある。
【０００３】図１１は、一般の半導体メモリ装置のレイ
アウト例を示すブロック図であって、メモリセルアレイ
ブロック30-1,30-2,...,30-n、ブロック行デコーダー32
-1,32-2,...,32-n、ビットラインプリチャージ回路34、
ブロックセレクタ36、列選択ゲート38、センス増幅器/
ライトドライバ40、列デコーダー42、広域行デコーダー
44、列アドレス入力バッファ46、データ入出力バッファ
48、制御信号入力バッファ50、及び行アドレス入力バッ
ファ52からなっている。
アウト例を示すブロック図であって、メモリセルアレイ
ブロック30-1,30-2,...,30-n、ブロック行デコーダー32
-1,32-2,...,32-n、ビットラインプリチャージ回路34、
ブロックセレクタ36、列選択ゲート38、センス増幅器/
ライトドライバ40、列デコーダー42、広域行デコーダー
44、列アドレス入力バッファ46、データ入出力バッファ
48、制御信号入力バッファ50、及び行アドレス入力バッ
ファ52からなっている。
【０００４】即ち、半導体メモリ装置のレイアウトは、
大きく、メモリセルアレイ30と、メモリセルアレイ30へ
のデータ入出力を制御するための回路からなる周辺回路
とに分けられる。
大きく、メモリセルアレイ30と、メモリセルアレイ30へ
のデータ入出力を制御するための回路からなる周辺回路
とに分けられる。
【０００５】図１２は、一般のセンス増幅器の構成を示
す回路図であって、PMOSトランジスタP1,P2,P3、及びNM
OSトランジスタN1,N2,N3,N4からなっている。
す回路図であって、PMOSトランジスタP1,P2,P3、及びNM
OSトランジスタN1,N2,N3,N4からなっている。
【０００６】図１３乃至図１８は、従来のレイアウト方
法による図１２のセンス増幅器のレイアウトを示す。
法による図１２のセンス増幅器のレイアウトを示す。
【０００７】図１３は、センス増幅器を構成するトラン
ジスタのソース、ドレイン、及びゲートの配置を示す。
ジスタのソース、ドレイン、及びゲートの配置を示す。
【０００８】図１３において、PMOSトランジスタP1,P2,
P3のソースはP1S,P2S,P3Sで、ドレインはP1D,P2D,P3D
で、ゲートはP1G,P2G,P3Gでそれぞれ示し、NMOSトラン
ジスタN1,N2,N3のソースはN1S,N2S,N3Sで、ドレインはN
1D,N2D,N3Dで、ゲートはN1G,N2G,N3Gでそれぞれ示す。6
0,66はバイアスラインを示し、62,64は電源ラインをそ
れぞれ示す。そして、W1,W2はトランジスタの幅を示
し、Lはトランジスタの長さを示す。
P3のソースはP1S,P2S,P3Sで、ドレインはP1D,P2D,P3D
で、ゲートはP1G,P2G,P3Gでそれぞれ示し、NMOSトラン
ジスタN1,N2,N3のソースはN1S,N2S,N3Sで、ドレインはN
1D,N2D,N3Dで、ゲートはN1G,N2G,N3Gでそれぞれ示す。6
0,66はバイアスラインを示し、62,64は電源ラインをそ
れぞれ示す。そして、W1,W2はトランジスタの幅を示
し、Lはトランジスタの長さを示す。
【０００９】まず、PMOSトランジスタP1,P2,P3及びNMOS
トランジスタN3,N4のゲートは、１つの共通端子から２
つに分離されて配置されている。従って、これらのトラ
ンジスタのソースも２つに分離されて配置されている。
そして、NMOSトランジスタN1,N2のゲートの幅W1がPMOS
トランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲ
ートの幅W2よりも小さく、PMOSトランジスタP1,P2,P3,P
4及びNMOSトランジスタN1,N2,N3のゲートの長さLは全て
が同様である。
トランジスタN3,N4のゲートは、１つの共通端子から２
つに分離されて配置されている。従って、これらのトラ
ンジスタのソースも２つに分離されて配置されている。
そして、NMOSトランジスタN1,N2のゲートの幅W1がPMOS
トランジスタP1,P2,P3及びNMOSトランジスタN3,N4のゲ
ートの幅W2よりも小さく、PMOSトランジスタP1,P2,P3,P
4及びNMOSトランジスタN1,N2,N3のゲートの長さLは全て
が同様である。
【００１０】即ち、図１３に示したように、従来のレイ
アウト方法は、１つのトランジスタを構成する分離され
たゲート間の間隔aは全てが同様であるが、それぞれの
トランジスタのゲート間の間隔b,c,dが不規則的に配列
されているので、フォト工程での光の反射とエッチング
工程での不均一性の問題のために工程偏差の変化が増加
する。
アウト方法は、１つのトランジスタを構成する分離され
たゲート間の間隔aは全てが同様であるが、それぞれの
トランジスタのゲート間の間隔b,c,dが不規則的に配列
されているので、フォト工程での光の反射とエッチング
工程での不均一性の問題のために工程偏差の変化が増加
する。
【００１１】図１４は、図１３に示したレイアウトにコ
ンタクトを形成したものであり、PMOSトランジスタP1,P
2,P3及びNMOSトランジスタN1,N2,N3のソース、ドレイ
ン、ゲート共通端子、電源ライン、及びバイアスライン
にコンタクトを形成したものを示す。図１４で、四角で
表示した部分70がコンタクト形成部分になる。
ンタクトを形成したものであり、PMOSトランジスタP1,P
2,P3及びNMOSトランジスタN1,N2,N3のソース、ドレイ
ン、ゲート共通端子、電源ライン、及びバイアスライン
にコンタクトを形成したものを示す。図１４で、四角で
表示した部分70がコンタクト形成部分になる。
【００１２】図１５は、図１４に示したコンタクトにメ
タルを形成したものであり、コンタクトされた部分70と
電源ライン60,66に全体的にメタルMEIを形成したものを
示す。図１５において、斜線の引いた部分がメタルを形
成する部分になる。
タルを形成したものであり、コンタクトされた部分70と
電源ライン60,66に全体的にメタルMEIを形成したものを
示す。図１５において、斜線の引いた部分がメタルを形
成する部分になる。
【００１３】図１６は、図１５に形成されたメタルにコ
ンタクトを形成したものを示し、図１６で濃い色の四角
で表示した部分72がコンタクト形成部分になる。
ンタクトを形成したものを示し、図１６で濃い色の四角
で表示した部分72がコンタクト形成部分になる。
【００１４】図１７は、図１６にコンタクトメタルライ
ンを形成したものであり、斜線の引いた部分ME2がメタ
ル形成部分になる。即ち、図１２に示したセンス増幅器
のトランジスタのゲート、ドレイン、及びソースをメタ
ルで連結したものである。図１２で、メタルライン74は
制御信号CONの印加ラインを、メタルライン76は入力信
号Dの印加ラインを、メタルライン78は入力信号DBの印
加ラインを、メタルライン80はPMOSトランジスタP1及び
NMOSトランジスタN1,N2のゲート連結ラインをそれぞれ
示す。
ンを形成したものであり、斜線の引いた部分ME2がメタ
ル形成部分になる。即ち、図１２に示したセンス増幅器
のトランジスタのゲート、ドレイン、及びソースをメタ
ルで連結したものである。図１２で、メタルライン74は
制御信号CONの印加ラインを、メタルライン76は入力信
号Dの印加ラインを、メタルライン78は入力信号DBの印
加ラインを、メタルライン80はPMOSトランジスタP1及び
NMOSトランジスタN1,N2のゲート連結ラインをそれぞれ
示す。
【００１５】図１８は、図１７に示したメタルラインME
2に電源電圧と接地電圧を印加するためのメタルME3を示
すものであり、網点で表示した部分がメタルME3の形成
される部分になり、格子形に表示された部分82はビアコ
ンタクトを示すものであり、この部分とメタルME3が連
結されて電源電圧と接地電圧が印加される。
2に電源電圧と接地電圧を印加するためのメタルME3を示
すものであり、網点で表示した部分がメタルME3の形成
される部分になり、格子形に表示された部分82はビアコ
ンタクトを示すものであり、この部分とメタルME3が連
結されて電源電圧と接地電圧が印加される。
【００１６】図１３を見れば、従来の半導体メモリ装置
のレイアウト方法上の問題点は分かるが、ここに図１６
乃至図１８を示したのは、図１２に示したセンス増幅器
のレイアウトを概略的に示すためである。
のレイアウト方法上の問題点は分かるが、ここに図１６
乃至図１８を示したのは、図１２に示したセンス増幅器
のレイアウトを概略的に示すためである。
【００１７】
【発明が解決しようとする課題】ところが、従来の半導
体装置の工程技術中、フォト工程における光の反射とエ
ッチング工程における不均一性に起因して、トランジス
タのゲートの工程偏差の変化が誘発される。
体装置の工程技術中、フォト工程における光の反射とエ
ッチング工程における不均一性に起因して、トランジス
タのゲートの工程偏差の変化が誘発される。
【００１８】工程偏差とは、フォト工程の後にゲートの
長さの変化を測定した値をいう。そこで、工程偏差が変
化すると、トランジスタのしきい電圧が変化し、このよ
うなしきい電圧の変化のためトランジスタが設計者が設
計した通りの動作を行うことができなくなる。
長さの変化を測定した値をいう。そこで、工程偏差が変
化すると、トランジスタのしきい電圧が変化し、このよ
うなしきい電圧の変化のためトランジスタが設計者が設
計した通りの動作を行うことができなくなる。
【００１９】そこで、半導体装置の製造の際にこれら工
程上で発生される工程偏差の変化を最小化するための工
夫が続けられている。
程上で発生される工程偏差の変化を最小化するための工
夫が続けられている。
【００２０】図９は、半導体工程中、フォト工程におけ
る問題点を説明するための図であって、シリコン10、二
酸化ケイ素12、アルミニウム14、フォトレジスト16、透
明グラス18、及び不透明膜20をそれぞれ示す。
る問題点を説明するための図であって、シリコン10、二
酸化ケイ素12、アルミニウム14、フォトレジスト16、透
明グラス18、及び不透明膜20をそれぞれ示す。
【００２１】図９に示したように、アルミニウム14上が
フォトレジスト16で覆われた状態で、フォト工程を行っ
たときに、アルミニウム14は光をほとんど吸収せずに反
射する。ところが、アルミニウム14が傾斜角θを有して
蒸着されている場合は、傾斜面での光の反射のために所
望のパターンを形成することができなくなる。
フォトレジスト16で覆われた状態で、フォト工程を行っ
たときに、アルミニウム14は光をほとんど吸収せずに反
射する。ところが、アルミニウム14が傾斜角θを有して
蒸着されている場合は、傾斜面での光の反射のために所
望のパターンを形成することができなくなる。
【００２２】然るに、従来の半導体装置のレイアウト方
法は、ゲートの間隔が不規則的に配列されているため、
図９に示した傾斜角θが一定せず、傾斜角θに従い光り
の反射角が異なって、形成されたゲート間に工程偏差の
変化が起こるようになる。
法は、ゲートの間隔が不規則的に配列されているため、
図９に示した傾斜角θが一定せず、傾斜角θに従い光り
の反射角が異なって、形成されたゲート間に工程偏差の
変化が起こるようになる。
【００２３】図１０は、半導体工程中のエッチング工程
上での問題点を説明するためのものであって、シリコン
10、二酸化ケイ素12、及びフォトレジスタ16をそれぞれ
示す。
上での問題点を説明するためのものであって、シリコン
10、二酸化ケイ素12、及びフォトレジスタ16をそれぞれ
示す。
【００２４】図１０に示すように、酸化膜蝕刻は円状に
広がってシリコン10が現れるまで続く。即ち、円の形状
が大きくなるほど、フォトレジスト16のアンダカットが
甚だしくなる。アンダカットの起こされる範囲はフォト
レジスト16が除去されるまでは分からないので、酸化膜
パターンのエッジ部の形状（図１０の点線で示した形
状）はアンダカットの程度を示す良い尺度になる。即
ち、エッチング工程上での不均一性のために工程偏差の
変化が発生する。
広がってシリコン10が現れるまで続く。即ち、円の形状
が大きくなるほど、フォトレジスト16のアンダカットが
甚だしくなる。アンダカットの起こされる範囲はフォト
レジスト16が除去されるまでは分からないので、酸化膜
パターンのエッジ部の形状（図１０の点線で示した形
状）はアンダカットの程度を示す良い尺度になる。即
ち、エッチング工程上での不均一性のために工程偏差の
変化が発生する。
【００２５】即ち、従来の半導体装置のレイアウト方法
は、半導体装置を構成するトランジスタのゲートの間隔
が不規則に配列されているので、フォト工程で光の反射
によりこれらゲート間の工程偏差の変化が増加され、
又、エッチング工程でエッチングの不均一性によっても
工程偏差の変化が増加される。
は、半導体装置を構成するトランジスタのゲートの間隔
が不規則に配列されているので、フォト工程で光の反射
によりこれらゲート間の工程偏差の変化が増加され、
又、エッチング工程でエッチングの不均一性によっても
工程偏差の変化が増加される。
【００２６】又、従来の半導体メモリ装置の周辺回路の
レイアウト方法においても、一般の半導体装置のレイア
ウト方法と同様な方法によるため、フォト工程とエッチ
ング工程とにおける工程偏差の変化が増加する。
レイアウト方法においても、一般の半導体装置のレイア
ウト方法と同様な方法によるため、フォト工程とエッチ
ング工程とにおける工程偏差の変化が増加する。
【００２７】特に、従来の半導体メモリ装置のセンス増
幅器は、入力信号の微小な電圧差を増幅して出力する回
路であり、しきい電圧の変化に敏感な回路である。従っ
て、これらのセンス増幅器を構成するトランジスタのし
きい電圧のミスマッチを除去することは相当に重要であ
る。しかし、従来のセンス増幅器のレイアウト方法にお
いても一般の半導体装置のレイアウト方法と同様な方法
によるので、フォト工程とエッチング工程で工程偏差の
変化が増加する。
幅器は、入力信号の微小な電圧差を増幅して出力する回
路であり、しきい電圧の変化に敏感な回路である。従っ
て、これらのセンス増幅器を構成するトランジスタのし
きい電圧のミスマッチを除去することは相当に重要であ
る。しかし、従来のセンス増幅器のレイアウト方法にお
いても一般の半導体装置のレイアウト方法と同様な方法
によるので、フォト工程とエッチング工程で工程偏差の
変化が増加する。
【００２８】即ち、フォト工程上で発生された工程偏差
の変化にエッチング工程で発生された工程偏差の変化が
加えられて、工程偏差の変化が一層増加するという問題
点があった。
の変化にエッチング工程で発生された工程偏差の変化が
加えられて、工程偏差の変化が一層増加するという問題
点があった。
【００２９】上述のようなフォト工程とエッチング工程
上の問題はよく知られた問題点で、このような工程上で
の問題のために発生されるゲート間の工程偏差の変化は
トランジスタのしきい電圧の変化を招来するため、この
変化を最小化する必要がある。
上の問題はよく知られた問題点で、このような工程上で
の問題のために発生されるゲート間の工程偏差の変化は
トランジスタのしきい電圧の変化を招来するため、この
変化を最小化する必要がある。
【００３０】本発明の目的は、フォト工程とエッチング
工程で発生する工程偏差の変化を最小化できる半導体装
置のレイアウト方法を提供することにある。
工程で発生する工程偏差の変化を最小化できる半導体装
置のレイアウト方法を提供することにある。
【００３１】本発明の他の目的は、フォト工程とエッチ
ング工程で発生する工程偏差の変化を最小化できる半導
体メモリ装置の周辺回路のレイアウト方法を提供するこ
とにある。
ング工程で発生する工程偏差の変化を最小化できる半導
体メモリ装置の周辺回路のレイアウト方法を提供するこ
とにある。
【００３２】本発明の又他の目的は、フォト工程とエッ
チング工程で発生する工程偏差の変化を最小化して、セ
ンス増幅器を構成するトランジスタのしきい電圧のミス
マッチを減らし得る半導体メモリ装置のセンス増幅器の
レイアウト方法を提供することにある。
チング工程で発生する工程偏差の変化を最小化して、セ
ンス増幅器を構成するトランジスタのしきい電圧のミス
マッチを減らし得る半導体メモリ装置のセンス増幅器の
レイアウト方法を提供することにある。
【００３３】
【課題を解決するための手段】前記目的を達成するため
本発明に係る半導体装置のレイアウト方法は、半導体基
板内に形成された少なくとも１つの第１電極と第２電極
を有する複数個のトランジスタのアクチブ領域を配置す
る段階と、前記複数個の各アクチブ領域の少なくとも１
つの第１電極と第２電極との間に位置し前記半導体基板
上に所定の幅と長さを有する少なくとも１つの同一間隔
で分離された前記複数個のトランジスタのゲートを配置
する段階と、前記複数個のトランジスタの間、又は間及
び外部に、所定の幅と長さを有して、前記半導体基板上
に前記複数個のトランジスタの分離されたゲートの間隔
と同様な間隔で配置された複数個のダミーゲートを配置
する段階とを備えたことを特徴とする。
本発明に係る半導体装置のレイアウト方法は、半導体基
板内に形成された少なくとも１つの第１電極と第２電極
を有する複数個のトランジスタのアクチブ領域を配置す
る段階と、前記複数個の各アクチブ領域の少なくとも１
つの第１電極と第２電極との間に位置し前記半導体基板
上に所定の幅と長さを有する少なくとも１つの同一間隔
で分離された前記複数個のトランジスタのゲートを配置
する段階と、前記複数個のトランジスタの間、又は間及
び外部に、所定の幅と長さを有して、前記半導体基板上
に前記複数個のトランジスタの分離されたゲートの間隔
と同様な間隔で配置された複数個のダミーゲートを配置
する段階とを備えたことを特徴とする。
【００３４】前記他の目的を達成するための本発明に係
る半導体メモリ装置の周辺回路のレイアウト方法は、前
記半導体装置のレイアウト方法に従い配置することを特
徴とする。
る半導体メモリ装置の周辺回路のレイアウト方法は、前
記半導体装置のレイアウト方法に従い配置することを特
徴とする。
【００３５】前記又他の目的を達成するための本発明に
係る半導体メモリ装置のセンス増幅器のレイアウト方法
は、前記半導体装置のレイアウト方法に従いセンス増幅
器を構成するデータ入力及び制御信号入力トランジスタ
を配置することを特徴とする。
係る半導体メモリ装置のセンス増幅器のレイアウト方法
は、前記半導体装置のレイアウト方法に従いセンス増幅
器を構成するデータ入力及び制御信号入力トランジスタ
を配置することを特徴とする。
【００３６】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００３７】図１は、本発明に係るレイアウト方法によ
る一レイアウト例を示し、図１３に示したレイアウトに
対し、分離されたゲートの間隔ａと同一の間隔aを有す
るダミーゲートDG1,DG2を、センス増幅器を構成するト
ランジスタのゲート間に配置して、構成されている。
る一レイアウト例を示し、図１３に示したレイアウトに
対し、分離されたゲートの間隔ａと同一の間隔aを有す
るダミーゲートDG1,DG2を、センス増幅器を構成するト
ランジスタのゲート間に配置して、構成されている。
【００３８】図１において、ダミーゲートDG1,DG2の共
通ラインが１つに連結されているが、これらの共通ライ
ンは適切に分離して構成することもできる。
通ラインが１つに連結されているが、これらの共通ライ
ンは適切に分離して構成することもできる。
【００３９】このように形成されたダミーゲートは、セ
ンス増幅器の回路動作には影響を与えない。
ンス増幅器の回路動作には影響を与えない。
【００４０】図１に示したゲート形成以降のレイアウト
は、図１４乃至図１８に示した従来のレイアウト方法に
従い配置されてもよいし、別の方法により配置してもよ
い。
は、図１４乃至図１８に示した従来のレイアウト方法に
従い配置されてもよいし、別の方法により配置してもよ
い。
【００４１】即ち、図１に示した本発明のセンス増幅器
のレイアウト方法は、実際の動作のために形成されたゲ
ートと同じ間隔のダミーゲートを、実際の動作のために
形成されたゲートの間及び外部に配置して構成されてい
る。
のレイアウト方法は、実際の動作のために形成されたゲ
ートと同じ間隔のダミーゲートを、実際の動作のために
形成されたゲートの間及び外部に配置して構成されてい
る。
【００４２】従って、半導体製造工程中にフォト工程と
エッチング工程で発生する工程偏差の変化を最小化でき
る。
エッチング工程で発生する工程偏差の変化を最小化でき
る。
【００４３】図２乃至図７は、本発明に係るレイアウト
方法による図１２に示したセンス増幅器の他の実施例の
レイアウト方法を説明する図である。
方法による図１２に示したセンス増幅器の他の実施例の
レイアウト方法を説明する図である。
【００４４】図２は、センス増幅器を構成するトランジ
スタのソース、ドレイン、及びゲートの配置を示す。
スタのソース、ドレイン、及びゲートの配置を示す。
【００４５】図２において、PMOSトランジスタP1,P2,P3
のソースはP1S,P2S,P3Sで、ドレインはP1D,P2D,P3Dで、
ゲートはP1G,P2G,P3Gでそれぞれ示し、NMOSトランジス
タN1,N2,N3のソースはN1S,N2S,N3Sで、ドレインはN1D,N
2D,N3Dで、ゲートはN1G,N2G,N3Gでそれぞれ示し、60,66
はバイアスラインを、62,64は電源ラインを示す。そし
て、DG1,DG2,DG3,DG4,DG5,DG6は各トランジスタの間と
外部に、分離されたゲート間の間隔aと同じ間隔で形成
されたダミーゲートをそれぞれ示す。
のソースはP1S,P2S,P3Sで、ドレインはP1D,P2D,P3Dで、
ゲートはP1G,P2G,P3Gでそれぞれ示し、NMOSトランジス
タN1,N2,N3のソースはN1S,N2S,N3Sで、ドレインはN1D,N
2D,N3Dで、ゲートはN1G,N2G,N3Gでそれぞれ示し、60,66
はバイアスラインを、62,64は電源ラインを示す。そし
て、DG1,DG2,DG3,DG4,DG5,DG6は各トランジスタの間と
外部に、分離されたゲート間の間隔aと同じ間隔で形成
されたダミーゲートをそれぞれ示す。
【００４６】まず、PMOSトランジスタP1,P2,P3及びNMOS
トランジスタN3,N4のゲートは、１つの共通端子から４
個に分離されて配置されている。従って、これらのトラ
ンジスタのソースは３個に分離され、ドレインは２個に
分離されて配置されている。そして、LはトランジスタP
1,P2,P3,P4,N1,N2,N3のゲート及びダミーゲートDG1,DG
2,DG3,DG4,DG5,DG6の長さを、W2/2はPMOSトランジスタP
1,P2,P3及びNMOSトランジスタN3,N4のゲートの幅を、W1
/2はNMOSトランジスタN1,N2のゲートの幅を、W3はダミ
ーゲートDG5,DG6の幅を、W4,W5はダミーゲートDG1,DG4
の幅を、W4はダミーゲートDG2,DG3の幅をそれぞれ示
す。このとき、W3とW4はW7とW8の幅内で流動的とするこ
とができる。
トランジスタN3,N4のゲートは、１つの共通端子から４
個に分離されて配置されている。従って、これらのトラ
ンジスタのソースは３個に分離され、ドレインは２個に
分離されて配置されている。そして、LはトランジスタP
1,P2,P3,P4,N1,N2,N3のゲート及びダミーゲートDG1,DG
2,DG3,DG4,DG5,DG6の長さを、W2/2はPMOSトランジスタP
1,P2,P3及びNMOSトランジスタN3,N4のゲートの幅を、W1
/2はNMOSトランジスタN1,N2のゲートの幅を、W3はダミ
ーゲートDG5,DG6の幅を、W4,W5はダミーゲートDG1,DG4
の幅を、W4はダミーゲートDG2,DG3の幅をそれぞれ示
す。このとき、W3とW4はW7とW8の幅内で流動的とするこ
とができる。
【００４７】即ち、図１に示したように、１つのトラン
ジスタを構成する分離されたゲート間の間隔aと各トラ
ンジスタ間の間隔aが全て同様である。
ジスタを構成する分離されたゲート間の間隔aと各トラ
ンジスタ間の間隔aが全て同様である。
【００４８】図１のレイアウトは図１３に示したレイア
ウトにダミーゲートDG1,DG2,DG3,DG4,DG5,DG6を追加し
て配置したことが相異している。
ウトにダミーゲートDG1,DG2,DG3,DG4,DG5,DG6を追加し
て配置したことが相異している。
【００４９】図２では１つのゲートが４個に分離される
例を示したが、１つのゲートは４個以上に分離されて配
置されてもかまわない。
例を示したが、１つのゲートは４個以上に分離されて配
置されてもかまわない。
【００５０】本実施の形態では、工程偏差の変化を減ら
すために、図２に示したようにゲートを同一な間隔aで
配置して構成している。
すために、図２に示したようにゲートを同一な間隔aで
配置して構成している。
【００５１】図３は、図２に示したレイアウトにコンタ
クトを形成した状態を示すものであって、PMOSトランジ
スタP1,P2,P3及びNMOSトランジスタN1,N2,N3のソース、
ドレイン、及びゲートの共通点とバイアスラインにコン
タクトを形成したものを示す。図３で、四角形で表示し
た部分90がコンタクト形成部分になる。
クトを形成した状態を示すものであって、PMOSトランジ
スタP1,P2,P3及びNMOSトランジスタN1,N2,N3のソース、
ドレイン、及びゲートの共通点とバイアスラインにコン
タクトを形成したものを示す。図３で、四角形で表示し
た部分90がコンタクト形成部分になる。
【００５２】図４は、図３に形成されたコンタクトにメ
タルを形成したもので、コンタクトになる部分とバイア
スライン60,66に全体的にメタルを形成したものを示
す。図４で、斜線の引いた部分ME1がメタルを形成した
部分になる。
タルを形成したもので、コンタクトになる部分とバイア
スライン60,66に全体的にメタルを形成したものを示
す。図４で、斜線の引いた部分ME1がメタルを形成した
部分になる。
【００５３】図５は、図４に形成されたメタルME1にコ
ンタクトを形成したものを示し、濃い色の四角形に表示
した部分92がコンタクト形成部分になる。
ンタクトを形成したものを示し、濃い色の四角形に表示
した部分92がコンタクト形成部分になる。
【００５４】図６は、図５に示したコンタクトにメタル
ラインを形成したものを示し、斜線の引いた部分ME2が
メタル形成部分になる。即ち、図１２に示したセンス増
幅器のトランジスタ間をメタルラインに連結したもので
ある。そして、メタルライン94は制御信号CONの印加ラ
インを、メタルライン96はデータDの入力ラインを、メ
タルライン98はデータDBの入力ラインを、メタルライン
100は出力信号OUTの発生ラインをそれぞれ示す。
ラインを形成したものを示し、斜線の引いた部分ME2が
メタル形成部分になる。即ち、図１２に示したセンス増
幅器のトランジスタ間をメタルラインに連結したもので
ある。そして、メタルライン94は制御信号CONの印加ラ
インを、メタルライン96はデータDの入力ラインを、メ
タルライン98はデータDBの入力ラインを、メタルライン
100は出力信号OUTの発生ラインをそれぞれ示す。
【００５５】図７は、電源電圧印加ライン102と接地電
圧印加ライン104をそれぞれ示す。
圧印加ライン104をそれぞれ示す。
【００５６】図２には、本発明に係るセンス増幅器のレ
イアウト方法が図示されでいるが、図３乃至図７のレイ
アウトは別の方法により配置されてもかまわない。ここ
で、図３乃至図７を示した理由は、本発明の方法によっ
てゲートを配列してもセンス増幅器をレイアウトするこ
とができることを現すためである。
イアウト方法が図示されでいるが、図３乃至図７のレイ
アウトは別の方法により配置されてもかまわない。ここ
で、図３乃至図７を示した理由は、本発明の方法によっ
てゲートを配列してもセンス増幅器をレイアウトするこ
とができることを現すためである。
【００５７】即ち、本発明のレイアウト方法は、周辺回
路を構成するトランジスタの実際の動作のために形成さ
れるゲートの間及び外部に、実際の動作とは無関係のダ
ミーゲートを配置することを特徴とする。ところが、こ
れらゲートの全てが同じ間隔に分離されて配置されるの
で、フォト工程とエッチング工程で発生される工程偏差
の変化を最小化できる。
路を構成するトランジスタの実際の動作のために形成さ
れるゲートの間及び外部に、実際の動作とは無関係のダ
ミーゲートを配置することを特徴とする。ところが、こ
れらゲートの全てが同じ間隔に分離されて配置されるの
で、フォト工程とエッチング工程で発生される工程偏差
の変化を最小化できる。
【００５８】上述した実施の形態では、ゲートの間及び
外部にダミーゲートを配置することを示したが、ゲート
の間のみにダミーゲートを配置することもできる。
外部にダミーゲートを配置することを示したが、ゲート
の間のみにダミーゲートを配置することもできる。
【００５９】図８は、従来の方法と本発明の方法により
レイアウトする場合の工程偏差の変化を示すグラフであ
って、横軸は測定されたゲートの数を示し、縦軸は工程
偏差（即ち、測定されたゲートのそれぞれの長さ(μm))
を示す。
レイアウトする場合の工程偏差の変化を示すグラフであ
って、横軸は測定されたゲートの数を示し、縦軸は工程
偏差（即ち、測定されたゲートのそれぞれの長さ(μm))
を示す。
【００６０】従来の方法と本発明の方法により配置して
製造した後、17個のゲートの工程偏差を測定した結果、
従来の方法により配置した場合よりも本発明の方法によ
り配置した場合の工程偏差の変化率が減ることがわか
る。下記の表は最大、最小及び平均工程偏差と変化率を
数値的に示している。
製造した後、17個のゲートの工程偏差を測定した結果、
従来の方法により配置した場合よりも本発明の方法によ
り配置した場合の工程偏差の変化率が減ることがわか
る。下記の表は最大、最小及び平均工程偏差と変化率を
数値的に示している。
【００６１】
【表１】
【００６２】前表から、従来の方法よりも本発明の方法
によりレイアウトした場合に工程偏差の変化率が0.005
μm程度減らしていることがわかる。
によりレイアウトした場合に工程偏差の変化率が0.005
μm程度減らしていることがわかる。
【００６３】上述の実施の形態で、半導体メモリ装置の
センス増幅器のレイアウトを示すことにより、本発明の
レイアウト方法を説明したが、このようなレイアウト方
法を半導体装置及び半導体メモリ装置の周辺回路のレイ
アウトのときに適用して工程偏差の変化を最小化でき
る。
センス増幅器のレイアウトを示すことにより、本発明の
レイアウト方法を説明したが、このようなレイアウト方
法を半導体装置及び半導体メモリ装置の周辺回路のレイ
アウトのときに適用して工程偏差の変化を最小化でき
る。
【００６４】そして、半導体メモリ装置のセンス増幅器
を構成するデータが入力されるトランジスタ、及びセン
ス増幅器イネーブル信号が入力されるトランジスタ、即
ち、図１３に示した回路のNMOSトランジスタN1,N2,N3,N
4を本発明のレイアウト方法によりレイアウトすると、
工程偏差の変化を減らしてしきい電圧のミスマッチを減
らすことが出きる。
を構成するデータが入力されるトランジスタ、及びセン
ス増幅器イネーブル信号が入力されるトランジスタ、即
ち、図１３に示した回路のNMOSトランジスタN1,N2,N3,N
4を本発明のレイアウト方法によりレイアウトすると、
工程偏差の変化を減らしてしきい電圧のミスマッチを減
らすことが出きる。
【００６５】即ち、本発明のレイアウト方法は、半導体
装置、及び半導体メモリ装置の周辺回路のレイアウトの
ときにこれらの回路を構成するトランジスタのゲート間
の間隔を全て同様な間隔で配置するためにダミーゲート
を追加形成するものである。
装置、及び半導体メモリ装置の周辺回路のレイアウトの
ときにこれらの回路を構成するトランジスタのゲート間
の間隔を全て同様な間隔で配置するためにダミーゲート
を追加形成するものである。
【００６６】従って、本来形成されたゲートの間と外部
（又はあいだに）に同一間隔でゲートを配置することに
より、フォト工程とエッチング工程で発生されるトラン
ジスタ間の工程偏差の変化を最小化できる。
（又はあいだに）に同一間隔でゲートを配置することに
より、フォト工程とエッチング工程で発生されるトラン
ジスタ間の工程偏差の変化を最小化できる。
【００６７】
【発明の効果】以上説明したように、本発明のレイアウ
ト方法は、周辺回路を構成するトランジスタのゲート間
の間隔をダミーゲートを用いて同一な間隔で配置するこ
とにより、工程偏差の変化を最小化できる。
ト方法は、周辺回路を構成するトランジスタのゲート間
の間隔をダミーゲートを用いて同一な間隔で配置するこ
とにより、工程偏差の変化を最小化できる。
【００６８】そして、工程偏差の変化が最小化されるに
従いトランジスタのしきい電圧の変化を減らすことによ
り、半導体メモリ装置の信頼性を向上させることができ
る。
従いトランジスタのしきい電圧の変化を減らすことによ
り、半導体メモリ装置の信頼性を向上させることができ
る。
【図１】本発明に係るレイアウト方法による一実施の形
態の図１２に示したセンス増幅器のレイアウトを示す図
である。
態の図１２に示したセンス増幅器のレイアウトを示す図
である。
【図２】本発明に係るレイアウト方法による他の実施の
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
【図３】本発明に係るレイアウト方法による他の実施の
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
【図４】本発明に係るレイアウト方法による他の実施の
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
【図５】本発明に係るレイアウト方法による他の実施の
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
【図６】本発明に係るレイアウト方法による他の実施の
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
【図７】本発明に係るレイアウト方法による他の実施の
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
形態の図１２に示したセンス増幅器のレイアウトを示す
図である。
【図８】従来の方法と本発明の方法によりレイアウトさ
れた場合の工程偏差の変化を示すグラフ図である。
れた場合の工程偏差の変化を示すグラフ図である。
【図９】フォト工程における問題点を説明する図であ
る。
る。
【図１０】エッチング工程における問題点を説明する図
である。
である。
【図１１】一般の半導体メモリ装置の実施の形態のレイ
アウトを示す図である。
アウトを示す図である。
【図１２】一般のセンス増幅器の回路図である。
【図１３】従来のレイアウト方法による図１２に示した
センス増幅器のレイアウトを示す図である。
センス増幅器のレイアウトを示す図である。
【図１４】従来のレイアウト方法による図１２に示した
センス増幅器のレイアウトを示す図である。
センス増幅器のレイアウトを示す図である。
【図１５】従来のレイアウト方法による図１２に示した
センス増幅器のレイアウトを示す図である。
センス増幅器のレイアウトを示す図である。
【図１６】従来のレイアウト方法による図１２に示した
センス増幅器のレイアウトを示す図である。
センス増幅器のレイアウトを示す図である。
【図１７】従来のレイアウト方法による図１２に示した
センス増幅器のレイアウトを示す図である。
センス増幅器のレイアウトを示す図である。
【図１８】従来のレイアウト方法による図１２に示した
センス増幅器のレイアウトを示す図である。
センス増幅器のレイアウトを示す図である。
Claims (43)
- 【請求項１】 半導体基板内に形成された少なくとも１
つの第１電極と第２電極を有する複数個のトランジスタ
のアクチブ領域を配置する段階と、 前記複数個のトランジスタのアクチブ領域のそれぞれの
少なくとも１つの第１電極と第２電極との間に位置し、
前記半導体基板上に所定の幅と長さを有する１つのほぼ
同一間隔で分離された前記複数個のトランジスタのゲー
トを配置する段階と、 前記複数個のトランジスタの間に、所定の幅と長さを有
し、前記半導体基板上に前記複数個のトランジスタの分
離されたゲートの間隔と実質的に同一間隔で配置される
複数個のダミーゲートを配置する段階とを有することを
特徴とする半導体装置のレイアウト方法。 - 【請求項２】 前記ゲートの長さと前記ダミーゲートの
長さは実質的に同一であることを特徴とする請求項１に
記載の半導体装置のレイアウト方法。 - 【請求項３】 前記複数個のトランジスタのそれぞれの
少なくとも１つのゲートは、前記半導体基板上に共通連
結された共通端子を有することを特徴とする請求項１に
記載の半導体装置のレイアウト方法。 - 【請求項４】 前記複数個のダミーゲートは所定数単位
に共通連結されることを特徴とする請求項１に記載の半
導体装置のレイアウト方法。 - 【請求項５】 メモリセルアレイ、及び前記メモリセル
アレイへのデータ入出力を制御するための複数個の回路
ブロックからなる周辺回路を備えた半導体メモリ装置
の、周辺回路の少なくとも１つの回路ブロックのレイア
ウト方法において、 半導体基板内に形成された少なくとも１つの第１電極と
第２電極を有する複数個のトランジスタのアクチブ領域
を配置する段階と、 前記複数個のトランジスタのアクチブ領域のそれぞれの
少なくとも１つの第１電極と第２電極との間に位置し、
前記半導体基板上に所定の幅と長さを有する少なくとも
１つの実質的に同一間隔で分離された前記複数個のトラ
ンジスタのゲートを配置する段階と、 前記複数個のトランジスタの間に、所定の幅と長さを有
し、前記半導体基板上に前記複数個のトランジスタの分
離されたゲートの間隔と実質的に同一間隔で配置される
複数個のダミーゲートを配置する段階とを有することを
特徴とする半導体メモリ装置の周辺回路のレイアウト方
法。 - 【請求項６】 前記ダミーゲートは、前記複数個のトラ
ンジスタのそれぞれの分離されたゲートの幅が相異する
場合は、前記分離されたゲートのうち一番大きい幅を有
するゲートの幅と一致されるように所定の幅を有するこ
とを特徴とする請求項５に記載の半導体メモリ装置の周
辺回路のレイアウト方法。 - 【請求項７】 前記ゲートの長さと前記ダミーゲートの
長さは実質的に同じであることを特徴とする請求項５に
記載の半導体メモリ装置の周辺回路のレイアウト方法。 - 【請求項８】 前記複数個のトランジスタのそれぞれの
少なくとも１つのゲートは前記半導体基板上に共通連結
された共通端子を有することを特徴とする請求項５に記
載の半導体メモリ装置の周辺回路のレイアウト方法。 - 【請求項９】 前記複数個のダミーゲートは所定数単位
に共通連結されていることを特徴とする請求項５に記載
の半導体メモリ装置の周辺回路のレイアウト方法。 - 【請求項１０】 第１入力データと第２入力データが印
加されるデータ入力トランジスタ、及び制御信号が印加
される１つ以上の制御信号入力トランジスタを具備し
て、前記第１入力データと前記第２入力データとの差を
増幅させて出力するセンス増幅器を有する半導体メモリ
装置のセンス増幅器のレイアウト方法において、 半導体基板内に形成された少なくとも１つの第１電極と
第２電極を有する前記データ及び制御信号入力トランジ
スタのアクチブ領域を配置する段階と、 前記複数個のトランジスタの各アクチブ領域の少なくと
も１つの第１電極と第２電極との間に位置し、半導体基
板上に所定の幅と長さを有して形成された少なくとも１
つの実質的に同じ間隔で分離された前記データ及び制御
信号入力トランジスタのゲートを配置する段階と、 前記データ及び制御信号入力トランジスタの間に、所定
の幅と長さを有して、前記半導体基板上に前記データ及
び制御信号入力トランジスタの分離されたゲートの間隔
と同じ間隔で配置される所定数のダミーゲートを配置す
る段階とを有することを特徴とする半導体メモリ装置の
センス増幅器のレイアウト方法。 - 【請求項１１】 前記ダミーゲートは、前記データ及び
制御信号入力トランジスタのそれぞれの分離されたゲー
トの幅が相異している場合、前記分離されたゲートのう
ち一番大きい幅を有するゲートの幅と一致されるように
所定の幅を有することを特徴とする請求項１０に記載の
半導体メモリ装置のセンス増幅器のレイアウト方法。 - 【請求項１２】 前記ゲートの長さと前記ダミーゲート
の長さは実質的に同一であることを特徴とする請求項１
０に記載の半導体メモリ装置のセンス増幅器のレイアウ
ト方法。 - 【請求項１３】 前記データ及び制御信号入力トランジ
スタのそれぞれの少なくとも１つのゲートは前記半導体
基板上に共通連結された共通端子を有することを特徴と
する請求項１０に記載の半導体メモリ装置のセンス増幅
器のレイアウト方法。 - 【請求項１４】 前記複数個のダミーゲートは所定数単
位に共通連結されていることを特徴とする請求項１０に
記載の半導体メモリ装置のセンス増幅器のレイアウト方
法。 - 【請求項１５】 半導体基板内に形成された少なくとも
１つの第１電極と第２電極を有する複数個のトランジス
タのアクチブ領域を配置する段階と、前記複数個のトラ
ンジスタのアクチブ領域のそれぞれの少なくとも１つの
第１電極と第２電極の間に位置し、前記半導体基板上に
所定の幅と長さを有する少なくとも１つの実質的に同じ
間隔で分離された前記複数個のトランジスタのゲートを
配置する段階と、複数個のトランジスタの間及び外部
に、所定の幅と長さを有して、前記半導体基板上に前記
複数個のトランジスタの分離されたゲートの間隔と同じ
間隔で配置される複数個のダミーゲートを配置する段階
とを有することを特徴とする半導体装置のレイアウト方
法。 - 【請求項１６】 前記ゲートの長さと前記ダミーゲート
の長さは実質的に同一であることを特徴とする請求項１
５に記載の半導体装置のレイアウト方法。 - 【請求項１７】 前記複数個のトランジスタのそれぞれ
の少なくとも１つのゲートは前記半導体基板上に共通連
結された共通端子を有することを特徴とする請求項１５
に記載の半導体装置のレイアウト方法。 - 【請求項１８】 前記複数個のダミーゲートは所定数単
位に共通連結されていることを特徴とする請求項１５に
記載の半導体装置のレイアウト方法。 - 【請求項１９】 メモリセルアレイ、及び前記メモリセ
ルアレイへのデータ入出力を制御するための複数個の回
路ブロックからなる周辺回路を具備した半導体メモリ装
置の、周辺回路の少なくとも１つの回路ブロックのレイ
アウト方法において、 半導体基板内に形成された少なくとも１つの第１電極と
第２電極を有する複数個のトランジスタのアクチブ領域
を配置する段階と、 前記複数個のトランジスタのアクチブ領域のそれぞれの
少なくとも１つの第１電極と第２電極との間に位置し、
前記半導体基板上に所定の幅と長さを有する少なくとも
１つの実質的に同一間隔で分離された前記複数個のトラ
ンジスタのゲートを配置する段階と、 前記複数個のトランジスタの間に、所定の幅と長さを有
し、前記半導体基板上に前記複数個のトランジスタの分
離されたゲートの間隔と同じ間隔で配置される複数個の
ダミーゲートを配置する段階とを有することを特徴とす
る半導体メモリ装置のレイアウト方法。 - 【請求項２０】 前記ダミーゲートは、前記複数個のト
ランジスタのそれぞれの分離されたゲートの幅が相互異
なった場合、前記分離されたゲートのうち一番大きい幅
を有するゲートの幅と一致されるように所定の幅を有す
ることを特徴とする請求項１９に記載の半導体メモリ装
置のレイアウト方法。 - 【請求項２１】 前記ゲートの長さと前記ダミーゲート
の長さは実質的に同一であることを特徴とする請求項１
９に記載の半導体メモリ装置のレイアウト方法。 - 【請求項２２】 前記複数個のトランジスタのそれぞれ
の少なくとも１つのゲートは前記半導体基板上に共通連
結された共通端子を有することを特徴とする請求項１９
に記載の半導体メモリ装置のレイアウト方法。 - 【請求項２３】 前記複数個のダミーゲートは所定数単
位に共通連結されていることを特徴とする請求項１９に
記載の半導体メモリ装置のレイアウト方法。 - 【請求項２４】 第１入力データと第２入力データが印
加されるデータ入力トランジスタ、及び制御信号が印加
される１つ以上の制御信号入力トランジスタを具備し
て、前記第１入力データと前記第２入力データとの差を
増幅させて出力するためのセンス増幅器を備えた半導体
メモリ装置のセンス増幅器のレイアウト方法において、 半導体基板内に形成された少なくとも１つの第１電極と
第２電極を有する前記データ及び制御信号入力トランジ
スタのアクチブ領域を配置する段階と、 前記複数個のトランジスタのアクチブ領域のそれぞれの
少なくとも１つの第１電極と第２電極の間に位置し、半
導体基板上に所定の幅と長さを有して形成された少なく
とも１つの実質的に同一間隔で分離された前記データ及
び制御信号入力トランジスタのゲートを配置する段階
と、 前記データと制御信号入力トランジスタの間に、所定の
幅及び長さを有して、前記半導体基板上に前記データ及
び制御信号入力トランジスタの分離されたゲートの間隔
と同じ間隔で配置される所定数のダミーゲートを配置す
る段階とを有することを特徴とする半導体メモリ装置の
センス増幅器のレイアウト方法。 - 【請求項２５】 前記ダミーゲートは、前記データ及び
制御信号入力トランジスタのそれぞれの分離されたゲー
トの幅が相異する場合、前記分離されたゲートのうち一
番大きい幅を有したゲートの幅と一致されるように所定
の幅を有することを特徴とする請求項２４に記載の半導
体メモリ装置のセンス増幅器のレイアウト方法。 - 【請求項２６】 前記ゲートの長さと前記ダミーゲート
の長さは実質的に同一であることを特徴とする請求項２
４に記載の半導体メモリ装置のセンス増幅器のレイアウ
ト方法。 - 【請求項２７】 前記データ及び制御信号入力トランジ
スタのそれぞれの少なくとも１つのゲートは前記半導体
基板上に共通連結された共通端子を有することを特徴と
する請求項２４に記載の半導体メモリ装置のセンス増幅
器のレイアウト方法。 - 【請求項２８】 前記複数個のダミーゲートは所定数単
位に共通連結されていることを特徴とする請求項２４に
記載の半導体メモリ装置のセンス増幅器のレイアウト方
法。 - 【請求項２９】 半導体基板と、 前記半導体基板内に形成された少なくとも１つの第１電
極と第２電極を有する複数個のトランジスタのアクチブ
領域と、 前記複数個のトランジスタのアクチブ領域のそれぞれの
１つ以上の第１電極と第２電極との間に形成され、前記
半導体基板上に所定の幅と長さを有する少なくとも１つ
の実質的に同じ間隔で分離された前記複数個のトランジ
スタのゲートと、 前記複数個のトランジスタの間に、所定の幅と長さを有
して、前記半導体基板上に前記複数個のトランジスタの
分離されたゲートの間隔と同じ間隔で形成された複数個
のダミーゲートとを備えたことを特徴とする半導体装
置。 - 【請求項３０】 前記ゲートの長さと前記ダミーゲート
の長さは実質的に同一であることを特徴とする請求項２
９に記載の半導体装置。 - 【請求項３１】 前記複数個のトランジスタのそれぞれ
の少なくとも１つのゲートは、前記半導体基板上に共通
連結された共通端子を有することを特徴とする請求項２
９に記載の半導体装置。 - 【請求項３２】 前記複数個のダミーゲートは所定数単
位に共通連結されていることを特徴とする請求項２９に
記載の半導体装置。 - 【請求項３３】 半導体基板と、 前記半導体基板内に形成された少なくとも１つの第１電
極と第２電極を有する複数個のトランジスタのアクチブ
領域と、 前記複数個のトランジスタのアクチブ領域のそれぞれの
少なくとも１つの第１電極と第２電極の間に形成され、
前記半導体基板上に所定の幅と長さを有する少なくとも
１つの同じ間隔で分離された前記複数個のトランジスタ
のゲートと、 前記複数個のトランジスタの間及び外部に、所定の幅と
長さを有して、前記半導体基板上に前記複数個のトラン
ジスタの分離されたゲートの間隔と同じ間隔で形成され
た複数個のダミーゲートとを備えたことを特徴とする半
導体装置。 - 【請求項３４】 前記ゲートの長さと前記ダミーゲート
の長さは実質的に同一であることを特徴とする請求項３
３に記載の半導体装置。 - 【請求項３５】 前記複数個のトランジスタのそれぞれ
の少なくとも１つのゲートは前記半導体基板上に共通連
結された共通端子を有することを特徴とする請求項３３
に記載の半導体装置。 - 【請求項３６】 前記複数個のダミーゲートは所定数単
位に共通連結されていることを特徴とする請求項３３に
記載の半導体装置。 - 【請求項３７】 半導体基板と、 前記半導体基板内に形成された少なくとも１つの第１電
極と第２電極を有する複数個のトランジスタのアクチブ
領域と、 前記複数個のトランジスタのアクチブ領域のそれぞれの
少なくとも１つの第１電極と第２電極の間に形成され、
前記半導体基板上に所定の幅と長さを有する少なくとも
１つの同じ間隔で分離された前記複数個のトランジスタ
のゲートと、 前記複数個のトランジスタの外部に、所定の幅と長さを
有して、前記半導体基板上に前記複数個のトランジスタ
の分離されたゲートの間隔と同じ間隔で形成された複数
個のダミーゲートとを備えたことを特徴とする半導体装
置。 - 【請求項３８】 前記ゲートの長さと前記ダミーゲート
の長さは実質的に同一であることを特徴とする請求項３
７に記載の半導体装置。 - 【請求項３９】 前記複数個のトランジスタのそれぞれ
の少なくとも１つのゲートは前記半導体基板上に共通連
結された共通端子を有することを特徴とする請求項３７
に記載の半導体装置。 - 【請求項４０】 前記複数個のダミーゲートは所定数単
位に共通連結されていることを特徴とする請求項３７に
記載の半導体装置。 - 【請求項４１】 半導体基板の表面上に形成され第１方
向に伸張する複数個のゲート電極層と、 ソース/ドレイン領域として作用するために各ゲート電
極層の下部の前記表面上のチャンネル領域の両側と接す
る拡散領域と、 前記表面上の前記ゲート電極層の間に形成され前記第１
方向に伸張する複数個のダミーゲート電極層とを備え、 前記電極層の間隔が実質的に同一であることを特徴とす
る半導体装置。 - 【請求項４２】 前記ゲートの長さと前記ダミーゲート
の長さは実質的に同一であることを特徴とする請求項４
１に記載の半導体装置。 - 【請求項４３】 前記複数のダミーゲート電極層は所定
数単位に共通連結されていることを特徴とする請求項４
１に記載の半導体装置。
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