JP3199987B2 - 半導体集積回路装置およびその動作検証方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体チップ中
の集積回路に必要な動作電圧を発生する電圧発生回路を
持つ半導体集積回路装置およびその動作検証方法に関す
る。

【０００２】

【従来の技術】電気的に書き込み、消去が可能な不揮発
性メモリ（ＥＥＰＲＯＭ）では、トンネル電流を、書き
込み、あるいは消去に利用するものがある。

【０００３】例えばＮＡＮＤ形と呼ばれている、ビット
線と接地線との間に複数のセルを直列に接続したＥＥＰ
ＲＯＭでは、書き込みと消去とのそれぞれにトンネル電
流を利用する。そのようなＥＥＰＲＯＭでは、その内部
回路に、書き込み、消去用の電源電圧よりも高い電圧を
発生する発生回路を備え、単一の電源電圧を供給するだ
けで動作するものがある。

【０００４】図２８は、ＮＡＮＤ型ＥＥＰＲＯＭのセル
を示す図で、（ａ）図は平面図、（ｂ）図は（ａ）図の
ｂ−ｂ線に沿う断面図、（ｃ）図は（ａ）図のｃ−ｃ線
に沿う断面図である。

【０００５】図２８（ａ）には、互いに直列に接続され
た二つのセルが示されている。二つのセルのうち、一つ
のセルに着目して、セルの構造について説明する。

【０００６】図２８（ａ）〜（ｃ）にそれぞれ示すよう
に、Ｎ型のシリコン基板１内には、Ｐ^- 型のウェル２が
形成され、このウェル２中には、各セルのソースおよび
ドレインとなるＮ⁺ 型拡散層３が複数形成されている。
Ｎ⁺ 型拡散層３どうしの間は、チャネル領域４であり、
このチャネル領域４の上には、ゲート酸化膜（Ｓｉ
Ｏ₂ ）５が形成されている。なお、ウェル２の表面に形
成された厚いシリコン酸化膜（ＳｉＯ₂ ）６は、素子を
分離するためのフィールド絶縁膜であり、局部酸化法を
用いて形成されている。セルのしきい値を可変にするた
めの電荷蓄積層、即ち浮遊ゲート（導電性ポリシリコ
ン）７は、ゲート酸化膜５から酸化膜６の上にかけて、
セルごとに一つ一つ形成されている。浮遊ゲート７の上
には、層間絶縁膜（ＳｉＯ₂ ）８を介して、ワード線と
なる制御ゲート（導電性ポリシリコン）９が形成されて
いる。

【０００７】上記構造のセルへ“０”データの書き込み
は、次のようにして行う。

【０００８】ウェル２、Ｎ⁺ 型拡散層３をそれぞれ接地
し、制御ゲート９にプログラム電位ＶＰＰ（約２０Ｖ）
を印加する。このようにすると、容量結合によって浮遊
ゲート７の電位が上昇し、やがてＰ型であったチャネル
領域４の導電型がＮ型に反転する。Ｎ型に反転したチャ
ネル領域４は、Ｎ⁺ 型拡散層３と接続されるので、その
電位は接地電位となる。接地電位となったチャネル領域
４と浮遊ゲート７との間には電位差が生じる。このた
め、浮遊ゲート７から、接地電位のチャネル領域４など
に向かって、トンネル電流が流れる。トンネル電流が流
れることで、浮遊ゲート７の中には電子が注入され、浮
遊ゲート７は負に帯電する。浮遊ゲート７が負に帯電す
ると、セルのしきい値は上昇するので、データの読み出
し時にセルを非導通にできる。この状態を、“０”デー
タが書き込まれた状態という。

【０００９】なお、反対に、データの読み出し時にセル
が導通である状態を、“１”データが書き込まれた状態
という。この明細書では、“１”データの書き込みのし
かたについては省略する。

【００１０】ところで、トンネル電流の強弱は、制御ゲ
ート７とチャネル領域４との間の電場Ｅの強弱に依存す
る。トンネル電流の強弱が変わると、浮遊ゲート７の中
に注入される電子の量が変って、浮遊ゲート７の帯電量
が変わってしまう。つまり、同じプログラム電位ＶＰＰ
を制御ゲート９に与えていても、電場Ｅが変ることによ
って、セルのしきい値が違ってくることがある。

【００１１】電場Ｅは、概略的に、次の計算式によって
表される。

【００１２】 Ｅ＝｛Ｃ_CF／（Ｃ_CF＋Ｃ_FS）｝×（１／ｔ_GAOX）×Ｖ…（１） 上記（１）式において、Ｃ_CFは、制御ゲート９と浮遊ゲ
ート７との間のキャパシタの容量、Ｃ_FSは、浮遊ゲート
９とチャネル領域４との間のキャパシタの容量、ｔ_GAOX
は、ゲ−ト酸化膜５の厚さ、Ｖは制御ゲート９に与える
電圧である。

【００１３】さらに、容量Ｃ_CFを持つキャパシタ、およ
び容量Ｃ_FSを持つキャパシタを平行平板型のキャパシタ
とみなし、面積をそれぞれＳ_CF、およびＳ_FSとし、層間
絶縁膜８の厚さをｔ_INTER とする。さらにゲ−ト酸化膜
５と層間絶縁膜８とは同一物質（ＳｉＯ₂ ）であって誘
電率は同じである、とすると、上記（１）式は、次の式
に変換される。

【００１４】 Ｅ＝（Ｖ／ｔ_GAOX）×［１／｛１＋（Ｓ_FS／Ｓ_CF）×（ｔ_INTER ／ｔ_GAOX）｝］ …（２） （２）式より、電場Ｅは、厚さｔ_GAOXおよび面積Ｓ_FSに
反比例することが分かる。面積Ｓ_FSは、図２８（ｂ）に
示されるゲート幅Ｗと、図２８（ｃ）に示されるゲート
長Ｌとによって、決定される。

【００１５】このように、電場Ｅは、シリコン表面の酸
化によって規定されるゲ−ト酸化膜５の厚さｔ_GAOX、フ
ィールド絶縁膜６によって規定されるゲート幅Ｗ、およ
び制御ゲート９と浮遊ゲート７とのリソグラフィ加工に
よって規定されるゲート長Ｌそれぞれがばらつくことに
よって、変動する。

【００１６】以上のように、電圧Ｖは固定であるため、
浮遊ゲート７の中に注入される電子の量は、加工のばら
つきによって、様々に変動する。

【００１７】最もばらつきが拡大するのは、ロットごと
である。なぜならば、たとえ同一の製造ラインを使って
製造していても、ロットごとに全く同一の製造条件を再
現することは不可能であるためである。

【００１８】

【発明が解決しようとする課題】しかしながら、制御ゲ
ートに与える電圧などの電圧を可変にしたＥＥＰＲＯＭ
では、ヒューズを使って設定電圧値を決定する。このた
めに、チップをパッケージングした後では、チップを分
解し、ヒューズの切断状況を目視しないと、設定電圧値
を特定できない。

【００１９】もし、装置に何等かの異常が発生したと
き、その原因を究明することは、信頼性および歩留り
の、更なる飛躍のために必須である。異常の原因は、半
導体集積回路装置が複雑化するにつれて、短絡、断線な
ど単純なことばかりではなく、予測できなかった回路間
の干渉、予測できなかった回路動作中に発生する特有な
現象など複雑な要因が絡み合ってくることが予想され
る。

【００２０】異常の原因を探るために、チップを分解調
査することは当然であるが、チップを分解してしまえ
ば、装置は壊れ、動作しない。これでは、予測できなか
った回路間の干渉、予測できなかった回路動作中に発生
する特有な現象を発見することはできない。

【００２１】この発明は、上記のような点に鑑み為され
たもので、その第１の目的は、設定した内部電圧値を、
装置をパッケージングした後でも分解せずに知ることが
できる半導体集積回路装置およびその動作検証方法を提
供することにある。

【００２２】また、その第２の目的は、設定電圧値ごと
の集積回路の動作を、事前に検証できる半導体集積回路
装置と、この半導体集積回路装置を利用した半導体集積
回路装置の動作検証方法とを提供することにある。

【００２３】

【００２４】

【課題を解決するための手段】上記第１の目的を達成す
るために、この発明では、外部電源電圧より高い昇圧電
圧を発生する高電圧発生回路と、前記昇圧電圧の値をチ
ップ毎に任意に設定するための電圧設定用信号を生成す
る電圧設定用信号発生回路と、前記電圧設定用信号を、
前記チップの外に抽出する抽出回路とを具備することを
特徴としている。

【００２５】上記第２の目的を達成するために、この発
明では、外部電源電圧より高い昇圧電圧を発生する高電
圧発生回路と、前記昇圧電圧の値をチップ毎に任意に設
定するための電圧設定用信号を生成する電圧設定用信号
発生回路と、前記電圧設定用信号発生回路が生成する電
圧設定用信号の値を半永久的に決定する決定回路と、前
記電圧設定用信号発生回路が生成する電圧設定用信号の
値を前記チップの外から変更する変更回路と、前記書き
込み用電圧設定用信号及び前記消去用電圧設定用信号を
前記チップの外に抽出する抽出手段を具備することを特
徴としている。

【００２６】

【００２７】

【発明の実施の形態】以下、この発明の実施の形態を説
明する。この説明に際し、全ての図面において、同一の
部分には同一の参照符号を付し、重複する説明は避ける
ことにする。

【００２８】図１は、この発明の第１の実施の形態に係
るＮＡＮＤ型ＥＥＰＲＯＭのブロック図、図２は、ＮＡ
ＮＤ型ＥＥＰＲＯＭセルの回路図である。

【００２９】図１に示すように、データを記憶しておく
ための回路として、メモリセルアレイ１０が集積回路チ
ップ中に設けられている。メモリセルアレイ１０には、
図２に示すＮＡＮＤ型ＥＥＰＲＯＭセル１２が行列状に
形成されている。ＮＡＮＤ型セル１２は、互いに直列に
接続されたＥＥＰＲＯＭセル１４を含む。ＥＥＰＲＯＭ
セル１４は、基本的に絶縁ゲート型ＦＥＴであるが、特
徴的なことはそのゲート絶縁膜の中に電荷蓄積部として
の浮遊ゲートを有していることである。ＥＥＰＲＯＭセ
ル１４は、浮遊ゲートを負（あるいは正）に帯電させる
ことで、絶縁ゲート型ＦＥＴのしきい値を変化させるこ
とができる。しきい値を変化させることができること
で、ＥＥＰＲＯＭセル１４は、“０”または“１”のい
ずれかのデータを記憶しておくことができる。浮遊ゲー
トを負に帯電させるための一つの方法は、浮遊ゲートに
電子を注入することである。浮遊ゲートが負に帯電され
た状態は、“０”のデータを記憶していることになる。
この“０”のデータを消去するためには、浮遊ゲートか
ら電子を抜けば良い。これで、記憶されていたデータは
“０”から“１”となり、“０”のデータが消去され
る。

【００３０】ＥＥＰＲＯＭセル１４のゲートは、ロウ系
選択線のひとつである制御ゲート線（ＣＧ１〜ＣＧ８）
に接続されている。ＮＡＮＤ型セル１２の電流通路の一
端は選択ゲート１６を介してビット線（ＢＬ０〜ＢＬ
ｎ）に接続され、その他端は選択ゲート１８を介してソ
ース線（ＳＬ）に接続されている。選択ゲート１６のゲ
ートは、ロウ系選択線のひとつである第１選択ゲート線
（ＳＧ１）に接続され、選択ゲート１８のゲートは、ロ
ウ系選択線のひとつである第２選択ゲート線（ＳＧ２）
に接続されている。

【００３１】次に、図１に示すＮＡＮＤ型ＥＥＰＲＯＭ
を動作させるための回路について、データの読み出す時
の回路動作とともに説明する。

【００３２】図１に示すように、ロウ系選択線（ＣＧ・
ＳＧ）は、ロウアドレスを用いて選択される。ロウアド
レスは、ロウアドレスバッファ２０を介してロウアドレ
スデコーダ２２に入力され、ここでデコードされる。膨
大な数のロウ系選択線のうち、上記のデコードされた結
果に応じたロウ系選択線が活性化される。活性化された
ロウ系選択線には、ロウ系選択線ドライバ２４によっ
て、所定の内部電圧が与えられる。所定の内部電圧が与
えられたロウ系選択線は、メモリセルアレイ１０のロウ
を選ぶ。

【００３３】選ばれたロウに対応したＮＡＮＤ型セル１
２およびＥＥＰＲＯＭセル１４からは、“０”または
“１”のデータがそれぞれ、ビット線（ＢＬ０〜ＢＬ
ｎ）に読み出される。ビット線に読み出されたデータ
は、データレジスタ／センスアンプ２６で保持／増幅さ
れる。データレジスタ／センスアンプ２６は、カラムゲ
ート２８に接続されている。カラムゲート２８には、カ
ラム選択線（ＣＳＬ）が接続され、カラム選択信号が供
給される。

【００３４】カラム選択線（ＣＳＬ）は、カラムアドレ
スを用いて選択される。カラムアドレスは、カラムアド
レスバッファ３０を介してカラムアドレスデコーダ３２
に入力され、ここでデコードされる。膨大な数のカラム
選択線のうち、上記のデコードされた結果に応じたもの
が選ばれて、活性化される。活性化されたカラム選択線
は、カラム選択信号をカラムゲート２８に与える。カラ
ム選択信号が与えられたカラムゲート２８は、データレ
ジスタ／センスアンプ２６をＩ／Ｏデータバス３４に接
続する。

【００３５】これで、行列状にセルブロック１４が形成
されたメモリセルアレイ１０から、データを読み出すべ
きロウ、およびカラムがそれぞれ選択されたことにな
る。ロウとカラムとが選択されることで、膨大な数のセ
ル１４の中から、アクセスすべきセル１４が決定され、
アクセスが決定されたセル１４から、ここに記憶されて
いる“０”または“１”のいずれかのデータが、Ｉ／Ｏ
データバス３４に読み出されてくる。

【００３６】Ｉ／Ｏデータバス３４に読み出されたデー
タ（ＤＯＵＴ）は、出力バッファ３６を介してＩ／Ｏパ
ッド群３８に供給される。Ｉ／Ｏパッド群３８に設けら
れているＩ／Ｏパッドは、集積回路チップの外部との接
続点であり、ここには集積回路装置のリード端子が接続
される。Ｉ／Ｏパッドに供給されたデータ（ＤＯＵＴ）
は図示せぬリード端子に伝えられ、集積回路チップの外
部へと出力されていく。

【００３７】次に、この第１の実施の形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭにデータを書き込む時の動作について
説明する。

【００３８】図１に示すＮＡＮＤ型ＥＥＰＲＯＭはデー
タを読み出すだけでなく、データを書き込める、あるい
は書き込まれていたデータの全てを一括して消去し、あ
るいは書き込まれていたデータの一部を部分的に消去
し、消去されたデータが記憶されていたエリアに、新た
なデータを書き込めるなどの機能を持つ。

【００３９】まず、データを書き込む時には、書き込む
べきデータ（ＤＩＮ）を、図示せぬリード端子からＩ／
Ｏパッドに供給する。Ｉ／Ｏパッドに供給されたデータ
は入力バッファ４０を介してＩ／Ｏデータバス３４に伝
えられる。Ｉ／Ｏデータバス３４に伝えられたデータ
は、データレジスタ／センスアンプ２６に供給される。

【００４０】データを、書き込みたいカラムのデータレ
ジスタ／センスアンプ２６に供給するために、膨大な数
のカラム選択線（ＣＳＬ）のうち、活性化させるべきカ
ラム選択線を、読み出し時と同様に、カラムアドレスを
用いて選択する。

【００４１】活性化されたカラム選択線は、カラム選択
信号をカラムゲート２８に与える。カラム選択信号が与
えられたカラムゲート２８は、ビット線を、データレジ
スタ／センスアンプ２６に接続する。

【００４２】選ばれたカラムゲート２８を介してデータ
レジスタ／センスアンプ２６に供給されたデータは、こ
こで保持／増幅される。

【００４３】データがデータレジスタ／センスアンプ２
６で保持／増幅された後、書き込むべきロウを選ぶため
に、膨大な数のロウ系選択線（ＣＧ・ＳＧ）のうち、活
性化させるべきロウ系選択線を、読み出し時と同様にし
て、ロウアドレスを用いて選択する。さらに選択された
ロウ系選択線のうち、セル１４のゲートに接続される制
御ゲート線（ＣＧ）には、ロウ系選択線ドライバ２４に
よって、書き込み用内部電圧ＶＰＰが与えられる。書き
込み用内部電圧ＶＰＰは、電源電圧ＶＣＣよりも高い電
圧である。

【００４４】これで、行列状にセルブロック１４が形成
されたメモリセルアレイ１０から、データを書き込むべ
きカラム、およびロウがそれぞれ選択されたことにな
る。ロウとカラムとが選択されることで、膨大な数のセ
ル１４の中から、データを書き込むべきセル１４が決定
され、書き込みが決定されたセル１４にデータが書き込
まれる。

【００４５】次に、書き込み用内部電圧ＶＰＰを発生さ
せるための回路を、その電圧を発生させる動作とともに
説明する。

【００４６】図１に示すように、書き込み用内部電圧Ｖ
ＰＰは、チップの中に形成された高電圧発生回路４２に
よって発生される。

【００４７】図３は、図１に示す高電圧発生回路４２の
ブロック図である。

【００４８】図３に示すように、高電圧発生回路４２
は、ブースターとして、チャージポンプ型の昇圧回路４
４を含んでいる。昇圧回路４４は、電源電圧ＶＣＣ（約
３．３Ｖ）を、昇圧用クロックφ１、φ２を使用して、
書き込み用内部電圧ＶＰＰまで昇圧する。昇圧用クロッ
クφ１、φ２は、リングオシレータなどの発振回路４６
により作られる。

【００４９】図４は、図３に示す昇圧回路４４の回路図
で、図５は、昇圧用クロックφ１、φ２の波形図であ
る。

【００５０】図４に示すように、昇圧回路４４は、電流
通路の一端およびゲートにそれぞれ電源電圧ＶＣＣが供
給されるＭＯＳＦＥＴ４８と、電流通路の一端およびゲ
ートをそれぞれ、ＭＯＳＦＥＴ４８の電流通路の他端に
接続したＭＯＳＦＥＴ５０と、一方の電極を、ＭＯＳＦ
ＥＴ５０の電流通路の一端に接続したコンデンサ５２と
からなるチャージポンプ回路５４を、複数段含む。これ
らのチャージポンプ回路５４は、ＭＯＳＦＥＴ５０の電
流通路の他端を、次段のＭＯＳＦＥＴ５０の電流通路の
一端に接続することにより、互いに縦続接続されてい
る。コンデンサ５２の他方の電極には、図５に示すよう
な、２相の昇圧用クロックφ１、φ２が交互に供給され
る。そして、最終段のＭＯＳＦＥＴ５０の電流通路の他
端より、電源電圧を昇圧した電圧、すなわち書き込み用
内部電圧ＶＰＰを得る。このように昇圧回路４４により
発生された書き込み用内部電圧ＶＰＰは、図１に示すよ
うに、ＶＰＰ電圧制限回路５６を用いて、一定値に制限
される。

【００５１】図６は、図３に示すＶＰＰ電圧制限回路５
６の回路図である。

【００５２】図６に示すように、ＶＰＰ電圧制限回路５
６は、直列接続された複数のツェナーダイオード５８を
含む。直列接続されたツェナーダイオード５８のカソー
ド側端部は、書き込み用内部電圧線６０に接続されてい
る。書き込み用内部電圧線６０は、昇圧回路４４とロウ
系選択線ドライバ２４とを互いに接続する。直列接続さ
れたツェナーダイオード５８のアノード側端部は、電圧
設定回路６２により設定される電圧ＶＡの供給点に接続
されている。

【００５３】直列接続されたツェナーダイオード５８
は、この例では３個であり、各ツェナーダイオード５８
のツェナーブレークダウン電圧Ｖｚはそれぞれ、５Ｖに
設定されている。このため、電圧制限回路５６における
ツェナーブレークダウン電圧Ｖｚは、１５Ｖである。昇
圧回路４４が発生する書き込み用内部電圧ＶＰＰは、電
圧制限回路５６によって、ツェナーブレークダウン電圧
Ｖｚと電圧ＶＡとの和、即ち、１５Ｖ＋ＶＡに制限され
る。

【００５４】ツェナーダイオード５８のアノード側端部
に供給される電圧ＶＡを設定するための電圧設定回路６
２は、図３に示すように、電圧発生回路６４と、参照電
圧発生回路６６と、電圧比較回路６８と、可変抵抗回路
７０とを含む。

【００５５】図７は、図３に示す電圧設定回路６２の回
路図である。

【００５６】以下、電圧発生回路６４から順に説明す
る。

【００５７】図７に示すように、電圧発生回路６４は、
電圧制限回路５６のアノード側端部と接地点との間に直
列に接続された９個の電圧分割用抵抗Ｒ１〜Ｒ９と、こ
れら抵抗Ｒ１〜Ｒ９の各直列接続点それぞれに、電流通
路の一端が接続され、他端が互いに共通に接続された８
個のＣＭＯＳ型トランスファゲート７２-0〜７２-7とを
含む。これら８個のトランスファゲート７２-0〜７２-7
のＮチャネル型ＭＯＳＦＥＴのゲート、Ｐチャネル型Ｍ
ＯＳＦＥＴのゲートには、それぞれ対応して相補な一対
の切替信号ＳＷ０， /ＳＷ０（先頭の /は反転信号を意
味する）〜ＳＷ７， /ＳＷ７が供給される。

【００５８】このような電圧発生回路６４は、電圧制限
回路５６のアノード側端部の電位と、接地との間の電圧
を、抵抗Ｒ１〜Ｒ９により、８通りに分割する。そし
て、切替信号ＳＷ０〜ＳＷ７を用いて、８個のトランス
ファゲート７２-0〜７２-7のうち、いずれか一つを導通
させることにより、８通りに分割される電圧のうち、い
ずれか一つを選べるようになっている。これによって、
互いに共通に接続されたトランスファゲート７２-0〜７
２-7の他端の電圧ＶＢを８通りに設定でき、さらにトラ
ンスファゲート７２-0〜７２-7のいずれか一つを導通さ
せることによって、８通り設定できる電圧ＶＢのうち、
いずれか一つを選ぶことができる。

【００５９】参照電圧発生回路６６は、中間電位ＶＭの
供給端と接地との間に直列に接続された２個のツェナー
ダイオード７４、７６と、ツェナーダイオード７４とツ
ェナーダイオード７６との接続点と、接地との間に直列
に接続された２個の抵抗７８、８０とを含む。

【００６０】このような参照電圧発生回路６６は、中間
電位ＶＭと接地との間の電位差を、ツェナーダイオード
７４、７６により２分割する。さらに２分割された電位
と接地との間の電位差を、抵抗７８、８０の抵抗比に応
じて分割することで、安定した参照電圧ＶＲを発生させ
る。

【００６１】電圧比較回路６８は、Ｐチャネル型ＭＯＳ
ＦＥＴ８２、８４と、駆動用Ｎチャネル型ＭＯＳＦＥＴ
８６、８８を含む差動型の演算増幅回路である。駆動用
Ｎチャネル型ＭＯＳＦＥＴ８６のゲートには、電圧発生
回路６４により選ばれた電圧ＶＢが供給され、他の駆動
用Ｎチャネル型ＭＯＳＦＥＴ８８のゲートには、参照電
圧発生回路６６により発生された参照電圧ＶＲが供給さ
れる。

【００６２】このような電圧比較回路６８は、電圧ＶＢ
と参照電圧ＶＲとを比較し、この比較動作に応じた電圧
ＶＬを、ＭＯＳＦＥＴ８４と駆動用ＭＯＳＦＥＴ８８と
の相互接続点より得る。

【００６３】また、駆動用ＭＯＳＦＥＴ８６の電流通路
の一端と駆動用ＭＯＳＦＥＴ８８の電流通路の一端とは
互いに共通に接続されている。この共通接続点と接地と
の間には、Ｎチャネル型ＭＯＳＦＥＴ９０の電流通路が
直列に接続されている。ＭＯＳＦＥＴ９０のゲートに
は、制御信号ＶＯＮが供給される。制御信号ＶＯＮが
“Ｈ”レベルになると、ＭＯＳＦＥＴ９０が導通する。
電圧比較回路６８の比較動作は、ＭＯＳＦＥＴ９０が導
通することによって始められる。

【００６４】なお、制御信号ＶＯＮは、例えばデータの
書き込み／読み出しシーケンスに応じて制御される。こ
れにより、電圧比較回路６８の比較動作は、例えばデー
タの書き込み／読み出しシーケンスに応じ、必要なとき
のみ行われるようにでき、消費電力の、無用な増加を抑
制することができる。

【００６５】可変抵抗回路７０は、電圧制限回路５６の
アノード側端部と接地との間に電流通路が直列に接続さ
れたＮチャネル型ＭＯＳＦＥＴ９２を含む。ＭＯＳＦＥ
Ｔ９２のゲートには、電圧比較回路６８から出力される
電圧ＶＬが供給される。

【００６６】このような可変抵抗回路７０は、その導通
抵抗が電圧ＶＬに応じて変化される。導通抵抗を電圧Ｖ
Ｌに応じて変化させることにより、降下電圧を変えるこ
とができる。このような降下電圧に応じた電圧ＶＡが、
電圧制限回路５６のアノード側端部に供給される。

【００６７】また、電圧制限回路５６のアノード側端部
と、互いに供給に接続されたトランスファゲート７２-0
〜７２-7の電流通路の他端との間には、コンデンサ９４
が接続されている。このコンデンサ９４は発振防止用の
ものである。

【００６８】次に、図３に示す高電圧発生回路４２の動
作を説明する。

【００６９】まず、昇圧用クロックφ１、φ２を、発振
回路４６から発振させる。発振された昇圧用クロックφ
１、φ２をそれぞれ、チャージポンプ型の昇圧回路４４
に供給する。チャージポンプ型の昇圧回路４４は、昇圧
用クロックφ１、φ２が供給されることによって、電源
電圧ＶＣＣを書き込み用内部電圧ＶＰＰに昇圧する。書
き込み用内部電圧ＶＰＰが充分に高まると、電圧制限回
路５６が働く。電圧制限回路５６は、書き込み用内部電
圧ＶＰＰを、図６を参照して説明したように３×Ｖｚ＋
ＶＡに制限する。

【００７０】さらに、電圧設定回路６２は、以下のよう
な動作により、電圧制限回路５６のアノード側端部に供
給する電圧ＶＡを設定する。

【００７１】まず、電圧設定回路６２に含まれている電
圧発生回路６４に供給される切替信号ＳＷ０〜ＳＷ７の
うち、切替信号ＳＷ３のみが“Ｈ”レベルにされてい
る、と仮定する。この状態では、図７に示す８個トラン
スファゲート７２-0〜７２-7のうち、トランスファゲー
ト７２-3のみが導通する。トランスファゲート７２-3の
みが導通したときの電圧ＶＢは、電圧ＶＢ出力の接続点
から、接地点までの抵抗値をＲＢ、電圧ＶＡ出力の接続
点から、電圧ＶＢ出力の接続点までの抵抗値をＲＡとお
いたとき、ＶＢ＝｛ＲＢ／（ＲＡ＋ＲＢ）｝×ＶＡであ
る。

【００７２】さらに電圧設定回路６２に含まれている電
圧比較回路６８は、図７に示す形の差動型の演算増幅回
路である。この形の演算増幅回路では、電圧ＶＢが、参
照電圧ＶＲと等しくなるように、比較動作される。この
ため、参照電圧ＶＲもまた、｛ＲＢ／（ＲＡ＋ＲＢ）｝
×ＶＡである。

【００７３】このような電圧設定回路６２が設定する電
圧ＶＡは、｛（ＲＡ＋ＲＢ）／ＲＢ｝×ＶＲ、より簡単
に記せば、１＋（ＲＡ／ＲＢ）×ＶＲである。この関係
から、（ＲＡ／ＲＢ）の値を変えることで、電圧ＶＡは
変わる。例えば抵抗値ＲＢを大きくし、抵抗値ＲＡを小
さくすると、電圧ＶＡが低くなって、書き込み用内部電
圧ＶＰＰを小さくできる。反対に抵抗値ＲＢを小さく
し、抵抗値ＲＡを大きくすると、電圧ＶＡが高くなっ
て、書き込み用内部電圧ＶＰＰを大きくできる。

【００７４】この例では、電圧ＶＡを、８通りの値に変
えることができる。この例では、切替信号ＳＷ０を
“Ｈ”レベルにし、トランスファゲート７２-0を導通さ
せたとき、抵抗値ＲＡが最小、抵抗値ＲＢが最大となる
ので、書き込み用内部電圧ＶＰＰは、最小の値に設定さ
れる。また、導通させるトランスファゲートを、７２-
1、７２-2、…、７２-7の順番で、順次シフトさせてい
くことにより、書き込み用内部電圧ＶＰＰの値を、順に
大きくしていくことができる。

【００７５】このような電圧設定回路６２を含む高電圧
発生回路４２を具備する、この発明の第１の実施の形態
に係るＮＡＮＤ型ＥＥＰＲＯＭでは、電圧制限回路５６
のアノード側端部に供給する電圧ＶＡを、切替信号ＳＷ
０〜ＳＷ７のいずれか一つを“Ｈ”レベルとして、導通
させるトランスファゲート７２-0〜７２-7を変えること
により、書き込み用内部電圧ＶＰＰの値を、８通りに変
化させることができる。

【００７６】さらに、この発明の第１の実施の形態に係
るＮＡＮＤ型ＥＥＰＲＯＭは、図１に示すように、書き
込み用内部電圧ＶＰＰを変化させるための複数の切替信
号ＳＷを発生させる、設定電圧選択回路１００を、チッ
プ内部に設けている。

【００７７】設定電圧選択回路１００は、設定電圧がプ
ログラムされるプログラム回路１０２と、プログラム回
路１０２のプログラム状態に応じて、複数の電圧設定用
信号ＬＴＦを発生させる電圧設定用信号発生回路１０４
と、設定用信号ＬＴＦをデコードし、複数の切替信号Ｓ
Ｗの一つを活性化させる切替信号デコーダ１０６とを含
む。

【００７８】図８は、図１に示すプログラム回路１０２
および電圧設定用信号発生回路１０４の回路図である。

【００７９】図８に示すように、プログラム回路１０２
は、書き込み用内部電圧をプログラムするためのヒュー
ズＦｎＰ（Ｆ０Ｐ〜Ｆ２Ｐ）と、電流通路の一端をヒュ
ーズＦｎＰに接続し、電流通路の他端を接地に接続した
Ｎチャネル型ＭＯＳＦＥＴ１０８-n（１０８-0〜１０８
-2とを含む。ＭＯＳＦＥＴ１０８-nのゲートにはそれぞ
れ、制御信号ＰＣＨＰ０が供給される。

【００８０】また、電圧設定用信号発生回路１０４は、
制御信号ＰＣＨＰ０の供給端に、入力端を接続した、偶
数段のインバータを含むバッファ回路１１０-n（１１０
-0〜１１０-2）と、バッファ回路１１０-nの出力端とヒ
ューズＦｎＰとの相互接続点に、入力端を接続し、偶数
段のインバータを含み、コマンド信号ＣＭ８８Ｈに応じ
て導通するバッファ回路１１２-n（１１２-0〜１１２-
2）とを含む。

【００８１】バッファ回路１１２-nの出力信号は、偶数
段のインバータを含むバッファ回路１１６-n（１１６-0
〜１１６-2）に入力され、バッファ回路１１６-nから、
設定用信号ＬＴＦｎ（ＬＴＦ０〜ＬＴＦ２）が出力され
る。

【００８２】この例では、上記ヒューズＦｎＰ、ＭＯＳ
ＦＥＴ１０８-n、バッファ回路１１０-n、バッファ回路
１１２-nがそれぞれ含まれた、設定用信号ＬＴＦｎを出
力する回路１１８を、３セット有している。これによ
り、設定電圧選択回路１００の内部では、３本の設定用
信号ＬＴＦ０〜ＬＴＦ２が発生される。発生された３本
の設定用信号ＬＴＦ０〜ＬＴＦ２はそれぞれ相補化され
る。相補化されて、６本となった設定用信号ＬＴＦ０，
/ＬＴＦ０〜ＬＴＦ２， /ＬＴＦ２はそれぞれ、デコー
ダ１０６に入力される。

【００８３】図９は、図１に示すデコーダ１０６の回路
図である。

【００８４】図９に示すように、デコーダ１０６は、設
定用信号ＬＴＦ０〜ＬＴＦ２をデコードするために、２
³ 個のデコード回路ＤＥＣ．０〜ＤＥＣ．７を有してい
る。

【００８５】デコード回路ＤＥＣ．０〜ＤＥＣ．７のそ
れぞれには、６本の設定用信号ＬＴＦ０， /ＬＴＦ０〜
ＬＴＦ２， /ＬＴＦ２のうち、対応する３本の設定用信
号が入力され、入力された３本の設定用信号のＮＡＮＤ
論理を出力するＮＡＮＤゲート回路１２２と、ＮＡＮＤ
ゲート回路１２２の出力端に、第１の入力端を接続し、
制御信号ＰＣＨＰ１の反転信号を出力するインバータ１
２４の出力端に、第２の入力端を接続し、制御信号ＰＣ
ＨＰ１の反転信号レベルと、ＮＡＮＤゲート回路１２２
の出力信号レベルとのＮＯＲ論理を出力するＮＯＲゲー
ト回路１２６と、ＮＯＲゲート回路１２６の出力端に、
入力端を接続した偶数段のインバータを含むバッファ回
路１２８とが含まれている。切替信号ＳＷ０はデコード
回路ＤＥＣ．０から、この例ではデコード回路ＤＥＣ．
０のバッファ回路１２８から出力される。同様に、切替
信号ＳＷ１はデコード回路ＤＥＣ．１から出力され、切
替信号ＳＷ２〜ＳＷ７は、デコード回路ＤＥＣ．２〜Ｄ
ＥＣ．７から順次出力される。

【００８６】なお、制御信号ＰＣＨＰ０は、書き込みシ
ーケンスの当初に“Ｈ”レベルとなる信号である。プロ
グラム回路１０２および電圧設定用信号発生回路１０４
はそれぞれ、制御信号ＰＣＨＰ０に応じて活性化され
る。これにより、プログラム回路１０２および電圧設定
用信号発生回路１０４をそれぞれ必要なときのみ活性化
することができる。これは、消費電力の無用な増加を抑
制する。

【００８７】また、制御信号ＰＣＨＰ１は、制御信号Ｐ
ＣＨＰ０が“Ｈ”レベルとなった後に“Ｈ”レベルとな
る信号である。デコーダ１０６もまた、制御信号ＰＣＨ
Ｐ０に応じて、必要なときのみ活性化することができ、
消費電力の、無用な増加が抑制される。

【００８８】さらに、切替信号ＳＷ０〜ＳＷ７をそれぞ
れ、ＮＡＮＤゲート回路１２２から直接に得るのではな
く、ＮＡＮＤゲート回路１２２の出力と、制御信号ＰＣ
ＨＰ１の反転信号とのＮＯＲ論理を出力するＮＯＲゲー
ト回路１２６を介して得ることにより、特に高電圧発生
回路４２の誤動作を防止できる。なぜならば、制御信号
ＰＣＨＰ１が“Ｌ”レベルのとき、つまりデコーダ１０
６を非活性な状態にしているとき、ＮＯＲゲート回路１
２６の出力の電位レベルは、ＮＡＮＤゲート回路１２２
の出力の電位レベルに関わらず、常に“Ｌ”レベルにで
きるためである。これによって、制御信号ＰＣＨＰ１が
“Ｌ”レベルのときは、全ての切替信号ＳＷ０〜ＳＷ７
の電位レベルを、常に“Ｌ”レベルにしておくことがで
きる。切替信号ＳＷ０〜ＳＷ７の電位レベルが“Ｌ”レ
ベルであると、図７に示したトランスファーゲート７２
-0〜７２-7は、全てオフされる。これにより、高電圧発
生回路４２の、予期せぬ動作、即ち誤動作を防止するこ
とができる。

【００８９】次に、図１に示す設定電圧選択回路１００
の動作を、図８および図９に示す回路図を参照しながら
説明する。

【００９０】まず、図８に示すように、３つのヒューズ
Ｆ０Ｐ〜Ｆ２Ｐの、ヒューズの切断状態は、８通りあ
る。ここで、ヒューズＦ０Ｐのみを切断し、ヒューズＦ
１Ｐ、Ｆ２Ｐをそれぞれ切断しなかったと仮定する。こ
の状態で制御信号ＰＣＨＰ０を“Ｈ”レベルにする。制
御信号ＰＣＨＰ０が“Ｈ”レベルになると、バッファ回
路１１０-0〜１１０-2の入力端にそれぞれ、“Ｈ”レベ
ルの信号が供給され、バッファ回路１１０-0〜１１０-2
の出力端からはそれぞれ、“Ｈ”レベルの信号が出力さ
れる。しかし、バッファ回路１１０-1および１１０-2の
出力端は、ＭＯＳＦＥＴ１０８-1、ＭＯＳＦＥＴ１０８
-2がそれぞれ導通することによって、ヒューズＦ１Ｐ、
Ｆ２Ｐを介して接地される。したがって、バッファ回路
１１２-0の入力端にのみ、“Ｈ”レベルの信号が供給さ
れる。バッファ回路１１２-0〜１１２-2はそれぞれ
“Ｈ”、“Ｌ”、“Ｌ”の信号を出力する。これによ
り、設定用信号ＬＴＦ０、ＬＴＦ１、ＬＴＦ２のレベル
はそれぞれ、“Ｈ”、“Ｌ”、“Ｌ”となる。これらの
レベルを持つ設定用信号ＬＴＦ０、ＬＴＦ１、ＬＴＦ２
はそれぞれ、デコード回路ＤＥＣ．０〜ＤＥＣ．７のＮ
ＡＮＤゲート回路１２２に入力される。ここで、ＮＡＮ
Ｄゲート回路１２２に入力される信号のレベルが、オー
ル“Ｈ”になるのは、設定用信号ＬＴＦ０と、反転設定
用信号 /ＬＴＦ１と、反転設定用信号 /ＬＴＦ２とが入
力されるデコード回路ＤＥＣ．０のＮＡＮＤゲート回路
１２２のみである。デコード回路ＤＥＣ．０〜ＤＥＣ．
７に含まれているＮＡＮＤゲート回路１２２のうち、デ
コード回路ＤＥＣ．０に含まれたＮＡＮＤゲート回路１
２２のみが“Ｌ”レベルの信号を出力する。この後、制
御信号ＰＣＨＰ１の信号が“Ｈ”レベルとなると、デコ
ード回路ＤＥＣ．０〜ＤＥＣ．７に含まれているＮＯＲ
ゲート回路１２６がそれぞれ活性化され、ＮＡＮＤゲー
ト回路１２２の出力の反転値を出力するようになる。し
たがって、デコード回路ＤＥＣ．０が出力する切替信号
ＳＷ０のみが“Ｈ”レベルとなり、他の切替信号ＳＷ１
〜ＳＷ７は全て、“Ｌ”レベルとなる。

【００９１】このように、この第１の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭが具備する、設定電圧選択回路
１００では、ヒューズＦ０Ｐのみをカットするプログラ
ムがなされたとき、切替信号ＳＷ０のみを“Ｈ”レベル
として出力することができる。

【００９２】図１０に、ヒューズＦｎＰの８通りの状態
と設定用信号の値との関係を示し、図１１にヒューズＦ
ｎＰの８通りの状態とデコーダへの入力値（設定用信
号）との関係を示し、図１２にヒューズＦｎＰの８通り
の状態とデコーダからの出力値（切替信号）との関係を
示す。

【００９３】さらに、この発明の第１の実施の形態に係
るＮＡＮＤ型ＥＥＰＲＯＭは、設定した書き込み用内部
電圧ＶＰＰの値を、装置をパッケージングした後でも分
解せずに知るために、図１に示すように、Ｉ／Ｏデータ
バス３４と出力バッファ３６とを互いに接続する配線中
にマルチプレクサ１３０を設けている。マルチプレクサ
１３０は、設定用信号ＬＴＦと出力データ信号ＤＯＵＴ
とを、制御信号ＮＲＬに応じてマルチプレクスする。制
御信号ＮＲＬを入力すると、設定用信号ＬＴＦは、Ｉ／
Ｏパッド群３８を介して集積回路チップの外部へと出力
される。これにより、チップをパッケージングした後で
も、チップを分解し、ヒューズの切断状況を目視せずと
も、書き込み用内部電圧の設定電圧を特定することがで
きる。

【００９４】なお、制御信号ＮＲＬは、例えばチップの
外部から入力される。

【００９５】図１３は、図１に示すマルチプレクサのブ
ロック図、図１４は、図１に示すマルチプレクサの回路
図である。

【００９６】図１３に示すように、Ｉ／Ｏデータバス３
４と出力バッファ３６とを互いに接続するデータ出力用
配線１３２-0〜１３２-7がある。データ出力用配線１３
２-0〜１３２-7はそれぞれ、配線１３２-0はデータ信号
ＤＯＵＴ０の出力用、配線１３２-1はデータ信号ＤＯＵ
Ｔ１の出力用、というように、８個の出力データ信号Ｄ
ＯＵＴ０〜ＤＯＵＴ７ごとに一つ一つ設けられている。
このような配線１３２-0〜１３２-7の途中に、マルチプ
レクサ１３０は接続されている。マルチプレクサ１３０
は、設定用信号ＬＴＦ０を出力用配線１３２-0に入力す
るための第１のマルチプレクサＭＰＸ．０と、設定用信
号ＬＴＦ１を出力用配線１３２-1に入力するための第２
のマルチプレクサＭＰＸ．１と、設定用信号ＬＴＦ２を
出力用配線１３２-2に入力するための第３のマルチプレ
クサＭＰＸ．２とを含む。マルチプレクサＭＰＸ．０〜
ＭＰＸ．２はそれぞれ制御信号ＮＲＬに応答して、設定
用信号ＬＴＦ０〜ＬＴＦ２を、データ信号ＤＯＵＴ０〜
ＤＯＵＴ２に代え、出力バッファ３６を介してＩ／Ｏパ
ッド群３８に設けられたパッドＩ／Ｏ０〜Ｉ／Ｏ２に供
給する。パッドＩ／Ｏ０〜Ｉ／Ｏ２に供給された設定用
信号ＬＴＦ０〜ＬＴＦ２はそれぞれ、図示せぬリード端
子を介して、チップの外部へと出力される。

【００９７】図１４に示すように、マルチプレクサＭＰ
Ｘ．０〜ＭＰＸ．２は、電流通路の一端にデータ信号Ｄ
ＯＵＴ０〜ＤＯＵＴ２を受け、電流通路の他端よりデー
タ信号ＤＯＵＴ０〜ＤＯＵＴ２を出力する、データ信号
ＤＯＵＴ導通用ＣＭＯＳ型トランスファゲート１３４-0
〜１３４-2と、電流通路の一端に設定用信号ＬＴＦ０〜
ＬＴＦ２を受け、電流通路の他端をそれぞれ、トランス
ファゲート１３４-0〜１３４-2の出力端に出力する、設
定信号ＬＴＦ導通用ＣＭＯＳ型トランスファゲート１３
６-0〜１３６-2とを含む。

【００９８】トランスファゲート１３４-0〜１３４-2の
Ｎチャネル型ＭＯＳＦＥＴのゲートには制御信号ＮＲＬ
が入力され、Ｐチャネル型ＭＯＳＦＥＴのゲートには反
転制御信号 /ＮＲＬが入力される。また、トランスファ
ゲート１３６-0〜１３６-2のＮチャネル型ＭＯＳＦＥＴ
のゲートには反転制御信号 /ＮＲＬが入力され、Ｐチャ
ネル型ＭＯＳＦＥＴのゲートには制御信号ＮＲＬが入力
される。これにより、制御信号ＮＲＬが“Ｈ”レベルの
とき、トランスファゲート１３４-0〜１３４-2のみがそ
れぞれ導通し、データ信号ＤＯＵＴ０〜ＤＯＵＴ２が、
出力バッファ３６を介してパッドＩ／Ｏ０〜Ｉ／Ｏ２へ
と出力される。一方、制御信号ＮＲＬを“Ｌ”レベルと
すると、トランスファゲート１３４-0〜１３４-2がオフ
し、トランスファゲート１３６-0〜１３６-2が導通す
る。これにより、設定用信号ＬＴＦ０〜ＬＴＦ２が、出
力バッファ３６を介してパッドＩ／Ｏ０〜Ｉ／Ｏ２へと
出力される。

【００９９】なお、設定された書き込み用内部電圧ＶＰ
Ｐの値を知るためには、設定用信号ＬＴＦではなく、設
定電圧選択回路１００が最終的に出力する切替信号ＳＷ
を外部に出力するようにしても良い。

【０１００】しかし、切替信号ＳＷではなく、設定電圧
選択回路１００の内部で発生された設定用信号ＬＴＦを
外部に出力することで、配線数を減らすことができ、集
積回路の高密度化に有用である。なぜならば、切替信号
ＳＷは、複数の設定用信号ＬＴＦがデコードされた結
果、得られた信号であるため、設定用信号ＬＴＦが３本
あれば２³ 本、さらに設定用信号ＬＴＦが４本あれば２
⁴ 本と、設定用信号ＬＴＦのべき乗で増加するからであ
る。したがって、設定用信号ＬＴＦを外部に出力するこ
とで、配線数を減らすことができる。

【０１０１】さらに、設定された書き込み用内部電圧Ｖ
ＰＰの値を、正確に出力しているかどうかを知るために
は、図７に示す電圧ＶＬを増幅して、外部に出力する。
電圧ＶＬの出力、もしくはそれを増幅した信号の出力が
“Ｈ”レベルを出力すれば、設定された書き込み用内部
電圧ＶＰＰの値を、正確に出力している、とみなすこと
ができる。

【０１０２】以上のように、この発明の第１の実施の形
態に係るＮＡＮＤ型ＥＥＰＲＯＭでは、書き込み用内部
電圧ＶＰＰを、切替信号ＳＷによって、幾つかの値のな
かから選ぶための、高電圧発生回路４２を具備すること
により、例えばセルの加工バラツキによる特性の変化に
合わせて、書き込み用内部電圧ＶＰＰを変えることがで
きる、装置を得ることができる。

【０１０３】さらに、書き込み用内部電圧ＶＰＰをプロ
グラムするための、設定電圧選択回路１００を具備する
ことにより、上記書き込み用内部電圧ＶＰＰをチップ毎
にプログラムできる装置を得ることができる。

【０１０４】さらに、設定用信号ＬＴＦをチップの外部
に出力するための、マルチプレクサ１３０を具備するこ
とにより、チップをパッケージングした後でも、パッケ
ージを分解することなく、設定された書き込み用内部電
圧ＶＰＰを知ることができる。パッケージを分解するこ
となく、設定された書き込み用内部電圧ＶＰＰを知るこ
とができるのは、チップが異常な動作をしたとき、その
原因の究明に有用である。その一例は、例えばパッケー
ジを分解せずに、即ち集積回路を壊さずに異常な動作の
究明が可能になるなどである。

【０１０５】次に、この発明の第２の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭを説明する。

【０１０６】この第２の実施の形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭは、第１の実施の形態に係るＮＡＮＤ型ＥＥ
ＰＲＯＭを、チップの外部からの信号の入力により、書
き込み用内部電圧ＶＰＰを様々に設定できるようにした
ものである。これにより、ヒューズを切断する前に、事
前に装置の動作を、書き込み用内部電圧ＶＰＰを様々な
値を用いながら検証でき、最適な書き込み用内部電圧Ｖ
ＰＰの値を、チップ毎に知ることができる。しかも、動
作の検証により明らかとされた最適な値は、ヒューズに
より、半永久的に決定することができる。

【０１０７】図１５は、この発明の第２の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭのブロック図である。

【０１０８】図１５に示すように、図１に示すＮＡＮＤ
型ＥＥＰＲＯＭと、特に異なるところは、設定電圧選択
回路１００´である。設定電圧選択回路１００´は、外
部からの信号の入力により、設定用信号ＬＴＦを様々に
変えることができるテストプログラム回路１４０を含ん
でいる。

【０１０９】図１６は、図１５に示すプログラム回路１
０２、電圧設定用信号発生回路１０４、およびテストプ
ログラム回路１４０の回路図である。

【０１１０】図１６に示すように、プログラム回路１０
２および電圧設定用信号発生回路１０４の構成はそれぞ
れ、図１に示すＮＡＮＤ型ＥＥＰＲＯＭが具備するもの
と、同様である。テストプログラム回路１４０は、外部
から入力された信号により、保持しているデータの変更
が可能なラッチ回路１４２-n（１４２-0〜１４２-2）
と、ラッチ回路１４２-nの出力端に、入力端を接続し、
偶数段のインバータを含み、コマンド信号ＣＭ８８Ｈに
応じて導通するバッファ回路１４４-n（１４４-0〜１４
４-2）とを含む。バッファ回路１４４-nは、コマンド信
号ＣＭ８８Ｈによって、バッファ回路１１２-n（１１２
-0〜１１２-2）と相補的に動作される。そして、その出
力端はそれぞれ、バッファ回路１１２-nの出力端と、Ｎ
ＡＮＤゲート回路１１４-nの第１の入力端とを互いに接
続する配線に接続されている。これにより、バッファ回
路１４４-nの出力信号を、バッファ回路１１２-nの出力
信号に変えて、ＮＡＮＤゲート回路１１４-nの第１の入
力端に入力することができる。

【０１１１】ラッチ回路１４２-nはそれぞれ、第１のイ
ンバータ１４６-n（１４６-0〜１４６-2）と、入力端
を、第１のインバータ１４６-nの出力端に接続した第２
のインバータ１４８-n（１４８-0〜１４８-2）と、第１
のインバータ１４６-nの入力端と第２のインバータ１４
８-nの出力端との間に、電流通路を直列に接続したＣＭ
ＯＳ型トランスファゲート１５０-n（１５０-0〜１５０
-2）とを含む。ＣＭＯＳ型トランスファゲート１５０-n
のＮチャネル型ＭＯＳＦＥＴのゲートには、制御信号Ｆ
ＶＰＰが入力され、Ｐチャネル型ＭＯＳＦＥＴのゲート
には、反転制御信号 /ＦＶＰＰが入力される。トランス
ファゲート１５０-nの電流通路と第２のインバータ１４
８-nの出力端との相互接続点は、バッファ回路１４４-n
の入力端に接続されている。

【０１１２】また、トランスファゲート１５０-nの電流
通路と第１のインバータ１４６-nの入力端との相互接続
点には、電流通路の一端に、入力信号ＤＩＮｎＳ（ＤＩ
Ｎ０Ｓ〜ＤＩＮ２Ｓ）が入力され、入力された信号ＤＩ
ＮｎＳを、ラッチ回路１４２-nに転送するためのＣＭＯ
Ｓ型トランスファゲート１５２-n（１５２-0〜１５２-
2）の電流通路の他端が接続されている。転送用のＣＭ
ＯＳ型トランスファゲート１５２-nのＮチャネル型ＭＯ
ＳＦＥＴのゲートには、反転制御信号 /ＦＶＰＰが入力
され、Ｐチャネル型ＭＯＳＦＥＴのゲートには、制御信
号ＦＶＰＰが入力される。これにより、転送用のＣＭＯ
Ｓ型トランスファゲート１５２-nは、ラッチ回路１４２
-nの内部に設けられているＣＭＯＳ型トランスファゲー
ト１５０-nと相補的に動作される。

【０１１３】さらに、トランスファゲート１５０-nの電
流通路と第１のインバータ１４６-nの入力端との相互接
続点には、ラッチ回路１４２-nに、初期データを書き込
むためのＮチャネル型ＭＯＳＦＥＴ１５４の電流通路の
一端が接続されている。初期データ書き込み用ＭＯＳＦ
ＥＴ１５４の電流通路の他端は接地され、そのゲートに
は、制御信号Ｐ４ＶＯＮが入力される。この制御信号Ｐ
４ＶＯＮは、例えば電源投入時に“Ｈ”パルスとなる信
号であり、制御信号Ｐ４ＶＯＮが“Ｈ”パルスの期間、
初期データ書き込み用ＭＯＳＦＥＴ１５４が導通し、第
１のインバータ１４６-nの入力端に“Ｌ”レベルの信号
を与える。これにより、バッファ回路１４４-0に“Ｌ”
レベルの信号を与えるようにしている。

【０１１４】なお、コマンド信号ＣＭ８８Ｈは、書き込
み用内部電圧ＶＰＰの値を試験的に設定するときに
“Ｈ”レベルになり、ヒューズＦｎＰにより設定された
書き込み用内部電圧ＶＰＰを使うときには“Ｌ”レベル
となる信号である。

【０１１５】次に、図１５に示す設定電圧選択回路１０
０´の動作を、図１６の回路図を参照しながら説明す
る。

【０１１６】ヒューズＦ０Ｐ〜Ｆ２Ｐを切断した後の動
作は、上記した第１の実施の形態に係るＮＡＮＤ型ＥＥ
ＰＲＯＭと同様であるので省略し、テストプログラムを
行うときの動作のみ説明する。

【０１１７】まず、装置に電源を投入する。この電源の
投入を受けて、制御信号Ｐ４ＶＯＮが一時的に“Ｈ”レ
ベルとなり、ＭＯＳＦＥＴ１５４が導通し、ラッチ回路
１４２-0〜１４２-2それぞれに、同じデータが書き込ま
れる。書き込まれたデータは、バッファ回路１４４-0〜
１４４-2の入力端それぞれに“Ｌ”レベルを供給するデ
ータである。

【０１１８】このとき、制御信号ＦＶＰＰは“Ｈ”レベ
ルとされていて、トランスファゲート１５０-0〜１５０
-2をそれぞれ導通させ、トランスファゲート１５２-0〜
１５２-2をそれぞれオフさせている。

【０１１９】さらに、制御信号ＰＣＨＰ０は“Ｌ”レベ
ルとされ、ＮＡＮＤゲート回路１１４-0〜１１４-2それ
ぞれの第２の入力端にも“Ｌ”レベルの信号が供給され
ている。したがって、ＮＡＮＤゲート回路１１４-0〜１
１４-2はそれぞれ、“Ｈ”レベルの信号を出力し、設定
用信号ＬＴＦ０〜ＬＴＦ２は全て“Ｌ”レベルになって
いる。

【０１２０】この後、書き込み用内部電圧ＶＰＰをテス
トするために、入力信号ＤＩＮ０Ｓ〜ＤＩＮ２Ｓの値
を、８通りの組み合わせで入力する。組み合わせの例の
一つとして、入力信号ＤＩＮ０Ｓを“Ｈ”レベル、入力
信号ＤＩＮ１ＳおよびＤＩＮ２Ｓを“Ｌ”レベルとした
状態を説明する。

【０１２１】まず、入力信号ＤＩＮ０Ｓを“Ｈ”レベ
ル、入力信号ＤＩＮ１ＳおよびＤＩＮ２Ｓを“Ｌ”レベ
ルとする。この後、制御信号ＦＶＰＰを“Ｌ”レベルに
する。制御信号ＦＶＰＰを“Ｌ”レベルにすると、トラ
ンスファゲート１５２-0〜１５２-2がそれぞれ導通し、
トランスファゲート１５０-0〜１５０-2がそれぞれオフ
する。これにより、入力信号ＤＩＮ０Ｓ〜ＤＩＮ２Ｓが
それぞれ、ラッチ回路１４２-0〜１４２-2に転送され
る。入力信号ＤＩＮ０Ｓ〜ＤＩＮ２Ｓがそれぞれ、ラッ
チ回路１４２-0〜１４２-2に転送された後、この後、制
御信号ＦＶＰＰを“Ｈ”レベルとし、トランスファゲー
ト１５２-0〜１５２-2をそれぞれオフさせ、トランスフ
ァゲート１５０-0〜１５０-2をそれぞれ導通させる。こ
れにより、入力信号ＤＩＮ０Ｓ〜ＤＩＮ２Ｓに応じたデ
ータが、ラッチ回路１４２-0〜１４２-2に保持される。
この例では、ラッチ回路１４２-0〜１４２-2が保持する
データが、初期のデータと比較して、ラッチ回路１４２
-0が保持するデータのみが反転している。

【０１２２】なお、この動作は、ＭＯＳＦＥＴ１５４が
オフした後に行われる。

【０１２３】さらに、コマンド信号ＣＭ８８Ｈを“Ｈ”
レベルとし、バッファ回路１４４-0〜１４４-2を活性状
態し、反対にバッファ回路１１２-0〜１１２-2は非活性
状態にする。このため、ＮＡＮＤゲート回路１１４-0〜
１１４-2それぞれの第１の入力端には、ラッチ回路１４
２-0〜１４２-2が保持したデータに応じて、バッファ回
路１４４-0〜１４４-2より、“Ｈ”レベル、または
“Ｌ”レベルの信号が供給されるようになる。

【０１２４】次に、制御信号ＰＣＨＰ０を“Ｈ”レベル
にする。制御信号ＰＣＨＰ０が“Ｈ”レベルの間、ＮＡ
ＮＤゲート１１４-0〜１１４-2が活性化される。活性化
されたＮＡＮＤゲート１１４-0〜１１４-2のうち、ＮＡ
ＮＤゲート１１４-0のみ、“Ｌ”レベルを出力する。こ
の結果、設定用信号ＬＴＦ０、ＬＴＦ１、ＬＴＦ２のレ
ベルはそれぞれ、“Ｈ”、“Ｌ”、“Ｌ”となる。

【０１２５】この状態は、図８を参照しながら説明した
通り、ヒューズＦ０Ｐのみを切断した状態と、等価であ
る。したがって、デコード回路ＤＥＣ．０が出力する切
替信号ＳＷ０のみが“Ｈ”レベルとなり、他の切替信号
ＳＷ１〜ＳＷ７は全て、“Ｌ”レベルとなる。

【０１２６】この状態で、書き込み動作を行う。この書
き込みが動作が遅すぎる、即ち、メモリセルのしきい値
が、所定のしきい値にシフトするまでに、時間が掛かり
過ぎる場合は、書き込み内部電圧ＶＰＰを高める操作を
行う。

【０１２７】この例では、切替信号ＳＷ０のみが“Ｈ”
レベルとなり、他の切替信号ＳＷ１〜ＳＷ７は全て、
“Ｌ”レベルとなるので、図１２に示す図を参照する
と、書き込み内部電圧ＶＰＰが１７Ｖに設定されている
ことになる。

【０１２８】書き込み内部電圧ＶＰＰを１７Ｖから１８
Ｖに高めるには、図１０に示す図のように、ヒューズＦ
１Ｐを切断すれば良い。したがって、今度は入力信号Ｄ
ＩＮ１Ｓを“Ｈ”レベルとし、入力信号ＤＩＮ０Ｓおよ
びＤＩＮ２Ｓをそれぞれ“Ｌ”レベルとする。

【０１２９】このように、図１６に示すようなテストプ
ログラム回路１４０を具備するＮＡＮＤ型ＥＥＰＲＯＭ
によれば、入力信号ＤＩＮ０Ｓ〜ＤＩＮ２Ｓを“Ｈ”レ
ベル、“Ｌ”とすることによって、ヒューズＦ０Ｐ〜ヒ
ューズＦ２Ｐの切断状態を、実現することができる。こ
のため、ヒューズＦ０Ｐ〜ヒューズＦ２Ｐの切断する前
に、どのヒューズを切断すれば良いか、即ち、書き込み
用内部電圧ＶＰＰをどの程度の値に設定すれば良いのか
を、テストによって、最適に決めることができる。

【０１３０】なお、第１の実施の形態および第２の実施
の形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは、ヒューズの
切断処理を最小限するために、最も数が多くなると推測
される書き込み用内部電圧ＶＰＰのとき、ヒューズの切
断なしとしている。

【０１３１】図１０に示す例では、状態４のとき、ヒュ
ーズの切断がない。この状態４は、図１２に示すよう
に、書き込み用内部電圧ＶＰＰ２０Ｖである。即ち、第
１の実施の形態および第２の実施の形態に係るＮＡＮＤ
型ＥＥＰＲＯＭは、書き込み用内部電圧ＶＰＰが２０Ｖ
になるように、回路やセルが設計されている。

【０１３２】また、入力信号ＤＩＮ０ＳおよびＤＩＮ２
Ｓは、Ｉ／Ｏパッド群３８を介して、装置の内部に入力
する。

【０１３３】図１７は、図１５に示すマルチプレクサ付
近のブロック図である。

【０１３４】図１７に示すように、Ｉ／Ｏデータバス３
４と入力バッファ４０とを互いに接続するデータ入力用
配線１５６-0〜１５６-7がある。データ入力用配線１５
６-0〜１５６-7はそれぞれ、配線１５６-0はデータ信号
ＤＩＮ０の入力用、配線１５６-1はデータ信号ＤＩＮ１
の入力用、というように、８個の出力データ信号ＤＩＮ
０〜ＤＩＮ７ごとに一つ一つ設けられている。このよう
な配線１５６-0〜１５６-7のうち、配線１５６-0〜１５
６-2の途中に、ＤＩＮ０Ｓ〜ＤＩＮ２Ｓを、テストプロ
グラム回路１４０に導くための配線１５８-0〜１５８-2
がそれぞれ接続されている。

【０１３５】チップの外部から、図示せぬリード端子を
介してパッドＩ／Ｏ０〜Ｉ／Ｏ２に供給された入力信号
ＤＩＮ０Ｓ〜ＤＩＮ２Ｓはそれぞれ、配線１５６-0〜１
５６-2に入力され、さらに配線１５６-0〜１５６-2に接
続された配線１５８-0〜１５８-2に入力される。そし
て、配線１５８-0〜１５８-2からテストプログラム回路
１４０へと入力される。

【０１３６】次に、この発明の第３の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭを説明する。

【０１３７】この第３の実施の形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭは、第１の実施の形態に係るＮＡＮＤ型ＥＥ
ＰＲＯＭが具備する、切替信号に応じて、電圧を切り替
えることができる高電圧発生回路４２を利用して、一つ
の高電圧発生回路４２から、書き込み用内部電圧ＶＰＰ
と消去用内部電圧ＶＥＥとをそれぞれ発生できるように
したものである。これにより、書き込み用内部電圧ＶＰ
Ｐおよび消去用内部電圧ＶＥＥごとに高電圧発生回路４
２を用意する必要が無くなり、その回路の量が最小限に
とどめられるとともに、装置のチップ面積を小さくする
ことができる。

【０１３８】図１８は、この発明の第３の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭのブロック図である。

【０１３９】図１８に示すように、図１に示すＮＡＮＤ
型ＥＥＰＲＯＭ、および図１５に示すＮＡＮＤ型ＥＥＰ
ＲＯＭと、特に異なるところは、設定電圧選択回路１０
０”である。

【０１４０】設定電圧選択回路１００”は、書き込み用
内部電圧ＶＰＰがプログラムされる、データ書き込み用
のプログラム回路１０２Ｐおよび消去用内部電圧ＶＥＥ
がプログラムされるデータ消去用のプログラム回路１０
２Ｅと、プログラム回路１０２Ｐのプログラム状態に応
じて、複数の設定用信号ＬＴＦを発生させるデータ書き
込み用の電圧設定用信号発生回路１０４Ｐおよびプログ
ラム回路１０２Ｅのプログラム状態に応じて、複数の設
定用信号ＬＴＦを発生させるデータ消去用の電圧設定用
信号発生回路１０４Ｅと、設定用信号ＬＴＦをデコード
し、複数の切替信号ＳＷの一つを活性化させるデータ書
き込み用の切替信号デコーダ１０６Ｐおよびデータ消去
用の切替信号デコーダ１０６Ｅと、外部からの信号の入
力により、設定用信号ＬＴＦを様々に変えることができ
るデータ書き込み用テストプログラム回路１４０Ｐおよ
びデータ消去用テストプログラム回路１４０Ｅとを含
む。

【０１４１】図１９は、図１８に示すプログラム回路１
０２Ｐ、１０２Ｅ、電圧設定用信号発生回路１０４Ｐ、
１０４Ｅ、およびテストプログラム回路１４０Ｐ、１４
０Ｅの回路図、図２０は、図１８に示すプログラム回路
１０２Ｐ、１０２Ｅ、電圧設定用信号発生回路１０４
Ｐ、１０４Ｅ、およびテストプログラム回路１４０Ｐ、
１４０Ｅのブロック図である。

【０１４２】図１９に示すように、プログラム回路１０
２Ｐおよび１０２Ｅのプログラム状態、あるいはテスト
プログラム回路１４０Ｐおよび１４０Ｅのプログラム状
態に応じて、設定用信号ＬＴＦｎを発生させる回路は、
書き込み時に使用される回路１６０Ｐと、消去時に使用
される回路１６０Ｅとの２つに大きく分けることができ
る。そして、この例では、バッファ回路１１６ＰＥ-nに
よって、回路１６０Ｐの出力信号と回路１６０Ｅの出力
信号とのＮＡＮＤ論理を取り、このＮＡＮＤ論理より、
複数の設定用信号ＬＴＦｎを得ている。

【０１４３】さらに、回路１６０Ｐには、第２の実施の
形態に係る装置と同様なテストプログラム回路１４０Ｐ
が含まれ、回路１６０Ｅにはテストプログラム回路１４
０Ｐの構成に準じた構成を持つテストプログラム回路１
４０Ｅが含まれている。このため、第３の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭでは、第２の実施の形態に
おいて説明したような、書き込み動作のテストを行える
とともに、さらに消去動作のテストをも行うことができ
る。消去動作のテストを行うときには、書き込み動作の
テストのときと同様に、消去動作テスト用制御信号ＦＶ
ＰＥにより、入力信号ＤＩＮｎＳをラッチ回路１４２Ｅ
-nに取り込み、入力信号ＤＩＮｎＳに応じたデータをラ
ッチ回路１４２Ｅ-nに保持させれば良い。このラッチ回
路１４２Ｅ-nに保持されたデータは、消去用プログラム
回路１０２Ｅに含まれているヒューズＦｎＥの切断状態
に対応される。

【０１４４】回路１６０Ｐは、第１、第２の実施の形態
において説明された、書き込み用内部電圧ＶＰＰを試験
的に設定して書き込みシーケンスを指定するコマンド信
号ＣＭ８８Ｈにより制御され、回路１６０Ｅは、消去用
内部電圧ＶＥＥを試験的に設定して消去シーケンスを指
定するコマンド信号ＣＭ６６Ｈにより制御される。

【０１４５】回路１６０Ｐおよび回路１６０Ｅの動作を
概略的に説明すると、次のようになる。

【０１４６】まず、コマンド信号ＣＭ８８Ｈおよびコマ
ンド信号ＣＭ６６Ｈはともに“Ｌ”レベルであるとき
は、回路１６０Ｐの出力信号および回路１６０Ｅの出力
信号のいずれもが“Ｈ”レベルとされ、全ての設定用信
号ＬＴＦｎが“Ｌ”レベルに固定される。

【０１４７】この状態で、通常の書き込みシーケンス時
には、制御信号ＰＣＨＰ０が“Ｈ”レベル、制御信号Ｐ
ＣＨＥ０が“Ｌ”レベルとなり、設定用信号ＬＴＦｎは
それぞれ、ヒューズＦｎＰの状態に応じた値となる。つ
まり、ヒューズＦｎＰが切断されていれば設定用信号Ｌ
ＴＦｎは“Ｈ”レベルとなり、ヒューズＦｎＰが切断さ
れていなければ設定用信号ＬＴＦｎは“Ｌ”レベルとな
る。

【０１４８】一方、通常の消去シーケンス時には、制御
信号ＰＣＨＥ０が“Ｈ”レベル、制御信号ＰＣＨＰ０が
“Ｌ”レベルとなり、設定用信号ＬＴＦｎはそれぞれ、
ヒューズＦｎＥの状態に応じた値となる。つまり、ヒュ
ーズＦｎＥが切断されていれば設定用信号ＬＴＦｎは
“Ｈ”レベルとなり、ヒューズＦｎＥが切断されていな
ければ設定用信号ＬＴＦｎは“Ｌ”レベルとなる。

【０１４９】また、書き込み用内部電圧ＶＰＰを試験的
に設定しての、書き込みシーケンス時には、コマンド信
号ＣＭ８８Ｈが“Ｈ”レベルとされ、コマンド信号ＣＭ
６６Ｈが“Ｌ”レベルのままとされる。このときには、
制御信号ＰＣＨＥ０が“Ｌ”レベルであるから、回路１
６０Ｅの出力信号が“Ｈ”レベルのまま、回路１６０Ｐ
の出力信号がラッチ回路１４２Ｐ-nのラッチ状態に応じ
て変化する。回路１６０Ｐの出力信号が“Ｈ”レベルで
あると、設定用信号ＬＴＦｎは“Ｌ”レベルに、一方、
回路１６０Ｐの出力信号が“Ｌ”レベルであると、設定
用信号ＬＴＦｎは“Ｈ”レベルとなる。

【０１５０】また、消去用内部電圧ＶＥＥを試験的に設
定しての、消去シーケンス時には、コマンド信号ＣＭ６
６Ｈが“Ｈ”レベルとされ、コマンド信号ＣＭ８８Ｈが
“Ｌ”レベルのままとされる。このときには、試験的な
書き込みシーケンスのときと異なり、回路１６０Ｐの出
力信号が“Ｈ”レベルのまま、回路１６０Ｅの出力信号
がラッチ回路１４２Ｅ-nのラッチ状態に応じて変化す
る。回路１６０Ｅの出力信号が“Ｈ”レベルであると、
設定用信号ＬＴＦｎは“Ｌ”レベルに、一方、回路１６
０Ｅの出力信号が“Ｌ”レベルであると、設定用信号Ｌ
ＴＦｎは“Ｈ”レベルとなる。

【０１５１】図２０のブロック図に示すように、この第
３の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭでは、図
１９に示す回路を、３セット具備している。図２０に示
すブロックにおいて、参照符号１６２により示されるブ
ロックが、図１９に示す回路に対応する。

【０１５２】図２１は、複数の設定用信号ＬＴＦをデコ
ードし、複数の切替信号ＳＷを出力するデコーダ１０６
Ｐおよび１０６Ｅの回路図である。

【０１５３】図２１に示すように、デコーダ１０６Ｐお
よび１０６Ｅは、デコード回路ＤＥＣ．ｎ（ＤＥＣ．０
〜ＤＥＣ．７）を含む。デコード回路ＤＥＣ．ｎはそれ
ぞれ、書き込み時に使用される回路１６４Ｐと、消去時
に使用される回路１６４Ｅとを含む。この例では、回路
１６４Ｐの出力信号と回路１６４Ｅの出力信号のＯＲ論
理を取り、このＯＲ論理より、複数の切替信号ＳＷｎ
（ＳＷ０〜ＳＷ７）を得ている。

【０１５４】回路１６４Ｐは、第１の実施の形態におい
て説明された、制御信号ＰＣＨＰ０が“Ｈ”レベルとな
った後に、“Ｈ”レベルとなる制御信号ＰＣＨＰ１によ
り制御される。また、回路１６４Ｅは、制御信号ＰＣＨ
Ｅ０が“Ｈ”レベルとなった後に、“Ｈ”レベルとなる
制御信号ＰＣＨＥ１により制御される。

【０１５５】回路１６４Ｐおよび回路１６４Ｅの動作を
概略的に説明すると、次のようになる。

【０１５６】まず、制御信号ＰＣＨＰ１および制御信号
ＰＣＨＥ１がそれぞれ“Ｌ”レベルのとき、回路１６４
Ｐの出力信号および回路１６４Ｅの出力信号はそれぞ
れ、“Ｌ”レベルとされ、全ての切替信号ＳＷｎが
“Ｌ”レベルに固定される。

【０１５７】また、書き込みシーケンスのとき、制御信
号ＰＣＨＰ１が“Ｈ”レベル、制御信号ＰＣＨＥ１が
“Ｌ”レベルとされると、回路１６４Ｅの出力信号が
“Ｌ”レベルのまま、回路１６４Ｐの出力信号のみが、
ＮＡＮＤゲート回路１２２Ｐの出力信号のレベルに応じ
て変化する。回路１６４Ｐの出力信号が“Ｈ”レベルで
あると、切替信号ＳＷｎは“Ｈ”レベルに、一方、回路
１６４Ｐの出力信号が“Ｌ”レベルであると、切替信号
ＳＷｎは“Ｌ”レベルとなる。

【０１５８】また、消去シーケンスのとき、制御信号Ｐ
ＣＨＥ１が“Ｈ”レベル、制御信号ＰＣＨＰ１が“Ｌ”
レベルとされると、回路１６４Ｐの出力信号が“Ｌ”レ
ベルのまま、回路１６４Ｅの出力信号のみが、ＮＡＮＤ
ゲート回路１２２Ｅの出力信号のレベルに応じて変化す
る。回路１６４Ｅの出力信号が“Ｈ”レベルであると、
切替信号ＳＷｎは“Ｈ”レベルに、一方、回路１６４Ｅ
の出力信号が“Ｌ”レベルであると、切替信号ＳＷｎは
“Ｌ”レベルとなる。

【０１５９】図２２に、消去用ヒューズＦｎＥの８通り
の状態と設定用信号の値との関係を示し、図２３にヒュ
ーズＦｎＥの８通りの状態とデコーダへの入力値（設定
用信号）との関係を示し、図２４にヒューズＦｎＥの８
通りの状態とデコーダからの出力値（切替信号）との関
係を示す。

【０１６０】なお、この第３の実施の形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭにおいて、書き込み用ヒューズＦｎＰ
の８通りの状態と、設定用信号の値、デコーダへの入力
値（設定用信号）およびデコーダからの出力値とのそれ
ぞれの関係は、図１０、図１１、図１２に示したものと
同様である。

【０１６１】この第３の実施の形態に係るＮＡＮＤ型Ｅ
ＥＰＲＯＭは、図１８に示すように、書き込み用内部電
圧ＶＰＰの発生、および消去用内部電圧ＶＥＥの発生に
それぞれ、一つの高電圧発生回路４２を共通に使用す
る。一つの高電圧発生回路４２で発生された書き込み用
内部電圧ＶＰＰはロウ系選択線ドライバ２４に供給さ
れ、また、消去用内部電圧ＶＥＥはロウ系選択線ドライ
バ２４、およびメモリセルアレイ１０の内部に設けられ
た、セルが形成されるウェルおよび基板に供給される。
このため、高電圧発生回路４２が発生する内部電圧の供
給先を、書き込みシーケンスのときと、消去シーケンス
のときとで、切り替える必要がある。このように、高電
圧発生回路４２が発生する内部電圧の供給先を、書き込
みシーケンスのときと、消去シーケンスのときとで切り
替えるのが、図１８に示す切替回路１７０である。切替
回路１７０は、例えば制御信号ＰＣＨＰ１、ＰＣＨＥ１
など、書き込みシーケンスと消去シーケンスとを区別で
きる信号を用いて、高電圧発生回路４２が発生する内部
電圧の供給先を切り替える。

【０１６２】さらに、この第３の実施の形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭが持つロウ系選択線ドライバ２４
は、図１８に示すように、書き込み用内部電圧ＶＰＰだ
けでなく、消去用内部電圧ＶＥＥも供給される。

【０１６３】図２５は、図１８に示すロウアドレスデコ
ーダ２２、ロウ系選択線ドライバ２４、およびメモリセ
ルアレイ１０のブロック図である。

【０１６４】図２５に示すように、ロウアドレスデコー
ダ２２は、ロウアドレス、例えばロウアドレスＡ３Ｒ〜
Ａ５Ｒの３本をデコードし、８本のメインデコード出力
信号ＭＤＯを出力するメインデコード回路１７２と、他
のロウアドレス、例えばロウアドレスＡ０Ｒ〜Ａ２Ｒの
３本をデコードし、８本のパーシャルデコード出力信号
ＰＤＯを出力するパーシャルデコード回路１７４とを含
む。メインデコード出力信号ＭＤＯおよびパーシャルデ
コード出力信号ＰＤＯは、ロウ系選択線ドライバ２４に
入力される。メインデコード出力信号ＭＤＯ０は、ＮＡ
ＮＤ型セル１２の束からなるブロックの一つを選択す
る。また、パーシャルデコード出力信号ＰＤＯは、ＮＡ
ＮＤ型セル１２の中に形成された図示せぬセルの一つを
選択する。ロウ系選択線ドライバ２４は、８本のメイン
デコード出力信号ＭＤＯごとに設けられた駆動回路ＤＲ
Ｖ．０〜ＤＲＶ．７を含む。

【０１６５】図２６は、図２５に示す駆動回路（ＤＲ
Ｖ．ｎ）の回路図である。

【０１６６】図２６に示すように、駆動回路ＤＲＶ．ｎ
（ＤＲＶ．０〜ＤＲＶ．７）にはそれぞれ電源Ｖ１〜Ｖ
３が入力され、制御信号Ｓ１〜Ｓ５に応じて制御され
る。

【０１６７】読み出し時、書き込み時、消去時それぞれ
の電源Ｖ１〜Ｖ３の値と、制御信号Ｓ１〜Ｓ５の値を図
２７に示す。

【０１６８】次に、図２６に示す駆動回路における書き
込み動作および消去動作についてそれぞれ説明する。

【０１６９】まず、書き込み時においては、制御信号Ｓ
１、Ｓ５がそれぞれ“ＶＣＣ”レベル、制御信号Ｓ２、
Ｓ３、Ｓ４がそれぞれ“ＧＮＤ”レベルとなることによ
り、ＣＭＯＳ型トランスファゲート１８０がオン、ＣＭ
ＯＳ型トランスファゲート１８２がオフする。

【０１７０】また、制御信号Ｓ１がゲートに入力される
Ｎチャネル型ＭＯＳＦＥＴ１８４はオンし、制御信号Ｓ
３がゲートに入力されるＮチャネル型ＭＯＳＦＥＴ１８
６、Ｐチャネル型ＭＯＳＦＥＴ１８８、Ｎチャネル型Ｍ
ＯＳＦＥＴ１９０がそれぞれ、“オフ”、“オン”、
“オフ”となる。また、制御信号Ｓ４がゲートに入力さ
れるＮチャネル型ＭＯＳＦＥＴ１９２はオフし、制御信
号Ｓ５がゲートに入力されるＮチャネル型ＭＯＳＦＥＴ
１９４はオンする。

【０１７１】これにより、第１選択ゲート線ＳＧ１に
は、メインデコード出力信号ＭＤＯｎが“Ｈ”レベルの
とき、電源Ｖ２の電位（ＶＭ）が供給され、メインデコ
ード出力信号ＭＤＯｎが“Ｌ”レベルのとき、接地電位
（ＧＮＤ）が供給される。また、第２選択ゲート線ＳＧ
２には、メインデコード出力信号ＭＤＯｎのレベルに関
わりなく、常に接地電位（ＧＮＤ）が供給される。

【０１７２】さらに、メインデコード出力信号ＭＤＯｎ
が“Ｈ”レベルのとき、ＣＭＯＳ型トランスファゲート
群１９６の全てのＮチャネル型ＭＯＳＦＥＴのゲ−トに
電源Ｖ１の電位（ＶＰＰ）が供給され、全てのＰチャネ
ル型ＭＯＳＦＥＴのゲ−トに接地電位（ＧＮＤ）が供給
される。これにより、ＣＭＯＳ型トランスファゲート群
１９６の全てがオンする。また、電流通路の一端を制御
ゲート線ＣＧに接続し、その他端を接地したトランジス
タ群１９８は全てオフする。そして、レベルシフト回路
群２００から、パーシャルデコード出力信号ＰＤＯｎ
（ＰＤＯ０〜ＰＤＯ７）により選択された制御ゲート線
ＣＧには電位ＶＰＰが、それ以外の制御ゲート線ＣＧに
は中間の電位ＶＭが供給されるようになる。これによ
り、電位ＶＰＰが供給されている制御ゲート線ＣＧに接
続されたセルに、データを書き込むことができる。

【０１７３】一方、メインデコード出力信号ＭＤＯｎが
“Ｌ”レベルのときは、反対にＣＭＯＳ型トランスファ
ゲート群１９６の全てがオフし、トランジスタ群１９８
が全てオンすることにより、全ての制御ゲート線ＣＧに
接地電位（ＧＮＤ）が供給されることになる。これによ
り、全てのセルにデータが書き込まれることがない。

【０１７４】このように、メインデコード出力信号ＭＤ
Ｏｎにより、データを書き込むべきブロックを選択で
き、パーシャルデコード出力信号ＰＤＯ０〜ＰＤＯ７に
より、さらに選択されたブロックの中から、データを書
き込むべきセルのロウを選択することができる。

【０１７５】次に、消去時の動作について説明する。消
去時においては、制御信号Ｓ１、Ｓ４、Ｓ５がそれぞれ
“ＧＮＤ”レベル、制御信号Ｓ２が“ＶＣＣ”レベル、
制御信号Ｓ３が“ＶＥＥ”レベルとなる。これにより、
ＣＭＯＳ型トランスファゲート１８０がオフ、ＣＭＯＳ
型トランスファゲート１８２がオンする。

【０１７６】また、制御信号Ｓ１がゲートに入力される
Ｎチャネル型ＭＯＳＦＥＴ１８４はオフし、制御信号Ｓ
３がゲートに入力されるＮチャネル型ＭＯＳＦＥＴ１８
６、Ｐチャネル型ＭＯＳＦＥＴ１８８、Ｎチャネル型Ｍ
ＯＳＦＥＴ１９０がそれぞれ、“オン”、“オフ”、
“オン”となる。また、制御信号Ｓ４がゲートに入力さ
れるＮチャネル型ＭＯＳＦＥＴ１９２はオフし、制御信
号Ｓ５がゲートに入力されるＮチャネル型ＭＯＳＦＥＴ
１９４もまた、オフする。

【０１７７】これにより、第１選択ゲート線ＳＧ１およ
び第２選択ゲート線ＳＧ２それぞれには、メインデコー
ド出力信号ＭＤＯｎのレベルに関わらず、電源Ｖ３の電
位（ＶＥＥ）からＮチャネル型ＭＯＳＦＥＴのしきい値
を引いた電位が供給される。

【０１７８】さらに、メインデコード出力信号ＭＤＯｎ
が“Ｈ”レベルのとき、ＣＭＯＳ型トランスファゲート
群１９６の全てがオフし、トランジスタ群１９８は全て
がオンする。これにより、制御ゲート線ＣＧに接地電位
（ＧＮＤ）が供給されることになる。制御ゲート線ＣＧ
を接地し、かつ図示せぬウェルおよび基板に電位ＶＥＥ
を供給することにより、“Ｈ”レベルのメインデコード
出力信号ＭＤＯｎが供給された駆動回路に接続されてい
る全てのセルからデータを一括して消去することができ
る。

【０１７９】また、メインデコード出力信号ＭＤＯｎが
“Ｌ”レベルのとき、ＣＭＯＳ型トランスファゲート群
１９６の全てがオンし、トランジスタ群１９８は全てが
オフする。これにより、制御ゲート線ＣＧには、レベル
シフト回路群２００の出力を供給することができる。こ
のとき、レベルシフト回路群２００から、制御ゲート線
ＣＧに電位ＶＥＥを与えることにより、データが消去さ
れないブロックを得ることができる。

【０１８０】このように、メインデコード出力信号ＭＤ
Ｏｎにより、データを消去すべきブロックを選択でき、
全てのブロックから一括してデータを消去することも、
また、選ばれたブロックのみから一括してデータを消去
することもできる。

【０１８１】このような第３の実施の形態に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭでは、ヒューズＦｎＥの切断状態の組
み合わせに応じながら、消去動作のテストを行える。こ
のため、書き込み用内部電圧ＶＰＰだけでなく、消去用
内部電圧ＶＥＥについても、テストにより得られた最適
な値をヒューズＦｎＥにより半永久的に決定することが
できる。

【０１８２】さらに図１８に示すように、設定用信号Ｌ
ＴＦをチップの外部に取り出すためのマルチプレクサ１
３０を有しているため、書き込み用内部電圧ＶＰＰおよ
び消去内部電圧ＶＥＥをそれぞれ、チップを分解するこ
となく、知ることができる。このため、チップが異常な
動作をしたとき、この原因を、書き込み用内部電圧ＶＰ
Ｐの値だけでなく、消去内部電圧ＶＥＥの値からも探求
することができる。

【０１８３】また、図１８に示すように、書き込み用内
部電圧ＶＰＰの発生、および消去用内部電圧ＶＥＥの発
生にそれぞれ、一つの高電圧発生回路４２を共通に使用
するために、回路の量を最小限にとどめることができ、
装置のチップ面積を小さくすることができる。

【０１８４】

【発明の効果】以上説明したように、この発明によれ
ば、設定した内部電圧値を、装置をパッケージングした
後でも分解せずに知ることができる半導体集積回路装置
およびその動作検証方法と、設定電圧値ごとの集積回路
の動作を事前に検証できる半導体集積回路装置と、およ
びこの半導体集積回路装置を利用した半導体集積回路の
動作検証方法とを提供することができる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係るＮＡ
ＮＤ型ＥＥＰＲＯＭのブロック図。

【図２】図２はＮＡＮＤ型ＥＥＰＲＯＭセルの回路図。

【図３】図３は高電圧発生回路のブロック図。

【図４】図４は昇圧回路の回路図。

【図５】図５は昇圧用クロックの波形図。

【図６】図６は電圧制限回路の回路図。

【図７】図７は電圧設定回路の回路図。

【図８】図８はプログラム回路および電圧設定用信号発
生回路の回路図。

【図９】図９はデコーダの回路図。

【図１０】図１０はヒューズの状態と設定用信号の値と
の関係を示す図。

【図１１】図１１はヒューズの状態とデコーダへの入力
値との関係を示す図。

【図１２】図１２はヒューズの状態とデコーダからの出
力値との関係を示す図。

【図１３】図１３はマルチプレクサ付近のブロック図。

【図１４】図１４はマルチプレクサの回路図。

【図１５】図１５はこの発明の第２の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭのブロック図。

【図１６】図１６はプログラム回路１０２、電圧設定用
信号発生回路１０４およびテストプログラム回路の回路
図。

【図１７】図１７はマルチプレクサ付近のブロック図。

【図１８】図１８はこの発明の第３の実施の形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭのブロック図。

【図１９】図１９はプログラム回路、電圧設定用信号発
生回路、およびテストプログラム回路の回路図。

【図２０】図２０はプログラム回路、電圧設定用信号発
生回路、およびテストプログラム回路のブロック図。

【図２１】図２１はデコーダの回路図。

【図２２】図２２はヒューズの状態と設定用信号の値と
の関係を示す図。

【図２３】図２３はヒューズの状態とデコーダへの入力
値との関係を示す図。

【図２４】図２４はヒューズの状態とデコーダからの出
力値との関係を示す図。

【図２５】図２５はロウアドレスデコーダ、ロウ系選択
線ドライバおよびメモリセルアレイ１０のブロック図。

【図２６】図２６は駆動回路の回路図。

【図２７】図２７は電源Ｖ１〜Ｖ３の値および制御信号
Ｓ１〜Ｓ５の値を示す図。

【図２８】図２８はメモリセルを示す図で（ａ）図は平
面図、（ｂ）図は（ａ）図のｂ−ｂ線に沿う断面図、
（ｃ）図は（ａ）図のｃ−ｃ線に沿う断面図。

【符号の説明】

１０…メモリセルアレイ、１２…ＮＡＮＤ型セル、１４
…ＥＥＰＲＯＭセル、１６…選択ゲート、１８…選択ゲ
ート、２０…ロウアドレスバッファ、２２…ロウアドレ
スデコーダ、２４…ロウ系選択線デコーダ、２６…デー
タレジスタ／センスアンプ、２８…カラムゲート、３０
…カラムアドレスバッファ、３２…カラムアドレスデコ
ーダ、３４…Ｉ／Ｏデータバス、３６…出力バッファ、
３８…Ｉ／Ｏパッド群、４０…入力バッファ、４２…高
電圧発生回路、４４…チャージポンプ型昇圧回路、４６
…発振回路、４８…Ｎチャネル型ＭＯＳＦＥＴ、５０…
Ｎチャネル型ＭＯＳＦＥＴ、５２…コンデンサ、５４…
チャージポンプ回路、５６…電圧制限回路、５８…ツェ
ナーダイオード、６０…内部電圧線、６２…電圧設定回
路、６４…電圧発生回路、６６…参照電圧発生回路、６
８…電圧比較回路、７０…可変抵抗回路、７２-0〜７２
-7…ＣＭＯＳ型トランスファゲート、７４…ツェナーダ
イオード、７６…ツェナーダイオード、７８…抵抗、８
０…抵抗、８２…Ｐチャネル型ＭＯＳＦＥＴ、８４…Ｐ
チャネル型ＭＯＳＦＥＴ、８６…Ｎチャネル型ＭＯＳＦ
ＥＴ、８８…Ｎチャネル型ＭＯＳＦＥＴ、９０…Ｎチャ
ネル型ＭＯＳＦＥＴ、９２…Ｎチャネル型ＭＯＳＦＥ
Ｔ、１００、１００´、１００”…設定電圧選択回路、
１０２…プログラム回路、１０４…電圧設定用信号発生
回路、１０６…デコーダ、１０８-0〜１０８-2…Ｎチャ
ネル型ＭＯＳＦＥＴ、１１０-0〜１１０-2…バッファ回
路、１１２-0〜１１２-2…バッファ回路、１１４-0〜１
１４-2…ＮＡＮＤゲート回路、１１６-0〜１１６-2…バ
ッファ回路、１２２…ＮＡＮＤゲート回路、１２４…イ
ンバータ、１２６…ＮＯＲゲート回路、１２８…バッフ
ァ回路、１３０…マルチプレクサ、１３２-0〜１３２-7
…データ出力用配線、１３４-0〜１３４-2…ＣＭＯＳ型
トランスファゲート、１３６-0〜１３６-2…ＣＭＯＳ型
トランスファゲート、１４０…テストプログラム回路、
１４２-0〜１４２-2…ラッチ回路、１４４-0〜１４４-2
…バッファ回路、１４６-0〜１４６-2…インバータ、１
４８-0〜１４８-2…インバータ、１５０-0〜１５０-2…
ＣＭＯＳ型トランスファゲート、１５２-0〜１５２-2…
ＣＭＯＳ型トランスファゲート、１５４…Ｎチャネル型
ＭＯＳＦＥＴ、１５６-0〜１５６-7…データ入力用配
線、１５８-0〜１５８-2…データ入力用配線、１６０Ｐ
…書き込み時に使用される回路、１６０Ｅ…消去時に使
用される回路、１６４Ｐ…書き込み時に使用される回
路、１６４Ｅ…消去時に使用される回路、１７０…切替
回路、１８０…ＣＭＯＳ型トランスファゲート、１８２
…ＣＭＯＳ型トランスファゲート、１８４…Ｎチャネル
型ＭＯＳＦＥＴ、１８６…Ｎチャネル型ＭＯＳＦＥＴ、
１８８…Ｐチャネル型ＭＯＳＦＥＴ、１９０…Ｎチャネ
ル型ＭＯＳＦＥＴ、１９２…Ｎチャネル型ＭＯＳＦＥ
Ｔ、１９４…Ｎチャネル型ＭＯＳＦＥＴ、１９６…ＣＭ
ＯＳ型トランスファゲート群、１９８…トランジスタ
群、２００…レベルシフト回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−226093（ＪＰ，Ａ) 特開 平５−342899（ＪＰ，Ａ) 特開 平６−43952（ＪＰ，Ａ) 特開 平３−120697（ＪＰ，Ａ) 特開 昭60−7695（ＪＰ，Ａ) 特開 平７−140208（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 29/00

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 外部電源電圧より高い昇圧電圧を発生す
   る高電圧発生回路と、前記昇圧電圧 の値をチップ毎に任意に設定するための電
   圧設定用信号を生成する電圧設定用信号発生回路と、前記電圧設定用信号 を、前記チップの外に抽出する抽出
   回路とを具備することを特徴とする半導体集積回路装
   置。
2. 【請求項２】 外部電源電圧より高い昇圧電圧を発生す
   る高電圧発生回路と、 前記昇圧電圧 の値をチップ毎に任意に設定するための電
   圧設定用信号を生成する電圧設定用信号発生回路と、前記電圧設定用信号発生回路が生成する電圧設定用信号
   の値を半永久的に決定する決定回路と、前記電圧設定用信号発生回路が生成する電圧設定用信号
   の値を前記チップの外から変更する変更回路と、前記電圧設定用信号を、前記チップの外に抽出する抽出
   回路と を具備することを特徴とする半導体集積回路装
   置。
3. 【請求項３】 外部電源電圧より高い昇圧電圧を発生す
   る高電圧発生回路と、前記昇圧電圧 の値をチップ毎に任意に設定するための電
   圧設定用信号を生成する第１の電圧設定用信号発生回路
   と、前記昇圧電圧 の値をチップ毎に、前記第１の電圧設定用
   信号発生回路が設定した昇圧電圧を、その昇圧電圧と異
   なる他の電圧に任意に変更しうる第２の電圧設定用信号
   発生回路と、前記電圧設定用信号を、前記チップの外に抽出する抽出
   回路と を具備することを特徴とする半導体集積回路装
   置。
4. 【請求項４】 外部電源電圧より高い書き込み用昇圧電
   圧及び消去用昇圧電圧を発生する発生回路と、 前記書き込み用昇圧電圧の値をチップ毎に任意に設定す
   るための書き込み用電 圧設定用信号を生成する書き込み
   用電圧設定用信号発生回路と、 前記消去用昇圧電圧の値をチップ毎に任意に設定するた
   めの消去用電圧設定用信号を生成する消去用電圧設定用
   信号発生回路と、前記書き込み用電圧設定用信号発生回路が生成する書き
   込み用電圧設定用信号 の値を半永久的に決定する第１の
   決定回路と、前記書き込み用電圧設定用信号発生回路が生成する書き
   込み用電圧設定用信号 の値を前記チップの外から変更す
   る第１の変更回路と前記消去用電圧設定用信号発生回路
   が生成する消去用電圧設定用信号の値を半永久的に決定
   する第２の決定回路と、前記消去用電圧設定用信号発生回路が生成する消去用電
   圧設定用信号 の値を前記チップの外から変更する第２の
   変更回路と、前記書き込み用電圧設定用信号及び前記消去用電圧設定
   用信号を、前記チップの外に抽出する抽出回路と を具備
   することを特徴とする半導体集積回路装置。
5. 【請求項５】 外部電源電圧より高い昇圧電圧を発生す
   る高電圧発生回路と、前記昇圧電圧の値をチップ毎に任
   意に設定するための電圧設定用信号を生成する電圧設定
   用信号発生回路とを持つ半導体集積回路装置の動作検証
   方法であって、前記電圧設定用信号 を前記チップの外に抽出し、 前記抽出された電圧設定用信号から前記高電圧発生回路
   が発生した昇圧電圧の値を特定し、 前記チップの外から電圧設定用信号の値を仮設定し、仮
   設定された値で集積回路を動作させ、その動作を検証す
   ることを特徴とする半導体集積回路装置の動作検証方
   法。