JP3107556B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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Classifications
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置（DRAM）に
係り、特にそのワード線駆動回路部の改良に関する。
係り、特にそのワード線駆動回路部の改良に関する。
（従来の技術） １トランジスタ/1キャパシタからなるメモリセルを持
つDRAMでは、セルキャパシタとビット線間の信号の授受
を完全にするために、トランスファゲートMOSトランジ
スタのゲートに接続されるワード線にはビット線の“H"
レベルより高い値に昇圧された電位が与えられる。一方
DRAMは、素子の微細化によりますます高集積化が進んで
いる。この素子の微細化は主としてスケーリング則にし
たがってなされる。この結果、トランスファゲートMOS
トランジスタのゲート酸化膜は、例えば1MDRAMでは250
Å、16MDRAMでは150Å、さらに64MDRAMでは100Åと次第
に薄膜化してくる。このゲート酸化膜の薄膜化によっ
て、ゲート酸化膜にかかる電界による経時破壊（Time D
ependent Dioxide Breakdown,TDDB）が大きい問題とな
ってくる。この問題を具体的に図面を用いて次に説明す
る。
つDRAMでは、セルキャパシタとビット線間の信号の授受
を完全にするために、トランスファゲートMOSトランジ
スタのゲートに接続されるワード線にはビット線の“H"
レベルより高い値に昇圧された電位が与えられる。一方
DRAMは、素子の微細化によりますます高集積化が進んで
いる。この素子の微細化は主としてスケーリング則にし
たがってなされる。この結果、トランスファゲートMOS
トランジスタのゲート酸化膜は、例えば1MDRAMでは250
Å、16MDRAMでは150Å、さらに64MDRAMでは100Åと次第
に薄膜化してくる。このゲート酸化膜の薄膜化によっ
て、ゲート酸化膜にかかる電界による経時破壊（Time D
ependent Dioxide Breakdown,TDDB）が大きい問題とな
ってくる。この問題を具体的に図面を用いて次に説明す
る。
第20図は、従来のDRAMのワード線駆動回路部の構成を
示す。MOSトランジスタQ1〜Q3およびキャパシタC2はワ
ード線昇圧回路を構成している。この昇圧回路は、DRAM
チップの周辺回路部に設けられている。MOSトランジス
タQ1は、昇圧用キャパシタC2の第１に端子N1に予備充電
を行うためのＥタイプ,nチャネルの充電用トランジスタ
である。Ｅタイプ,pチャネルのMOSトランジスタQ2と、
Ｅタイプ,nチャネルのMOSトランジスタQ3は、昇圧用キ
ャパシタC2の第２の端子N2の電位を制御するための駆動
回路を構成している。MOSトランジスタQ1はチャージポ
ンプ回路により昇圧されたクロックφ１により制御され
て、昇圧用キャパシタC2の第１の端子N1に電源電位Vcc
を予備充電する。アドレスが確定する前は、クロックφ
２は“H"レベル、したがって第１の端子N2は“L"レベル
に保たれている。アドレスが確定してクロックφ２が
“H"レベルから“L"レベルに変化すると、ｐチャネルMO
SトランジスタQ2がオン、ｎチャネルMOSトランジスタQ3
がオフになって、キャパシタC2の第２の端子N2に“H"レ
ベル電位が与えられ、容量結合によって第１の端子N1に
昇圧電位が得られる。この昇圧電位は、ワード線駆動線
NDRVを介し、幾つかのデコーダ・トランジスタ（図の場
合二つのMOSトランジスタQ4,Q5）を介してメモリセルア
レイの選択されたワード線WLに供給される。これによ
り、ワード線WLに沿う複数のメモリセルM1,M2,…が選択
されて、そのセルキャパシタとビット線BL1,BL2との信
号の授受が行われる。
示す。MOSトランジスタQ1〜Q3およびキャパシタC2はワ
ード線昇圧回路を構成している。この昇圧回路は、DRAM
チップの周辺回路部に設けられている。MOSトランジス
タQ1は、昇圧用キャパシタC2の第１に端子N1に予備充電
を行うためのＥタイプ,nチャネルの充電用トランジスタ
である。Ｅタイプ,pチャネルのMOSトランジスタQ2と、
Ｅタイプ,nチャネルのMOSトランジスタQ3は、昇圧用キ
ャパシタC2の第２の端子N2の電位を制御するための駆動
回路を構成している。MOSトランジスタQ1はチャージポ
ンプ回路により昇圧されたクロックφ１により制御され
て、昇圧用キャパシタC2の第１の端子N1に電源電位Vcc
を予備充電する。アドレスが確定する前は、クロックφ
２は“H"レベル、したがって第１の端子N2は“L"レベル
に保たれている。アドレスが確定してクロックφ２が
“H"レベルから“L"レベルに変化すると、ｐチャネルMO
SトランジスタQ2がオン、ｎチャネルMOSトランジスタQ3
がオフになって、キャパシタC2の第２の端子N2に“H"レ
ベル電位が与えられ、容量結合によって第１の端子N1に
昇圧電位が得られる。この昇圧電位は、ワード線駆動線
NDRVを介し、幾つかのデコーダ・トランジスタ（図の場
合二つのMOSトランジスタQ4,Q5）を介してメモリセルア
レイの選択されたワード線WLに供給される。これによ
り、ワード線WLに沿う複数のメモリセルM1,M2,…が選択
されて、そのセルキャパシタとビット線BL1,BL2との信
号の授受が行われる。
この様なワード線駆動回路において、昇圧用キャパシ
タC2の第１の端子N1がVccに予備充電されて、第２の端
子N2がVssからVccまで持ち上げられるとする。キャパシ
タC2の容量をC2で表し、また一本のワード線WLの容量を
C1、キャパシタC2の第１の端子N1からワード線WLまでの
ワード線駆動線WDRVの容量とこれに付随するMOSトラン
ジスタの容量を全て含めてC3とする。そうすると、昇圧
電位がワード線WLに与えられたとき、実際のワード線電
位VWLは、容量C2の電荷が容量C1およびC3に分配され
て、 となる。一般に昇圧用キャパシタの容量C2はワード線容
量C1より大きいから、ワード線の昇圧電位VWLの電源電
位Vcc依存性は、 なる関係にある。一方、ビット線電位VBLの“H"レベル
側はVccである。したがってワード線昇圧電位のVcc依存
性が、ビット線のそれより大きい。
タC2の第１の端子N1がVccに予備充電されて、第２の端
子N2がVssからVccまで持ち上げられるとする。キャパシ
タC2の容量をC2で表し、また一本のワード線WLの容量を
C1、キャパシタC2の第１の端子N1からワード線WLまでの
ワード線駆動線WDRVの容量とこれに付随するMOSトラン
ジスタの容量を全て含めてC3とする。そうすると、昇圧
電位がワード線WLに与えられたとき、実際のワード線電
位VWLは、容量C2の電荷が容量C1およびC3に分配され
て、 となる。一般に昇圧用キャパシタの容量C2はワード線容
量C1より大きいから、ワード線の昇圧電位VWLの電源電
位Vcc依存性は、 なる関係にある。一方、ビット線電位VBLの“H"レベル
側はVccである。したがってワード線昇圧電位のVcc依存
性が、ビット線のそれより大きい。
第21図は、この様なワード線昇圧電位とビット線電位
のVcc依存性を示している。ワード線電位昇圧の本来の
目的からすると、電源電位のチップ動作保証範囲の下限
であるVcc minにおいて、ワード線昇圧電位VWLはビット
線の“H"レベル電位よりトランスファゲートMOSトラン
ジスタ（セル・トランジスタ）のしきい値電圧VT1分高
くなければならない。第21図では、Vcc minにおいて、 VWL＝VBL＋VT1 である場合を示している。この様なワード線昇圧を行っ
た場合、第21図から明らかなようにチップの動作保証範
囲の上限の電源電位Vcc maxにおいては、ワード線昇圧
電位VWLはビット線の“H"レベル電位VBLよりも、 だけ高くなる。これはワード線に必要な電位に対して、 だけ余分に高くなっていることを意味する。この余分な
ワード線電位昇圧は、セル・トランジスタのゲート酸化
膜に大きいストレスを与え、前述したTDDBによるチップ
不良や信頼性低下の原因となる。
のVcc依存性を示している。ワード線電位昇圧の本来の
目的からすると、電源電位のチップ動作保証範囲の下限
であるVcc minにおいて、ワード線昇圧電位VWLはビット
線の“H"レベル電位よりトランスファゲートMOSトラン
ジスタ（セル・トランジスタ）のしきい値電圧VT1分高
くなければならない。第21図では、Vcc minにおいて、 VWL＝VBL＋VT1 である場合を示している。この様なワード線昇圧を行っ
た場合、第21図から明らかなようにチップの動作保証範
囲の上限の電源電位Vcc maxにおいては、ワード線昇圧
電位VWLはビット線の“H"レベル電位VBLよりも、 だけ高くなる。これはワード線に必要な電位に対して、 だけ余分に高くなっていることを意味する。この余分な
ワード線電位昇圧は、セル・トランジスタのゲート酸化
膜に大きいストレスを与え、前述したTDDBによるチップ
不良や信頼性低下の原因となる。
一方、電源電圧の上限Vcc maxにおいてワード線昇圧
電位が、ビット線電位よりしきい値分高いという最適条
件に設定されたとすると、第21図から明らかなように、
電源電位の下限Vcc minにおいてはビット線に対する
“H"レベル電位書き込みが十分に行われなくなる。TDDB
限界が例えば5Vであるとすれば、第21図において斜線で
示した領域が書き込み動作マージンが十分な領域である
ことになる。
電位が、ビット線電位よりしきい値分高いという最適条
件に設定されたとすると、第21図から明らかなように、
電源電位の下限Vcc minにおいてはビット線に対する
“H"レベル電位書き込みが十分に行われなくなる。TDDB
限界が例えば5Vであるとすれば、第21図において斜線で
示した領域が書き込み動作マージンが十分な領域である
ことになる。
さらに従来のワード線駆動回路方式には、次のような
問題もある。すなわち、実際のTDDBに効く最大電界は、
ワード線電位VWLとセル・トランジスタのゲート酸化膜
厚TOXとの関係で、VWL/TOXの関数である。このため、ゲ
ート酸化膜厚のプロセス条件によるばらつきにより、TD
DBが変動するにも拘らず、ワード線駆動回路ではそれに
対する補償を行っていない。またセル・トランジスタの
しきい値がやはりプロセス条件のばらつきにより変動し
た場合、特に高い方に変動した場合にメモリセルへの
“H"レベル書き込みが十分に行われなくなる。この様な
しきい値変動に対する補償も行われていない。
問題もある。すなわち、実際のTDDBに効く最大電界は、
ワード線電位VWLとセル・トランジスタのゲート酸化膜
厚TOXとの関係で、VWL/TOXの関数である。このため、ゲ
ート酸化膜厚のプロセス条件によるばらつきにより、TD
DBが変動するにも拘らず、ワード線駆動回路ではそれに
対する補償を行っていない。またセル・トランジスタの
しきい値がやはりプロセス条件のばらつきにより変動し
た場合、特に高い方に変動した場合にメモリセルへの
“H"レベル書き込みが十分に行われなくなる。この様な
しきい値変動に対する補償も行われていない。
（発明が解決しようとする課題） 以上のように従来のDRAMにおいては、ワード線昇圧電
位のVcc依存性が大きいために、Vcc minでの十分な“H"
レベル書き込みとVcc maxでの信頼性確保を両立させる
事ができず、また、ゲート酸化膜厚やしきい値のプロセ
ス条件のばらつきに対するワード線昇圧電位の補償が行
われていない、といった問題があった。
位のVcc依存性が大きいために、Vcc minでの十分な“H"
レベル書き込みとVcc maxでの信頼性確保を両立させる
事ができず、また、ゲート酸化膜厚やしきい値のプロセ
ス条件のばらつきに対するワード線昇圧電位の補償が行
われていない、といった問題があった。
本発明は、ゲート酸化膜に不必要に高い電界をかける
ことなく、しかも十分な“H"レベル書き込みを可能とし
たワード線駆動回路を有するDRAMを提供することを目的
とする。
ことなく、しかも十分な“H"レベル書き込みを可能とし
たワード線駆動回路を有するDRAMを提供することを目的
とする。
本発明はまた、プロセス条件のばらつきに対するTDDB
変動および“H"レベル書き込みマージンの変動を補償す
るワード線駆動回路を有するDRAMを提供することを目的
とする。
変動および“H"レベル書き込みマージンの変動を補償す
るワード線駆動回路を有するDRAMを提供することを目的
とする。
［発明の構成］ （課題を解決するための手段） 第１の発明は、選択されたワード線に昇圧電位を与え
るワード線駆動回路を有するダイナミック型半導体装置
において、前記ワード線駆動回路は、選択されたワード
線に接続される第１の端子と制御端子としての第２の端
子を持つ昇圧用キャパシタと、前記第２の端子が“L"レ
ベルに保持された状態で前記第１の端子を第１の電位に
予備充電する充電回路と、前記第１の電位として電源電
位の変動に対する依存性の小さい電位を発生する電位発
生回路と、前記第２の端子を“L"レベル状態から前記第
１の電位と同じ値の第２の電位持ち上げることにより前
記第１の端子に昇圧電位を得るキャパシタ駆動回路とを
備え、前記電位発生回路は、所定レベル以上の電源電位
においてこの電源電位に依存しない平坦な第１の出力電
位から前記電源電位に依存して前記平坦な第１の出力電
位から増大する第２の出力電位とを含む前記第１の電位
を発生するダイナミック型半導体記憶装置を提供する。
るワード線駆動回路を有するダイナミック型半導体装置
において、前記ワード線駆動回路は、選択されたワード
線に接続される第１の端子と制御端子としての第２の端
子を持つ昇圧用キャパシタと、前記第２の端子が“L"レ
ベルに保持された状態で前記第１の端子を第１の電位に
予備充電する充電回路と、前記第１の電位として電源電
位の変動に対する依存性の小さい電位を発生する電位発
生回路と、前記第２の端子を“L"レベル状態から前記第
１の電位と同じ値の第２の電位持ち上げることにより前
記第１の端子に昇圧電位を得るキャパシタ駆動回路とを
備え、前記電位発生回路は、所定レベル以上の電源電位
においてこの電源電位に依存しない平坦な第１の出力電
位から前記電源電位に依存して前記平坦な第１の出力電
位から増大する第２の出力電位とを含む前記第１の電位
を発生するダイナミック型半導体記憶装置を提供する。
第２の発明は、選択されたワード線に昇圧電位を与え
るワード線昇圧電位発生回路を有するダイナミック型半
導体装置の制御方法において、前記ワード線昇圧電位発
生回路は外部電源電位を降圧する降圧電位発生回路の出
力電位を電源として動作し、前記降圧電位発生回路は第
１の基準電位発生回路から出力された電源電位に依存し
ない第１の基準電位と、第２の基準電位発生回路から出
力された電源電位に依存する第２の基準電位を入力し、
前記第１および第２基準電位を前記降圧電位発生回路の
出力電位と比較し、所定の電源電位範囲においてこの電
源電位に依存しない平坦な第１の出力電位と所定レベル
以上の電源電位において前記電源電位に依存して前記平
坦な第１の出力電位から増大する第２の出力電位とを含
む前記出力電位を発生することを特徴とするダイナミッ
ク型半導体装置の制御方法を提供する。
るワード線昇圧電位発生回路を有するダイナミック型半
導体装置の制御方法において、前記ワード線昇圧電位発
生回路は外部電源電位を降圧する降圧電位発生回路の出
力電位を電源として動作し、前記降圧電位発生回路は第
１の基準電位発生回路から出力された電源電位に依存し
ない第１の基準電位と、第２の基準電位発生回路から出
力された電源電位に依存する第２の基準電位を入力し、
前記第１および第２基準電位を前記降圧電位発生回路の
出力電位と比較し、所定の電源電位範囲においてこの電
源電位に依存しない平坦な第１の出力電位と所定レベル
以上の電源電位において前記電源電位に依存して前記平
坦な第１の出力電位から増大する第２の出力電位とを含
む前記出力電位を発生することを特徴とするダイナミッ
ク型半導体装置の制御方法を提供する。
（作用） 第１の発明によれば、ワード線昇圧回路にVcc依存性
の小さい電位、好ましくはVcc依存性のない電位を用い
ることによって、Vccが高い場合のTDDBに対する保証を
確実にすることができ、またVccが低い場合の“H"レベ
ル書き込みを十分に行うことができる。
の小さい電位、好ましくはVcc依存性のない電位を用い
ることによって、Vccが高い場合のTDDBに対する保証を
確実にすることができ、またVccが低い場合の“H"レベ
ル書き込みを十分に行うことができる。
第２の発明によれば、第１の発明により得られる作用
に加えて、ワード線のリーク補償が行われて、常に最適
のワード線昇圧電位を得ることができる。
に加えて、ワード線のリーク補償が行われて、常に最適
のワード線昇圧電位を得ることができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例のDRAMのワード線駆動回路部の要部
構成を示す。第２図は第１のワード線昇圧回路に用いら
れる電位発生回路であり、第３図は同じくチャージポン
プ回路である。第３図は、DRAMの全体構成を示すブロッ
ク図である。
構成を示す。第２図は第１のワード線昇圧回路に用いら
れる電位発生回路であり、第３図は同じくチャージポン
プ回路である。第３図は、DRAMの全体構成を示すブロッ
ク図である。
第３図に示すようにこの実施例のDRAMは、外部アドレ
スを取り込むロウ・アドレス・バッファ1,カラム・アド
レス・バッファ２、これらのアドレス・バッファ1,2を
制御駆動する制御回路3,4、取り込まれたアドレスをデ
コードするカラム・デコーダ5,ロウ・デコーダ６、これ
らのデコーダ出力により駆動される１トランジスタ/1キ
ャパシタのメモリセルが配列されたメモリセルアレイ
８、選択されたワード線に昇圧電位を与えるワード線昇
圧回路７、メモリセルアレイ８とデータのやり取りを行
うセンスアンプおよびI/Oゲート９、入出力データをラ
ッチする入力バッファ10,出力バッファ11を含む。図に
は示さないがこの他に、基板バイアス発生回路やメモリ
セルアレイのセルフ・リフレッシュのためのリフレッシ
ュ・カウンタを有する。これら主要な構成は従来のDRAM
と変わらない。更に必要なら、シリアル・アクセスを行
うために、カラム方向のシリアル・アドレスを発生させ
るシリアル・アドレス・カウンタを内蔵してもよい。
スを取り込むロウ・アドレス・バッファ1,カラム・アド
レス・バッファ２、これらのアドレス・バッファ1,2を
制御駆動する制御回路3,4、取り込まれたアドレスをデ
コードするカラム・デコーダ5,ロウ・デコーダ６、これ
らのデコーダ出力により駆動される１トランジスタ/1キ
ャパシタのメモリセルが配列されたメモリセルアレイ
８、選択されたワード線に昇圧電位を与えるワード線昇
圧回路７、メモリセルアレイ８とデータのやり取りを行
うセンスアンプおよびI/Oゲート９、入出力データをラ
ッチする入力バッファ10,出力バッファ11を含む。図に
は示さないがこの他に、基板バイアス発生回路やメモリ
セルアレイのセルフ・リフレッシュのためのリフレッシ
ュ・カウンタを有する。これら主要な構成は従来のDRAM
と変わらない。更に必要なら、シリアル・アクセスを行
うために、カラム方向のシリアル・アドレスを発生させ
るシリアル・アドレス・カウンタを内蔵してもよい。
ワード線昇圧回路７を含むワード線駆動回路部は、第
１図に示すように構成されている。その基本的な構成
は、第20図に示した従来のものと同様であり、したがっ
て第20図と対応する部分には第20図と同一符号を付して
ある。ワード線昇圧回路７は、昇圧用キャパシタC2と、
この昇圧用キャパシタC2の第１の端子N1に予備充電する
ための充電回路を構成するｎチャネルMOSトランジスタQ
1、および第２の端子N2を駆動するキャパシタ駆動回路
を構成するｐチャネルのMOSトランジスタQ2とｎチャネ
ルMOSトランジスタQ3を有する。従来のものと異なるの
は、電源電位依存性のない内部電位を発生する第１の電
位発生回路20 1および第２の電位発生回路20 2を用意
し、それぞれから昇圧用キャパシタの第１の端子N1に予
備充電するための第１の電位V1、および第２の端子N2に
与える“H"レベルの第２の電位V2を発生させている点で
ある。これらの電位発生回路20 1,20 2は、制御信号φ
1,φ２の発生回路と共に、第４図のRAS系制御回路３内
に含まれる。
１図に示すように構成されている。その基本的な構成
は、第20図に示した従来のものと同様であり、したがっ
て第20図と対応する部分には第20図と同一符号を付して
ある。ワード線昇圧回路７は、昇圧用キャパシタC2と、
この昇圧用キャパシタC2の第１の端子N1に予備充電する
ための充電回路を構成するｎチャネルMOSトランジスタQ
1、および第２の端子N2を駆動するキャパシタ駆動回路
を構成するｐチャネルのMOSトランジスタQ2とｎチャネ
ルMOSトランジスタQ3を有する。従来のものと異なるの
は、電源電位依存性のない内部電位を発生する第１の電
位発生回路20 1および第２の電位発生回路20 2を用意
し、それぞれから昇圧用キャパシタの第１の端子N1に予
備充電するための第１の電位V1、および第２の端子N2に
与える“H"レベルの第２の電位V2を発生させている点で
ある。これらの電位発生回路20 1,20 2は、制御信号φ
1,φ２の発生回路と共に、第４図のRAS系制御回路３内
に含まれる。
第１図における第１の電位V1を発生するための第１の
電位発生回路20 1は、例えば第２図のように構成され
る。すなわち３個のダイオード接続されたｎチャネルMO
SトランジスタQ11〜Q13と負荷抵抗R1の直列接続回路に
より、基準電位発生回路が構成されている。この基準電
位発生回路の出力は演算増幅器OPの反転入力端子に入力
される。増幅器OPの出力をゲート入力とするｐチャネル
MOSトランジスタQ14と分圧用抵抗Ra,Rbが電源電位Vccと
接地電位間に直列接続されている。抵抗ＲとRbの接続点
は演算増幅器OPの非反転入力端子に接続されている。
電位発生回路20 1は、例えば第２図のように構成され
る。すなわち３個のダイオード接続されたｎチャネルMO
SトランジスタQ11〜Q13と負荷抵抗R1の直列接続回路に
より、基準電位発生回路が構成されている。この基準電
位発生回路の出力は演算増幅器OPの反転入力端子に入力
される。増幅器OPの出力をゲート入力とするｐチャネル
MOSトランジスタQ14と分圧用抵抗Ra,Rbが電源電位Vccと
接地電位間に直列接続されている。抵抗ＲとRbの接続点
は演算増幅器OPの非反転入力端子に接続されている。
この第１の電位発生回路20 1の基準電位発生回路から
は、電源電位Vccに依存しない、主としてMOSトランジス
タQ11〜Q13のしきい値電圧で決まる基準電位Vcが得られ
る。この基準電位Vcと、抵抗Ra,Rbの分圧点電位の差が
増幅されて、第１の電位V1として、 V1＝Vc・（Ra＋Rb）/Rb なる電位が得られることになる。
は、電源電位Vccに依存しない、主としてMOSトランジス
タQ11〜Q13のしきい値電圧で決まる基準電位Vcが得られ
る。この基準電位Vcと、抵抗Ra,Rbの分圧点電位の差が
増幅されて、第１の電位V1として、 V1＝Vc・（Ra＋Rb）/Rb なる電位が得られることになる。
第２の電位V2を得る第２の電位発生回路20 2について
も、第２図と同様の回路構成を用いる。この場合、第１
の電位V1と第２の電位V2として等しいものを用いる場合
には、一つの電位発生回路を共用することができる。
も、第２図と同様の回路構成を用いる。この場合、第１
の電位V1と第２の電位V2として等しいものを用いる場合
には、一つの電位発生回路を共用することができる。
ワード線昇圧回路７の充電用MOSトランジスタQ1のゲ
ートに与えられる制御信号φ１は、第１の電位V1が電源
電位VccよりトランジスタQ1のしきい値より低い場合に
はVccを用いてよい。第１の電位V1がこれより高い場合
には、制御信号φ１として例えばチャージポンプ回路に
より電源電位Vccより昇圧された信号が用いられる。第
３図はそのチャージポンプ回路の構成例である。このチ
ャージポンプ回路は、電荷蓄積用キャパシタC11、C12
と、キャパシタC11に充電するためのｎチャネルMOSトラ
ンジスタQ15と、電荷転送用のダイオード接続されたｎ
チャネルMOSトランジスタQ16,Q17により構成される。キ
ャパシタC11とC12の一端には、例えばリングオシレータ
から得られる相補クロック信号φR,▲▼が与えられ
る。
ートに与えられる制御信号φ１は、第１の電位V1が電源
電位VccよりトランジスタQ1のしきい値より低い場合に
はVccを用いてよい。第１の電位V1がこれより高い場合
には、制御信号φ１として例えばチャージポンプ回路に
より電源電位Vccより昇圧された信号が用いられる。第
３図はそのチャージポンプ回路の構成例である。このチ
ャージポンプ回路は、電荷蓄積用キャパシタC11、C12
と、キャパシタC11に充電するためのｎチャネルMOSトラ
ンジスタQ15と、電荷転送用のダイオード接続されたｎ
チャネルMOSトランジスタQ16,Q17により構成される。キ
ャパシタC11とC12の一端には、例えばリングオシレータ
から得られる相補クロック信号φR,▲▼が与えられ
る。
このチャージポンプ回路により昇圧された制御信号φ
１が第１図の充電用MOSトランジスタQ1のゲートに入力
される事により、充電用MOSトランジスタＱでのしきい
値電圧の降下がなく、したがって昇圧用キャパシタC2の
第１の端子N1には第１の電位V1が予備充電される。
１が第１図の充電用MOSトランジスタQ1のゲートに入力
される事により、充電用MOSトランジスタＱでのしきい
値電圧の降下がなく、したがって昇圧用キャパシタC2の
第１の端子N1には第１の電位V1が予備充電される。
この実施例でのワード線昇圧の動作を説明する。第５
図はそのタイミング図である。アドレスが確定する前
は、制御信号φ２は“H"レベル、したがってキャパシタ
C2の第２の端子N2は“L"レベルである。このとき充電用
MOSトランジスタQ1は前述のように昇圧された制御信号
クロックφ１により制御されて、昇圧用キャパシタC2の
第１の端子N1に第１の電位V1を予備充電する。アドレス
が確定して制御信号φ当が“H"レベルから“L"レベルに
変化すると、ｐチャネルMOSトランジスタQ2がオン、ｎ
チャネルMOSトランジスタQ3がオフになって、キャパシ
タC2の第２の端子N2に第２の電位V2が与えられ、容量結
合によって第１の端子N1に昇圧電位が与えられる。この
昇圧電位は、ワード線駆動線WDRVを介し、クロックφ3,
φ４で制御されるデコーダ・トランジスタQ4,Q5等を介
してメモリセルアレイ８の選択されたワード線WLに供給
される。これにより、ワード線WLに沿う複数のメモリセ
ルM1,M2,…が選択されて、そのセルキャパシタとビット
線との信号の授受が行われる。
図はそのタイミング図である。アドレスが確定する前
は、制御信号φ２は“H"レベル、したがってキャパシタ
C2の第２の端子N2は“L"レベルである。このとき充電用
MOSトランジスタQ1は前述のように昇圧された制御信号
クロックφ１により制御されて、昇圧用キャパシタC2の
第１の端子N1に第１の電位V1を予備充電する。アドレス
が確定して制御信号φ当が“H"レベルから“L"レベルに
変化すると、ｐチャネルMOSトランジスタQ2がオン、ｎ
チャネルMOSトランジスタQ3がオフになって、キャパシ
タC2の第２の端子N2に第２の電位V2が与えられ、容量結
合によって第１の端子N1に昇圧電位が与えられる。この
昇圧電位は、ワード線駆動線WDRVを介し、クロックφ3,
φ４で制御されるデコーダ・トランジスタQ4,Q5等を介
してメモリセルアレイ８の選択されたワード線WLに供給
される。これにより、ワード線WLに沿う複数のメモリセ
ルM1,M2,…が選択されて、そのセルキャパシタとビット
線との信号の授受が行われる。
従来と同様、ワード線の容量をC1、ワード線昇圧回路
７の出力端子から選択ワード線までの間に付随する容量
をC3とすると、この実施例の場合ワード線昇圧電位VWL
は、 となる。第１の電位V1と第２の電位V2が等しい場合に
は、昇圧ワード線電位VWLは、 となる。
７の出力端子から選択ワード線までの間に付随する容量
をC3とすると、この実施例の場合ワード線昇圧電位VWL
は、 となる。第１の電位V1と第２の電位V2が等しい場合に
は、昇圧ワード線電位VWLは、 となる。
第６図は、この実施例による昇圧ワード線電位VWLの
電源電位存在性を示す。上述の式から明らかなようにこ
の実施例においては、ワード線昇圧電位VWLは電源電位V
ccに依存しない第１の電位V1および第２の電位V2により
決まり、電源電位の動作保証範囲Vcc min〜Vcc maxで一
定値を示す。したがって電源電位の下限Vcc minで十分
な“H"レベル書き込みが可能であり、また上限Vcc max
でセル・トランジスタのゲート酸化膜に不必要に高い電
界がかかるのが防止される。
電源電位存在性を示す。上述の式から明らかなようにこ
の実施例においては、ワード線昇圧電位VWLは電源電位V
ccに依存しない第１の電位V1および第２の電位V2により
決まり、電源電位の動作保証範囲Vcc min〜Vcc maxで一
定値を示す。したがって電源電位の下限Vcc minで十分
な“H"レベル書き込みが可能であり、また上限Vcc max
でセル・トランジスタのゲート酸化膜に不必要に高い電
界がかかるのが防止される。
なお、上記実施例ではワード線昇圧回路に用いられる
第１の電位V1と第２の電位V2共に電源電位に依存しない
電位を用いたが、いずれか一方は電源電位Vccであって
も良い。例えば第７図は、第１図のワード線昇圧回路７
の第２の電位V2の代りに電源電位Vccを用いた場合であ
り、第８図は同じく第１の電位V1の代りに電源電位Vcc
を用いた場合である。第７図の昇圧回路を用いた場合、
ワード線昇圧電位VWLは、 で表される。第８図の昇圧回路の場合、ワード線昇圧電
位VWLは、 で表される。
第１の電位V1と第２の電位V2共に電源電位に依存しない
電位を用いたが、いずれか一方は電源電位Vccであって
も良い。例えば第７図は、第１図のワード線昇圧回路７
の第２の電位V2の代りに電源電位Vccを用いた場合であ
り、第８図は同じく第１の電位V1の代りに電源電位Vcc
を用いた場合である。第７図の昇圧回路を用いた場合、
ワード線昇圧電位VWLは、 で表される。第８図の昇圧回路の場合、ワード線昇圧電
位VWLは、 で表される。
いずれの場合も、ワード線昇圧電位VWLは、電源電位
依存性は零ではないが、傾きは１より小さい。これらの
ワード線昇圧電位の電源電位依存性を、第６図と対応さ
せて図に示すと、第９図のようになる。これらの場合に
も、ワード線昇圧電位が第21図に示したような電源電位
依存性を有する場合に比べると、Vcc maxでのゲート酸
化膜の電界緩和とVcc minでの十分な“H"レベル書き込
みを両立させることができる。
依存性は零ではないが、傾きは１より小さい。これらの
ワード線昇圧電位の電源電位依存性を、第６図と対応さ
せて図に示すと、第９図のようになる。これらの場合に
も、ワード線昇圧電位が第21図に示したような電源電位
依存性を有する場合に比べると、Vcc maxでのゲート酸
化膜の電界緩和とVcc minでの十分な“H"レベル書き込
みを両立させることができる。
次に、製造プロセス条件の変動に対するワード線昇圧
電位の補償を行うようにした実施例を説明する。ワード
線駆動回路の要部構成は、先の実施例で示した第１図と
変らない。この実施例においては、ワード線昇圧回路７
に与える第１の電位V1を発生する電位発生回路が第10図
のように構成される。図示のように、第1,第２の二つの
基準電位発生回路21 1,21 2が用いられる。第１の基準
電位発生回路21 1は、あるレベル以上の電源電位におい
て電源電位に依存せず、セル・トランジスタのゲート酸
化膜に比例する第１の基準電位Vc1を発生するためのも
のである。第２の基準電位発生回路21 2は、電源電位と
セル・トランジスタのしきい値変動に対応した第２の基
準電位Vc2を発生するものである。これらの具体的な構
成例は後述する。第１の基準電位発生回路21 1の出力
は、第１の増幅回路22 1に入力される。第１の増幅回路
22 1は、演算増幅器OP1と、この増幅器OP1の出力をゲー
ト入力とするｐチャネルMOSトランジスタQ211および分
圧用抵抗Ra1,Rb1の直列接続回路により構成されてい
る。これにより第１の増幅回路22 1からは第１の基準電
位Vc1に比例した出力電位が得られる。第２の基準電位
発生回路21 2の出力は、第２の増幅回路22 2に入力され
る。この第２の増幅回路22 1は、演算増幅器OP2と、こ
の増幅器OP2の出力をゲート入力とするｐチャネルMOSト
ランジスタQ212および分圧用抵抗Ra2,Rb2の直列接続回
路により構成されている。抵抗Ra2とRb2の接続点は演算
増幅器OP2の非反転入力端子に帰還接続されている。こ
れら第1,第２の増幅回路221および22 2の出力端子はワ
イヤードOR結線23に接続されて、二つの増幅回路221,22
2の出力電位の高い方の電位が取り出されるようになっ
ている。
電位の補償を行うようにした実施例を説明する。ワード
線駆動回路の要部構成は、先の実施例で示した第１図と
変らない。この実施例においては、ワード線昇圧回路７
に与える第１の電位V1を発生する電位発生回路が第10図
のように構成される。図示のように、第1,第２の二つの
基準電位発生回路21 1,21 2が用いられる。第１の基準
電位発生回路21 1は、あるレベル以上の電源電位におい
て電源電位に依存せず、セル・トランジスタのゲート酸
化膜に比例する第１の基準電位Vc1を発生するためのも
のである。第２の基準電位発生回路21 2は、電源電位と
セル・トランジスタのしきい値変動に対応した第２の基
準電位Vc2を発生するものである。これらの具体的な構
成例は後述する。第１の基準電位発生回路21 1の出力
は、第１の増幅回路22 1に入力される。第１の増幅回路
22 1は、演算増幅器OP1と、この増幅器OP1の出力をゲー
ト入力とするｐチャネルMOSトランジスタQ211および分
圧用抵抗Ra1,Rb1の直列接続回路により構成されてい
る。これにより第１の増幅回路22 1からは第１の基準電
位Vc1に比例した出力電位が得られる。第２の基準電位
発生回路21 2の出力は、第２の増幅回路22 2に入力され
る。この第２の増幅回路22 1は、演算増幅器OP2と、こ
の増幅器OP2の出力をゲート入力とするｐチャネルMOSト
ランジスタQ212および分圧用抵抗Ra2,Rb2の直列接続回
路により構成されている。抵抗Ra2とRb2の接続点は演算
増幅器OP2の非反転入力端子に帰還接続されている。こ
れら第1,第２の増幅回路221および22 2の出力端子はワ
イヤードOR結線23に接続されて、二つの増幅回路221,22
2の出力電位の高い方の電位が取り出されるようになっ
ている。
第11図（ａ）〜（ｆ）は、第１の基準電位発生回路21
1の構成例である。第11図（ａ）では、負荷抵抗R2と３
個のダイオード接続されたｎチャネルMOSトランジスタQ
31〜Q33が電源電位Vccと接地電位間に直列接続されてい
る。ここで３段のMOSトランジスタQ31〜Q33は、ｎ型
多結晶シリコン・ゲート電極を用いたチャネルイオン注
入のないｎチャネルMOSトランジスタ、またはチャネ
ルイオン注入を行うことによってそのしきい値がゲート
酸化膜厚にほぼ比例するようにしたｎチャネルMOSトラ
ンジスタを用いる。負荷抵抗R2の抵抗値はMOSトランジ
スタQ31〜Q33のそれに比べて十分大きいものとする。こ
のとき出力端子には、電源電位Vccがあるレベルすなわ
ち３段のMOSトランジスタQ31〜Q33のしきい値の合計値
を越える範囲では、そのしきい値の合計値が第１の基準
電位Vc1として得られる。その詳細を説明すると次の通
りである。
1の構成例である。第11図（ａ）では、負荷抵抗R2と３
個のダイオード接続されたｎチャネルMOSトランジスタQ
31〜Q33が電源電位Vccと接地電位間に直列接続されてい
る。ここで３段のMOSトランジスタQ31〜Q33は、ｎ型
多結晶シリコン・ゲート電極を用いたチャネルイオン注
入のないｎチャネルMOSトランジスタ、またはチャネ
ルイオン注入を行うことによってそのしきい値がゲート
酸化膜厚にほぼ比例するようにしたｎチャネルMOSトラ
ンジスタを用いる。負荷抵抗R2の抵抗値はMOSトランジ
スタQ31〜Q33のそれに比べて十分大きいものとする。こ
のとき出力端子には、電源電位Vccがあるレベルすなわ
ち３段のMOSトランジスタQ31〜Q33のしきい値の合計値
を越える範囲では、そのしきい値の合計値が第１の基準
電位Vc1として得られる。その詳細を説明すると次の通
りである。
通常、ｎ型ゲート電極のチャネルイオン注入のないｎ
チャネルMOSトランジスタのしきい値電圧は、 VT＝−VFB＋２φＦ＋γ（φＦ＋VSUB）1/2・TOX で表される。ここで、VFBはフラットバンド電圧、φＦ
はフェルミレベル、γは比例定数、VSUBは基板バイアス
電圧、TOXはゲート酸化膜厚である。そしてｎ型ゲート
電極のチャネルイオン注入のないｎチャネルMOSトラン
ジスタでは、 ｜−VFB＋２φF|≪γ（φＦ＋VSUB）1/2・TOX であるから、しきい値電圧VTは、ゲート酸化膜厚TOXに
ほぼ比例する。これが第13図に示すVT（TOX）の直線で
ある。したがって第11図（ａ）の基準電位発生回路によ
り、電源電位Vccがある値以上では、電源電位によらず
ゲート酸化膜厚TOXに比例した第１の基準電位Vc1を得る
ことができる。
チャネルMOSトランジスタのしきい値電圧は、 VT＝−VFB＋２φＦ＋γ（φＦ＋VSUB）1/2・TOX で表される。ここで、VFBはフラットバンド電圧、φＦ
はフェルミレベル、γは比例定数、VSUBは基板バイアス
電圧、TOXはゲート酸化膜厚である。そしてｎ型ゲート
電極のチャネルイオン注入のないｎチャネルMOSトラン
ジスタでは、 ｜−VFB＋２φF|≪γ（φＦ＋VSUB）1/2・TOX であるから、しきい値電圧VTは、ゲート酸化膜厚TOXに
ほぼ比例する。これが第13図に示すVT（TOX）の直線で
ある。したがって第11図（ａ）の基準電位発生回路によ
り、電源電位Vccがある値以上では、電源電位によらず
ゲート酸化膜厚TOXに比例した第１の基準電位Vc1を得る
ことができる。
第11図（ｂ）は、第11図（ａ）に対してMOSトランジ
スタの基板バイアス条件が異なるのみである。基板バイ
アスが異なっても、上述のしきい値電圧の式において、
（φＦ＋VSUB）1/2の値が異なるのみであり、ゲート酸
化膜厚に対する比例関係は変わらない。したがって例え
ばこの第11図（ｂ）の構成によれば、第13図のVT′（T
OX）なる関係が得られる。こうして負荷抵抗R2が大きい
場合には、第11図（ａ）（ｂ）に示す基準電位発生回路
によって、第１の基準電位Vc1として、ゲート酸化膜厚T
OXに比例する電位 Vc1＝Ｋ・TOX（Ｋは比例定数） …（１） が得られる。この関係は、MOSトランジスタの段数には
直接関係なく、したがって第11図（ｃ）に示すように一
つのMOSトランジスタQ31を用いても、同様の機能を持つ
基準電位発生回路が得られる。以上の基準電位発生回路
では、ｎチャネルMOSトランジスタがチャネルイオン注
入を行わないものであるから、ゲート酸化膜厚以外のプ
ロセス条件（イオン注入条件や温度）に対する変動が少
なく、ゲート酸化膜厚TOXに比例した安定な基準電位を
発生する事ができる。好ましくは Vc1＝Ｋ・TOX において、比例定数Ｋが0.6以上となるようにする。
スタの基板バイアス条件が異なるのみである。基板バイ
アスが異なっても、上述のしきい値電圧の式において、
（φＦ＋VSUB）1/2の値が異なるのみであり、ゲート酸
化膜厚に対する比例関係は変わらない。したがって例え
ばこの第11図（ｂ）の構成によれば、第13図のVT′（T
OX）なる関係が得られる。こうして負荷抵抗R2が大きい
場合には、第11図（ａ）（ｂ）に示す基準電位発生回路
によって、第１の基準電位Vc1として、ゲート酸化膜厚T
OXに比例する電位 Vc1＝Ｋ・TOX（Ｋは比例定数） …（１） が得られる。この関係は、MOSトランジスタの段数には
直接関係なく、したがって第11図（ｃ）に示すように一
つのMOSトランジスタQ31を用いても、同様の機能を持つ
基準電位発生回路が得られる。以上の基準電位発生回路
では、ｎチャネルMOSトランジスタがチャネルイオン注
入を行わないものであるから、ゲート酸化膜厚以外のプ
ロセス条件（イオン注入条件や温度）に対する変動が少
なく、ゲート酸化膜厚TOXに比例した安定な基準電位を
発生する事ができる。好ましくは Vc1＝Ｋ・TOX において、比例定数Ｋが0.6以上となるようにする。
一方第11図（ａ）〜（ｃ）において、チャネルイオン
注入を行ったｎチャネルMOSトランジスタを用いてもよ
い。その場合には、イオン注入によるフラットバンドの
ずれΔVFBが、 −VFB＋ΔVFB＋２φＦ〜０ を満たすように、イオン注入条件を選ぶ。これによっ
て、チャネルイオン注入を行ったMOSトランジスタを用
いても、ほぼゲート酸化膜厚に比例した基準電位を発生
させることができる。またｐ型ゲート電極のｎチャネル
MOSトランジスタでは、しきい値電圧が VT＝VFB＋２φＦ＋γ（φＦ＋VSUB）1/2・TOX で表されるから、やはりチャネルイオン注入を行って、 VFB−ΔVFB＋２φＦ〜０ とする。この様なMOSトランジスタを用いても、ゲート
酸化膜厚に比例した基準電位を得ることができる。
注入を行ったｎチャネルMOSトランジスタを用いてもよ
い。その場合には、イオン注入によるフラットバンドの
ずれΔVFBが、 −VFB＋ΔVFB＋２φＦ〜０ を満たすように、イオン注入条件を選ぶ。これによっ
て、チャネルイオン注入を行ったMOSトランジスタを用
いても、ほぼゲート酸化膜厚に比例した基準電位を発生
させることができる。またｐ型ゲート電極のｎチャネル
MOSトランジスタでは、しきい値電圧が VT＝VFB＋２φＦ＋γ（φＦ＋VSUB）1/2・TOX で表されるから、やはりチャネルイオン注入を行って、 VFB−ΔVFB＋２φＦ〜０ とする。この様なMOSトランジスタを用いても、ゲート
酸化膜厚に比例した基準電位を得ることができる。
第11図（ｄ）は、ｐ型ゲート電極のチャネルイオン注
入を行わないｐチャネルMOSトランジスタQ34を用いた例
である。この場合、MOSトランジスタQ34のしきい値電圧
は、 VT＝−VFB＋２φＦ−γ（φＦ＋VSUB）1/2・TOX となる。TOXが十分大きい場合は、 ｜−VFB＋２φF|≪γ（φＦ＋VSUB）1/2・TOX となるので、やはりゲート酸化膜厚に比例した基準電位
が得られる。そしてｎ型ゲート電極のチャネルイオン注
入を行わないｎチャネルMOSトランジスタを用いた場合
と同様、ｐ型ゲート電極のチャネルイオン注入を行わな
いｐチャネルMOSトランジスタは、プロセス条件が決ま
ればゲート酸化膜厚以外のパラメータの変動が少ないの
で、安定したゲート酸化膜厚依存性を持つ基準電位が発
生できる。
入を行わないｐチャネルMOSトランジスタQ34を用いた例
である。この場合、MOSトランジスタQ34のしきい値電圧
は、 VT＝−VFB＋２φＦ−γ（φＦ＋VSUB）1/2・TOX となる。TOXが十分大きい場合は、 ｜−VFB＋２φF|≪γ（φＦ＋VSUB）1/2・TOX となるので、やはりゲート酸化膜厚に比例した基準電位
が得られる。そしてｎ型ゲート電極のチャネルイオン注
入を行わないｎチャネルMOSトランジスタを用いた場合
と同様、ｐ型ゲート電極のチャネルイオン注入を行わな
いｐチャネルMOSトランジスタは、プロセス条件が決ま
ればゲート酸化膜厚以外のパラメータの変動が少ないの
で、安定したゲート酸化膜厚依存性を持つ基準電位が発
生できる。
一方、ｎ型ゲート電極のｐチャネルMOSトランジスタ
の場合、チャネルイオン注入を行わないとき、しきい値
電圧は VT＝VFB＋２φＦ−γ（φＦ＋VSUB）1/2・TOX となる。これはゲート酸化膜厚に対して、第13図に示す
直線−VT2のように示され、ゲート酸化膜厚に比例しな
い。この場合でも、例えばボロンをチャネルイオン注入
する事によりフラットバンド電圧のずれΔVFBを発生さ
せ、 |VFB＋２φＦ−ΔVFB|〜０ を満たすようにすれば、ゲート酸化膜厚に比例した基準
電位を得ることができる。また、ｐチャネルMOSトラン
ジスタを用いる場合にも、ｎチャネルMOSトランジスタ
の場合と同様、複数段直列接続して基準電位発生回路を
構成することができる。
の場合、チャネルイオン注入を行わないとき、しきい値
電圧は VT＝VFB＋２φＦ−γ（φＦ＋VSUB）1/2・TOX となる。これはゲート酸化膜厚に対して、第13図に示す
直線−VT2のように示され、ゲート酸化膜厚に比例しな
い。この場合でも、例えばボロンをチャネルイオン注入
する事によりフラットバンド電圧のずれΔVFBを発生さ
せ、 |VFB＋２φＦ−ΔVFB|〜０ を満たすようにすれば、ゲート酸化膜厚に比例した基準
電位を得ることができる。また、ｐチャネルMOSトラン
ジスタを用いる場合にも、ｎチャネルMOSトランジスタ
の場合と同様、複数段直列接続して基準電位発生回路を
構成することができる。
第11図（ｅ）（ｆ）は、第11図（ｃ）の構成におい
て、負荷抵抗R2の部分にそれぞれｎチャネルMOSトラン
ジスタQ35,pチャネルMOSトランジスタQ36を用いたもの
である。これら負荷抵抗用MOSトランジスタQ35,Q36は、
十分高抵抗とするため、 チャネル幅／チャネル長≪１ なる条件を満たすものを用いる。これによって、第11図
（ｃ）の場合と同様にゲート酸化膜厚に比例する第１の
基準電位Vc1を得ることでできる。
て、負荷抵抗R2の部分にそれぞれｎチャネルMOSトラン
ジスタQ35,pチャネルMOSトランジスタQ36を用いたもの
である。これら負荷抵抗用MOSトランジスタQ35,Q36は、
十分高抵抗とするため、 チャネル幅／チャネル長≪１ なる条件を満たすものを用いる。これによって、第11図
（ｃ）の場合と同様にゲート酸化膜厚に比例する第１の
基準電位Vc1を得ることでできる。
第12図（ａ）〜（ｄ）は、第10図の第２の基準電位発
生回路21 2の構成例である。第12図（ａ）においてｎチ
ャネルMOSトランジスタQ41は、セル・トランジスタと同
様のプロセス条件，同様の形状をもって形成されたMOS
トランジスタであり、これがダイオード接続されて抵抗
R3,R4と共に電源電位Vccと接地電位間に直列接続されて
いる。抵抗R3,R4の抵抗値は、MOSトランジスタQ41のそ
れより十分大きいものとする。
生回路21 2の構成例である。第12図（ａ）においてｎチ
ャネルMOSトランジスタQ41は、セル・トランジスタと同
様のプロセス条件，同様の形状をもって形成されたMOS
トランジスタであり、これがダイオード接続されて抵抗
R3,R4と共に電源電位Vccと接地電位間に直列接続されて
いる。抵抗R3,R4の抵抗値は、MOSトランジスタQ41のそ
れより十分大きいものとする。
このとき得られる出力電位すなわち第２の基準電位Vc
2は、MOSトランジスタQ41のしきい値電圧をVTCとする
と、 となる。
2は、MOSトランジスタQ41のしきい値電圧をVTCとする
と、 となる。
この（２）式から、第２の基準電位Vc2は、電源電位V
ccに依存し、かつMOSトランジスタのゲートしきい値電
圧VTCの変動に応じて変動する値となる。
ccに依存し、かつMOSトランジスタのゲートしきい値電
圧VTCの変動に応じて変動する値となる。
第12図（ｂ）は、第12図（ａ）のMOSトランジスタQ41
の基板バイアス条件を異ならせたものである。これは、
MOSトランジスタのしきい値電圧が異なるだけで、
（２）式の関係は変わらない。第12図（ｃ）は、抵抗R4
とMOSトランジスタQ12の配置を第12図（ａ）と逆にした
もので、得られる基準電位は変わらない。第12図（ｄ）
は、複数のMOSトランジスタを並列接続して、第12図
（ａ）と同じ基準電位を得る例である。メモリセルに用
いられるMOSトランジスタは極めて微細であるため、プ
ロセス条件はセル・トランジスタと同様として、それよ
り大きいMOSトランジスタを複数個形成してこのように
並列接続することにより、やはり（２）式で表される第
２の基準電位Vc2を得ることができる。
の基板バイアス条件を異ならせたものである。これは、
MOSトランジスタのしきい値電圧が異なるだけで、
（２）式の関係は変わらない。第12図（ｃ）は、抵抗R4
とMOSトランジスタQ12の配置を第12図（ａ）と逆にした
もので、得られる基準電位は変わらない。第12図（ｄ）
は、複数のMOSトランジスタを並列接続して、第12図
（ａ）と同じ基準電位を得る例である。メモリセルに用
いられるMOSトランジスタは極めて微細であるため、プ
ロセス条件はセル・トランジスタと同様として、それよ
り大きいMOSトランジスタを複数個形成してこのように
並列接続することにより、やはり（２）式で表される第
２の基準電位Vc2を得ることができる。
次に第10図に戻って、その動作を詳細に説明する。上
述したような第１の基準電位発生回路21 1および第２の
基準電位発生回路21 2から得られる第１の基準電位Vc1
および第２の基準電位Vc2は、それぞれ増幅回路22 1,22
2により増幅される。すなわち第１の増幅回路22 1の出
力電位Va1は、（１）式の値に増幅率をかけて、 となる。一方第２の増幅回路22 2の出力電位Va2は、
（２）式の値に増幅率をかけて、 となる。
述したような第１の基準電位発生回路21 1および第２の
基準電位発生回路21 2から得られる第１の基準電位Vc1
および第２の基準電位Vc2は、それぞれ増幅回路22 1,22
2により増幅される。すなわち第１の増幅回路22 1の出
力電位Va1は、（１）式の値に増幅率をかけて、 となる。一方第２の増幅回路22 2の出力電位Va2は、
（２）式の値に増幅率をかけて、 となる。
第14図（ａ）は、これらの出力電位Va1,Va2の電源電
位依存性を示す。出力電位Va1は、電源電位Vccがあるレ
ベル以上では電源電位Vccによらず、ゲート酸化膜厚TOX
のみに依存する一定値を示す。出力電位Va2は、電源電
位VccとMOSトランジスタのしきい値に依存する値を示
す。これら二つの出力電位は、ワイヤードOR結線23によ
り、高い方の値が優先的に出力されることになり、結局
第14図（ｂ）のような電位V1出力が得られる事になる。
位依存性を示す。出力電位Va1は、電源電位Vccがあるレ
ベル以上では電源電位Vccによらず、ゲート酸化膜厚TOX
のみに依存する一定値を示す。出力電位Va2は、電源電
位VccとMOSトランジスタのしきい値に依存する値を示
す。これら二つの出力電位は、ワイヤードOR結線23によ
り、高い方の値が優先的に出力されることになり、結局
第14図（ｂ）のような電位V1出力が得られる事になる。
そしてこの様に得られる電位V1を第１図のワード線昇
圧回路７に与えることにより得られるワード線昇圧電位
VWLは次のようになる。まず（３）式による電位Va1が単
独で昇圧用キャパシタに充電されてこれがワード線に与
えられた場合を考えると、ワード線駆動線WDRVの容量C3
を無視したとき、 となる。同様に（４）式による電位Va2のみを考える
と、 となる。したがって全体としては、（５）式と（６）式
の大きい方がワード線昇圧電位として与えられる。
圧回路７に与えることにより得られるワード線昇圧電位
VWLは次のようになる。まず（３）式による電位Va1が単
独で昇圧用キャパシタに充電されてこれがワード線に与
えられた場合を考えると、ワード線駆動線WDRVの容量C3
を無視したとき、 となる。同様に（４）式による電位Va2のみを考える
と、 となる。したがって全体としては、（５）式と（６）式
の大きい方がワード線昇圧電位として与えられる。
以上のようにして得られるワード線昇圧電位の電源電
位依存性を示すと、第15図のように表される。図の折れ
線V1は第14図（ｂ）のそれであり、これにより得られる
ワード線昇圧電位VWLがやはり図のような折れ線で表さ
れる。最大は、V1＝Vcc,C1≫C2のときで、VWL＝2Vccで
ある。折れ線で表されたワード線昇圧電位VWLのうち電
源電位Vccが小さい範囲の直線部分L1がこれであり、第1
4図（ａ）の電位Va1のうちしきい値により制限されず電
源電位Vccに比例して増大する部分に対応する。平坦部L
2は、第14図（ａ）の電位Vaの平坦部すなわちMOSトラン
ジスタのゲート酸化膜厚TOXのみに依存する部分に対応
する。さらに電源電位Vccが高い領域での直線L3は、第1
4図（ａ）の電位Va2すなわち電源電位とMOSトランジス
タのしきい値に依存する部分に対応する。
位依存性を示すと、第15図のように表される。図の折れ
線V1は第14図（ｂ）のそれであり、これにより得られる
ワード線昇圧電位VWLがやはり図のような折れ線で表さ
れる。最大は、V1＝Vcc,C1≫C2のときで、VWL＝2Vccで
ある。折れ線で表されたワード線昇圧電位VWLのうち電
源電位Vccが小さい範囲の直線部分L1がこれであり、第1
4図（ａ）の電位Va1のうちしきい値により制限されず電
源電位Vccに比例して増大する部分に対応する。平坦部L
2は、第14図（ａ）の電位Vaの平坦部すなわちMOSトラン
ジスタのゲート酸化膜厚TOXのみに依存する部分に対応
する。さらに電源電位Vccが高い領域での直線L3は、第1
4図（ａ）の電位Va2すなわち電源電位とMOSトランジス
タのしきい値に依存する部分に対応する。
この実施例による効果を次に説明する。いま、TDDBの
最大電界をEmaxとして、 とすれば、（５）式から、 VWL＝Emax・TOX となる。すなわち、第15図のワード線昇圧電位VWLの平
坦部L2は、電源電位Vccの変動にもかかわらずTDDB限界
で一定となり、かつゲート酸化膜厚TOXの変動に対して
これに比例して変動する値になる。したがって先の実施
例の効果に加えて、ワード線昇圧電位はプロセス変動に
よるゲート酸化膜厚の変動の影響が自動的に補償され
る。また、 C1≫C2、かつ 2Vcc＜Emax・TOX であるときは、ワード線昇圧電位は昇圧回路の限界2Vcc
まで上昇させる事ができる。以上をまとめると、ゲート
酸化膜厚TOXの変動が生じても、ワード線昇圧電位V
WLは、 2Vcc＞Emax・TOXのとき、VWL＝2Vccまで、 2Vcc≦Emax・TOXのとき、VWL＝Emax・TOX一定 となる。これにより、TDDBによる信頼性の劣化を生じる
ことなく、メモリセルへの“H"レベル書き込みマージ
ン、および電源電位の動作マージンが十分なものとな
り、ワード線電位の十分な上昇による読出し速度の上昇
がはかられ、しかもプロセス条件のばらつきに対しては
自動的にワード線昇圧電位をTDDB限界に保つ補償がなさ
れる。
最大電界をEmaxとして、 とすれば、（５）式から、 VWL＝Emax・TOX となる。すなわち、第15図のワード線昇圧電位VWLの平
坦部L2は、電源電位Vccの変動にもかかわらずTDDB限界
で一定となり、かつゲート酸化膜厚TOXの変動に対して
これに比例して変動する値になる。したがって先の実施
例の効果に加えて、ワード線昇圧電位はプロセス変動に
よるゲート酸化膜厚の変動の影響が自動的に補償され
る。また、 C1≫C2、かつ 2Vcc＜Emax・TOX であるときは、ワード線昇圧電位は昇圧回路の限界2Vcc
まで上昇させる事ができる。以上をまとめると、ゲート
酸化膜厚TOXの変動が生じても、ワード線昇圧電位V
WLは、 2Vcc＞Emax・TOXのとき、VWL＝2Vccまで、 2Vcc≦Emax・TOXのとき、VWL＝Emax・TOX一定 となる。これにより、TDDBによる信頼性の劣化を生じる
ことなく、メモリセルへの“H"レベル書き込みマージ
ン、および電源電位の動作マージンが十分なものとな
り、ワード線電位の十分な上昇による読出し速度の上昇
がはかられ、しかもプロセス条件のばらつきに対しては
自動的にワード線昇圧電位をTDDB限界に保つ補償がなさ
れる。
一方、（６）式において、 とすると、（６）式は、 VWL＝Vcc＋VTCR3/R4 …（７） となる。R3/R4の値を変えた場合にも、（Ra2＋Rb2）/Rb
2を変えることによって上記式（７）の条件を設定する
事ができる。ここで実際にメモリセルの“H"レベル書き
込みに必要とされるワード線電位は、セル・トランジス
タのしきい値をVT1として、 VWL＝Vcc＋VT1 …（８） である。ワード線昇圧回路内の基準電位発生回路に用い
られる例えば第12図（ａ）に示したMOSトランジスタQ41
とセル・トランジスタとは、前述のようにプロセス条件
や形状は同じであり、基板バイアスのみが異なる。いま
セル・トランジスタの基板バイアスは、セルアレイのウ
ェル電位をVBBとして VSUB1＝Vcc＋VBB である。ワード線昇圧回路の基準電位発生回路内のMOS
トランジスタQ41の基板バイアスは、第12図（ａ）の回
路構成の場合、 VSUB2＝（Vcc−VTC）R3/（R3＋R4） である。したがって、VSUB1＞VSUB2であり、この結果 VTC＜VT1 となる。このしきい値の差をR3/R4により補償して、 VT1〜VTCR3/R4 とすれば、“H"レベル書き込みに最低限必要なワード線
電位として、 VWL＝Vcc＋VTCR3/R4〜Vcc＋VT1 を得ることができる。第12図（ｂ）（ｃ）の場合にも基
板バイアスが変わるだけであるから、同様の関係を設定
することができる。
2を変えることによって上記式（７）の条件を設定する
事ができる。ここで実際にメモリセルの“H"レベル書き
込みに必要とされるワード線電位は、セル・トランジス
タのしきい値をVT1として、 VWL＝Vcc＋VT1 …（８） である。ワード線昇圧回路内の基準電位発生回路に用い
られる例えば第12図（ａ）に示したMOSトランジスタQ41
とセル・トランジスタとは、前述のようにプロセス条件
や形状は同じであり、基板バイアスのみが異なる。いま
セル・トランジスタの基板バイアスは、セルアレイのウ
ェル電位をVBBとして VSUB1＝Vcc＋VBB である。ワード線昇圧回路の基準電位発生回路内のMOS
トランジスタQ41の基板バイアスは、第12図（ａ）の回
路構成の場合、 VSUB2＝（Vcc−VTC）R3/（R3＋R4） である。したがって、VSUB1＞VSUB2であり、この結果 VTC＜VT1 となる。このしきい値の差をR3/R4により補償して、 VT1〜VTCR3/R4 とすれば、“H"レベル書き込みに最低限必要なワード線
電位として、 VWL＝Vcc＋VTCR3/R4〜Vcc＋VT1 を得ることができる。第12図（ｂ）（ｃ）の場合にも基
板バイアスが変わるだけであるから、同様の関係を設定
することができる。
以上のような関係を満たすことによって、メモリセル
への“H"レベル書き込みが保証され、しかもプロセス条
件によりセル・トランジスタのしきい値が変動した場合
にも自動的にワード線昇圧電位が補償される。
への“H"レベル書き込みが保証され、しかもプロセス条
件によりセル・トランジスタのしきい値が変動した場合
にも自動的にワード線昇圧電位が補償される。
さらにまた、電源電位Vccを強制的に上げてDRAMの加
速試験を行う場合、この実施例のワード線駆動回路を用
いて、第15図のワード線昇圧電位VWLの直線部L3を利用
することができる。
速試験を行う場合、この実施例のワード線駆動回路を用
いて、第15図のワード線昇圧電位VWLの直線部L3を利用
することができる。
以上のようにこの実施例によるワード線昇圧電位は、
第15図に示すように電源電位の上昇に対して、L1→L2→
L3なる軌跡をたどる。そしてこの軌跡と、“H"レベル書
き込みの最低限レベルVcc＋VT1により囲まれた、第15図
の斜線領域が、十分な書き込み動作マージンが得られる
範囲である。これは従来の第21図に示した斜線で示した
動作マージン領域と比較して明らかなように、大幅にマ
ージンが向上している。
第15図に示すように電源電位の上昇に対して、L1→L2→
L3なる軌跡をたどる。そしてこの軌跡と、“H"レベル書
き込みの最低限レベルVcc＋VT1により囲まれた、第15図
の斜線領域が、十分な書き込み動作マージンが得られる
範囲である。これは従来の第21図に示した斜線で示した
動作マージン領域と比較して明らかなように、大幅にマ
ージンが向上している。
本発明は以上に説明したように、DRAMのワード線昇圧
電位として電源電位に依存しない一定値を用いることが
基本である。しかしながらこの場合、実際にはワード線
電位がリークにより変動する。このリークは主として、
ワード線につながるMOSトランジスタの拡散層から生じ
る。したがって本発明においては、ワード線のリーク補
償を行うことが望ましい。以下にその様なリーク補償回
路を設けたDRAMの実施例を説明する。ワード線駆動回路
については、先に説明した実施例のいずれかを用いれば
よく、以下ではリーク補償回路部の説明に限る。
電位として電源電位に依存しない一定値を用いることが
基本である。しかしながらこの場合、実際にはワード線
電位がリークにより変動する。このリークは主として、
ワード線につながるMOSトランジスタの拡散層から生じ
る。したがって本発明においては、ワード線のリーク補
償を行うことが望ましい。以下にその様なリーク補償回
路を設けたDRAMの実施例を説明する。ワード線駆動回路
については、先に説明した実施例のいずれかを用いれば
よく、以下ではリーク補償回路部の説明に限る。
第16図は、ワード線リーク補償回路部の構成を示すブ
ロック図である。図に示すようにこのリーク補償回路部
には、ワード線電位VWLと参照電位VREFを比較して検知
する比較検知回路31が設けられる。この検出回路31の出
力によりリングオシレータ32がON/OFF制御され、このリ
ングオシレータ32の出力によってワード線昇圧回路に用
いられるチャージポンプ回路33が制御されるようになっ
ている。
ロック図である。図に示すようにこのリーク補償回路部
には、ワード線電位VWLと参照電位VREFを比較して検知
する比較検知回路31が設けられる。この検出回路31の出
力によりリングオシレータ32がON/OFF制御され、このリ
ングオシレータ32の出力によってワード線昇圧回路に用
いられるチャージポンプ回路33が制御されるようになっ
ている。
第17図は比較検知回路31の具体的な構成例である。こ
の比較検知回路は、ソースが共通接続されたｎチャネル
MOSトランジスタQ53,Q54、これらに電流を供給するｐチ
ャネルMOSトランジスタQ55,Q56、およびMOSトランジス
タQ53,Q54の共通ソースに直列接続されたスイッチング
用ｎチャネルMOSトランジスタQ57,Q58により構成された
カレントミラー型CMOS差動増幅回路を主体とする。MOS
トランジスタQ57は制御信号VSWにより制御され、MOSト
ランジスタQ58は別の制御信号VMにより制御される。こ
の差動増幅回路の信号入力端子すなわちMOSトランジス
タQ53のゲートには、ワード線電位VWLが抵抗r1,r2によ
り分圧されて入力され、参照電位入力端子すなわちMOS
トランジスタQ54のゲートには、参照電位VREFが抵抗r3,
r4により分圧されて入力されるようになっている。これ
ら分圧抵抗r1,r2およびr3,r4にはそれぞれ、入力をON/O
FFする制御信号VSWにより制御されるスイッチング用ｎ
チャネルMOSトランジスタQ51,Q52が直列に介挿されてい
る。CMOS差動増幅回路の出力は、ｐチャネルMOSトラン
ジスタQ59を介し、出力バッファを介してリングオシレ
ータ制御信号VROとして取り出される。MOSトランジスタ
Q59のドレインは電源Vccに接続され、ソースは制御信号
VMにより制御されるスイッチング用ｎチャネルMOSトラ
ンジスタQ61を介して接地されている。ｐチャネルMOSト
ランジスタQ59のゲート・ドレイン間には、制御信号VSW
により制御されるｐチャネルMOSトランジスタQ60が設け
られている。
の比較検知回路は、ソースが共通接続されたｎチャネル
MOSトランジスタQ53,Q54、これらに電流を供給するｐチ
ャネルMOSトランジスタQ55,Q56、およびMOSトランジス
タQ53,Q54の共通ソースに直列接続されたスイッチング
用ｎチャネルMOSトランジスタQ57,Q58により構成された
カレントミラー型CMOS差動増幅回路を主体とする。MOS
トランジスタQ57は制御信号VSWにより制御され、MOSト
ランジスタQ58は別の制御信号VMにより制御される。こ
の差動増幅回路の信号入力端子すなわちMOSトランジス
タQ53のゲートには、ワード線電位VWLが抵抗r1,r2によ
り分圧されて入力され、参照電位入力端子すなわちMOS
トランジスタQ54のゲートには、参照電位VREFが抵抗r3,
r4により分圧されて入力されるようになっている。これ
ら分圧抵抗r1,r2およびr3,r4にはそれぞれ、入力をON/O
FFする制御信号VSWにより制御されるスイッチング用ｎ
チャネルMOSトランジスタQ51,Q52が直列に介挿されてい
る。CMOS差動増幅回路の出力は、ｐチャネルMOSトラン
ジスタQ59を介し、出力バッファを介してリングオシレ
ータ制御信号VROとして取り出される。MOSトランジスタ
Q59のドレインは電源Vccに接続され、ソースは制御信号
VMにより制御されるスイッチング用ｎチャネルMOSトラ
ンジスタQ61を介して接地されている。ｐチャネルMOSト
ランジスタQ59のゲート・ドレイン間には、制御信号VSW
により制御されるｐチャネルMOSトランジスタQ60が設け
られている。
この様なリーク補償回路において、ワード線電位VWL
は、実際にセルアレイ内で選択されるワード線の電位ま
たは、セルアレイ内のワード線と同様の負荷条件に設定
された疑似ワード線を用いてこれから得られる電位を利
用する。参照電位VREFには例えば、第１図の実施例で昇
圧回路部に用いられる第１の電位発生回路20 1から得ら
れる内部電位V1を利用する。そしてワード線電位VWLが
ある値以下になったときに、リングオシレータ制御信号
VROが“H"レベルになるように、分圧抵抗r1〜r4の値が
設定される。
は、実際にセルアレイ内で選択されるワード線の電位ま
たは、セルアレイ内のワード線と同様の負荷条件に設定
された疑似ワード線を用いてこれから得られる電位を利
用する。参照電位VREFには例えば、第１図の実施例で昇
圧回路部に用いられる第１の電位発生回路20 1から得ら
れる内部電位V1を利用する。そしてワード線電位VWLが
ある値以下になったときに、リングオシレータ制御信号
VROが“H"レベルになるように、分圧抵抗r1〜r4の値が
設定される。
第18図は、第17図の比較検知回路から得られる制御信
号VROにより制御されるリングオシレータの構成例であ
る。すなわちCMOSインバータを複数段リング状に接続し
て構成されるリングオシレータの内部に、図示のような
回路が設けられる。
号VROにより制御されるリングオシレータの構成例であ
る。すなわちCMOSインバータを複数段リング状に接続し
て構成されるリングオシレータの内部に、図示のような
回路が設けられる。
この実施例によるワード線リーク補償の動作は次の通
りである。第17図の比較検知回路31は、制御信号VSWお
よびVMが“L"レベルの間、不活性状態に保たれる。この
とき、出力段は、ｐチャネルMOSトランジスタQ60がオン
でり、これによりｐチャネルMOSトランジスタQ59はゲー
ト・ドレインが短絡されてオフに保たれる。またｎチャ
ネルMOSトランジスタQ61がオフである。したがってリン
グオシレータ制御信号VROは“L"レベルである。このと
き第18図のリングオシレータ32は、ｐチャネルMOSトラ
ンジスタQ74,nチャネルMOSトランジスタQ73が共にオフ
であり、発振しない。
りである。第17図の比較検知回路31は、制御信号VSWお
よびVMが“L"レベルの間、不活性状態に保たれる。この
とき、出力段は、ｐチャネルMOSトランジスタQ60がオン
でり、これによりｐチャネルMOSトランジスタQ59はゲー
ト・ドレインが短絡されてオフに保たれる。またｎチャ
ネルMOSトランジスタQ61がオフである。したがってリン
グオシレータ制御信号VROは“L"レベルである。このと
き第18図のリングオシレータ32は、ｐチャネルMOSトラ
ンジスタQ74,nチャネルMOSトランジスタQ73が共にオフ
であり、発振しない。
制御信号VSWおよびVMが“H"レベルになると、比較検
知回路31が活性化される。そしてワード線電位VWLがあ
る設定された値より高い状態では、差動増幅回路の出力
は“H"レベルであり、したがって出力段のｐチャネルMO
SトランジスタQ59がオフに保たれる。このときｎチャネ
ルMOSFETQ61がオフであるから、制御信号VROは相変わら
ず“L"レベルに保たれる。ワード線電位VWLが設定され
た値以下になると、差動増幅回路の出力が“L"レベルに
なる。この結果出力段のｐチャネルMOSトランジスタQ59
がオンとなる。ｐチャネルMOSトランジスタQ59のオン抵
抗とｎチャネルMOSトランジスタQ61のオン抵抗をある関
係に予め設定しておけば、ｐチャネルMOSトランジスタQ
59がオンすることにより、出力制御信号VROが“H"レベ
ルになる。この制御信号VROの“H"レベルへの遷移によ
って、第18図のリングオシレータ32が活性化されて発振
を開始し、所定のクロック信号φR,▲▼が得られ
る。これによりチャージポンプ回路33が駆動されて、ワ
ード線昇圧回路が働き、低下したワード線の昇圧が行わ
れる。
知回路31が活性化される。そしてワード線電位VWLがあ
る設定された値より高い状態では、差動増幅回路の出力
は“H"レベルであり、したがって出力段のｐチャネルMO
SトランジスタQ59がオフに保たれる。このときｎチャネ
ルMOSFETQ61がオフであるから、制御信号VROは相変わら
ず“L"レベルに保たれる。ワード線電位VWLが設定され
た値以下になると、差動増幅回路の出力が“L"レベルに
なる。この結果出力段のｐチャネルMOSトランジスタQ59
がオンとなる。ｐチャネルMOSトランジスタQ59のオン抵
抗とｎチャネルMOSトランジスタQ61のオン抵抗をある関
係に予め設定しておけば、ｐチャネルMOSトランジスタQ
59がオンすることにより、出力制御信号VROが“H"レベ
ルになる。この制御信号VROの“H"レベルへの遷移によ
って、第18図のリングオシレータ32が活性化されて発振
を開始し、所定のクロック信号φR,▲▼が得られ
る。これによりチャージポンプ回路33が駆動されて、ワ
ード線昇圧回路が働き、低下したワード線の昇圧が行わ
れる。
以上のようにしてこの実施例によれば、ワード線のリ
ークによる低下を補償して常にワード線を所望の値に設
定することができる。したがって、前述したように電源
電位に依存しない一定のワード線昇圧電位を用いる本発
明のDRAMの信頼性が向上する。またビット線実施例のよ
うに、ワード線昇圧のためのリングオシレータを常時動
作させるのではなく、オン，オフ動作させることによっ
て、無駄な消費電力を少なくすることができる。
ークによる低下を補償して常にワード線を所望の値に設
定することができる。したがって、前述したように電源
電位に依存しない一定のワード線昇圧電位を用いる本発
明のDRAMの信頼性が向上する。またビット線実施例のよ
うに、ワード線昇圧のためのリングオシレータを常時動
作させるのではなく、オン，オフ動作させることによっ
て、無駄な消費電力を少なくすることができる。
第19図は、第17図の比較検知回路を僅かに変形した実
施例の比較検知回路である。すなわち第17図における分
圧抵抗r2の部分を、さらに抵抗r21,r22に分け、それら
の接続点と接地電位間にｎチャネルMOSトランジスタQ62
を設けて、これを出力制御信号VROにより制御するよう
にしている。
施例の比較検知回路である。すなわち第17図における分
圧抵抗r2の部分を、さらに抵抗r21,r22に分け、それら
の接続点と接地電位間にｎチャネルMOSトランジスタQ62
を設けて、これを出力制御信号VROにより制御するよう
にしている。
この実施例によれば、リーク補償の動作に一定の不感
帯が形成される。すなわち、ワード線電位VWLが所定の
値より高く、出力制御信号VROが“L"レベルの間、MOSト
ランジスタQ62はオフであり、このときワード線電位VWL
側の分圧比は、r1/（r21＋r22）である。つまり差動増
幅回路に入力される電位は、 VWL・（r21＋r22）／（r1＋r21＋r22） となる。これがある値以下に低下したときに比較検知回
路が働いて制御信号VRO＝“H"レベルとなり、リングオ
シレータが働く。そして制御信号VROが“H"レベルのと
き、MOSトランジスタQ62はオンとなるため、ワード線電
位VWLの入力側の分圧比は、r1/r21となる。このとき差
動増幅回路に入力される電位は、 VWL・r21/（r1＋r21＋r22） である。したがってリングオシレータが働いて低下した
ワード線電位VWLがある程度回復しても、差動増幅回路
には十分な“H"レベル入力とならないため、しばらくは
リングオシレータが動作しつづける。
帯が形成される。すなわち、ワード線電位VWLが所定の
値より高く、出力制御信号VROが“L"レベルの間、MOSト
ランジスタQ62はオフであり、このときワード線電位VWL
側の分圧比は、r1/（r21＋r22）である。つまり差動増
幅回路に入力される電位は、 VWL・（r21＋r22）／（r1＋r21＋r22） となる。これがある値以下に低下したときに比較検知回
路が働いて制御信号VRO＝“H"レベルとなり、リングオ
シレータが働く。そして制御信号VROが“H"レベルのと
き、MOSトランジスタQ62はオンとなるため、ワード線電
位VWLの入力側の分圧比は、r1/r21となる。このとき差
動増幅回路に入力される電位は、 VWL・r21/（r1＋r21＋r22） である。したがってリングオシレータが働いて低下した
ワード線電位VWLがある程度回復しても、差動増幅回路
には十分な“H"レベル入力とならないため、しばらくは
リングオシレータが動作しつづける。
こうしてこの実施例によれば、ワード線電位が低下す
るときと上昇するときのリーク補償回路のしきい値が異
なり、リーク補償回路に不感帯が生じる。したがってワ
ード線電位がリーク補償によって発振するという事態が
防止される。
るときと上昇するときのリーク補償回路のしきい値が異
なり、リーク補償回路に不感帯が生じる。したがってワ
ード線電位がリーク補償によって発振するという事態が
防止される。
［発明の効果］ 以上詳細に説明したように本発明によれば、電源電位
Vccが高い場合のTDDBに対する保証を確実にすることが
でき、またVccが低い場合の“H"レベル書き込みを十分
に行うことができるワード線駆動回路を有するDRAMを提
供することができる。
Vccが高い場合のTDDBに対する保証を確実にすることが
でき、またVccが低い場合の“H"レベル書き込みを十分
に行うことができるワード線駆動回路を有するDRAMを提
供することができる。
第１図は本発明の一実施例のDRAMにおけるワード線駆動
回路部の構成を示す図、 第２図は第１図における第１の電位発生回路の構成を示
す図、 第３図は同じく第１図のワード線昇圧回路を駆動するチ
ャージポンプ回路の構成を示す図、 第４図は実施例のDRAMの全体構成を示すブロック図、 第５図は第１図のワード線駆動回路の動作を説明するた
めのタイミング図、 第６図は実施例により得られるワード線昇圧電位の電源
電位依存性を示す図、 第７図は他の実施例のワード線昇圧回路を示す図、 第８図はさらに他の実施例のワード線昇圧回路を示す
図、 第９図は第７図および第８図の実施例により得られるワ
ード線昇圧電位の電源電位依存性を示す図、 第10図は別の実施例のDRAMにおける第１の電位発生回路
の構成を示す図、 第11図（ａ）〜（ｆ）は、第10図における第１の基準電
位発生回路の構成例を示す図、 第12図（ａ）〜（ｄ）は、第10図における第２の基準電
位発生回路の構成例を示す図、 第13図はMOSトランジスタのしきい値電圧のゲート酸化
膜厚依存性を示す図、 第14図（ａ）（ｂ）は第10図の電位発生回路の出力電位
特性を示す図、 第15図は第10図の電位発生回路を用いた実施例でのワー
ド線電位の電源電位依存性を示す図、 第16図はさらに別の実施例のDRAMにおけるワード線リー
ク補償回路を示す図、 第17図は第16図における比較検知回路の構成例を示す
図、 第18図は同じくリングオシレータの構成例を示す図、 第19図は第17図の構成を変形した比較検知回路を示す
図、 第20図は従来のDRAMのワード線駆動回路を示す図、 第21図は同じくそのワード線昇圧電位の電源電位依存性
を示す図である。 １……ロウ・アドレス・バッファ、２……カラム・アド
レス・バッファ、３……RAS系制御回路、４……CAS系制
御回路、５……カラム・デコーダ、６……ロウ・デコー
ダ、７……ワード線昇圧回路、８……メモリセルアレ
イ、９……センスアンプ、10……入力バッファ、11……
出力バッファ、20 1……第１の電位発生回路、20 2……
第２の電位発生回路、21 1……第１の基準電位発生回
路、21 2……第２の基準電位発生回路、22 1……第１の
増幅回路、22 2……第２の増幅回路、23……ワイヤード
OR結線、31……比較検知回路、32……リングオシレー
タ、33……チャージポンプ回路。
回路部の構成を示す図、 第２図は第１図における第１の電位発生回路の構成を示
す図、 第３図は同じく第１図のワード線昇圧回路を駆動するチ
ャージポンプ回路の構成を示す図、 第４図は実施例のDRAMの全体構成を示すブロック図、 第５図は第１図のワード線駆動回路の動作を説明するた
めのタイミング図、 第６図は実施例により得られるワード線昇圧電位の電源
電位依存性を示す図、 第７図は他の実施例のワード線昇圧回路を示す図、 第８図はさらに他の実施例のワード線昇圧回路を示す
図、 第９図は第７図および第８図の実施例により得られるワ
ード線昇圧電位の電源電位依存性を示す図、 第10図は別の実施例のDRAMにおける第１の電位発生回路
の構成を示す図、 第11図（ａ）〜（ｆ）は、第10図における第１の基準電
位発生回路の構成例を示す図、 第12図（ａ）〜（ｄ）は、第10図における第２の基準電
位発生回路の構成例を示す図、 第13図はMOSトランジスタのしきい値電圧のゲート酸化
膜厚依存性を示す図、 第14図（ａ）（ｂ）は第10図の電位発生回路の出力電位
特性を示す図、 第15図は第10図の電位発生回路を用いた実施例でのワー
ド線電位の電源電位依存性を示す図、 第16図はさらに別の実施例のDRAMにおけるワード線リー
ク補償回路を示す図、 第17図は第16図における比較検知回路の構成例を示す
図、 第18図は同じくリングオシレータの構成例を示す図、 第19図は第17図の構成を変形した比較検知回路を示す
図、 第20図は従来のDRAMのワード線駆動回路を示す図、 第21図は同じくそのワード線昇圧電位の電源電位依存性
を示す図である。 １……ロウ・アドレス・バッファ、２……カラム・アド
レス・バッファ、３……RAS系制御回路、４……CAS系制
御回路、５……カラム・デコーダ、６……ロウ・デコー
ダ、７……ワード線昇圧回路、８……メモリセルアレ
イ、９……センスアンプ、10……入力バッファ、11……
出力バッファ、20 1……第１の電位発生回路、20 2……
第２の電位発生回路、21 1……第１の基準電位発生回
路、21 2……第２の基準電位発生回路、22 1……第１の
増幅回路、22 2……第２の増幅回路、23……ワイヤード
OR結線、31……比較検知回路、32……リングオシレー
タ、33……チャージポンプ回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−185461（ＪＰ，Ａ) 特開 平３−58379（ＪＰ，Ａ) 特開 平３−93091（ＪＰ，Ａ) 特開 平２−350（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4074
Claims (4)
- 【請求項１】選択されたワード線に昇圧電位を与えるワ
ード線昇圧電位発生回路を有する半導体装置において、 前記ワード線昇圧電位発生回路は、 選択されたワード線に接続される第１の端子（N1）と駆
動端子としての第２の端子（N2）を持つ昇圧用キャパシ
タ（C2）と、 前記第２の端子が“L"レベルに保持された状態で、前記
第１の端子を第１の電位（V1）に予備充電する手段であ
って充電時には容量結合により第１の電位にしきい値を
加えた値以上に昇圧された電位がゲートに入力し、ドレ
インが前記第１の電位に接続され、ソースが前記第１の
端子に接続されるNMOSトランジスタ（Q1）を有する充電
回路と、 前記第１の電位（V1）として所定の電源電圧範囲におい
て電源電位（Vcc）の変動に対する依存性の小さい電位
を発生する降圧電位発生回路（201）と、 前記第２の端子を“L"レベル状態から第２の電位（V2）
に持ち上げることにより前記第１の端子に昇圧電位（V1
＋V2）を得るキャパシタ駆動回路（202,Q2,Q3）と、 を備えることを特徴とするダイナミック型半導体記憶装
置。 - 【請求項２】前記降圧電位発生回路は、所定レベル以上
の電源電位においてこの電源電位に依存しない平坦な第
１の出力電位から前記電源電位に依存して前記平坦な第
１の出力電位から増大する第２の出力電位とを含む前記
第１の電位を発生する請求項１記載のダイナミック型半
導体記憶装置。 - 【請求項３】前記昇圧キャパシタの第２の端子の駆動さ
れる第２の電位が前記第１の電位と同じ値であることを
特徴とする請求項１記載のダイナミック型半導体記憶装
置。 - 【請求項４】前記降圧電位発生回路は第１の基準電位発
生回路（211）から出力された電源電位に依存しない基
準電位と、第２の基準電位発生回路（212）から出力さ
れた電源電位に依存する基準電位を入力として、それら
と降圧電位発生回路の出力電位を比較し動作することを
特徴とする請求項１乃至３いずれか１記載の半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02141686A JP3107556B2 (ja) | 1990-06-01 | 1990-06-01 | ダイナミック型半導体記憶装置 |
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ID=15297860
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| DE (1) | DE4117846C2 (ja) |
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