KR0149577B1 - 반도체 메모리 장치의 내부 전원전압 발생회로 - Google Patents

반도체 메모리 장치의 내부 전원전압 발생회로 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 반도체 메모리장치의 내부 전원전압 발생 회로에 대한 기술분야이다.
2. 발명이 해결하려고 하는 기술적 과제
총래의 주변 내부 전원전압과 메모리 어레이 내부 전원전압에서 테스트시 전압상승에 의한 비트선 등화 특성의 저하를 줄이기 위해서 본 발명은 클램프 특성이 서로 다르고, 안정된 비트선의 등화특성을 가지는 내부 전원전압 발생 회로를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 반도체 메모리 장치의 주변회로들과 어레이회로들 각각에 내부 전원 전압을 공급하기 위하여 외부 전원전압이 일정한 전압 레벨로 강하된 상기 내부 전원전압을 발생하는 내부 전원전압 발생 회로에 있어서, 일정한 기준 전압을 발생하기 위한 기준 전압 발생 회로와, 상기 내부 전원전압에 응답하여 소정의 전압을 출력하는 제1 및 제2 분압회로와, 상기 기준전압과 상기 제1 및 제2 분압회로 각각의 출력전압을 상호 비교하는 제1 및 제2 차동증폭기와, 상기 외부 전원전압으로 부터 상기 내부 전원전압을 공급하는 제1및 제2의 구동회로와, 상기 외부 전원전압을 승압시켜 상기 주변회로들 및 어레이회로들 각각에 공급하고 제2 전압 상승회로의 다이오드 갯수가 제1 전압 상승회로의 다이오드 갯수보다 적어도 한개 이상 많이 구성된 제1 및 제2 전압 상승회로를 구비함을 특징으로 하는 내부 전원전압 발생 회로를 포함한다.
4. 발명의 중요한 용도
내부 전원전압 발생 회로를 사용하는 반도체 메모리 장치

Description

반도체 메모리 장치의 내부 전원전압 발생 회로
제1도는 종래의 기술에 의한 내부 전원전압 발생 회로와 메모리 쎌의 데이타 센싱하기 위한 수단을 보여주는 회로도.
제2도는 제1도의 구성도에 따른 동작 타이밍도.
제3도는 종래기술에 의한 내부 전원전압 발생 회로.
제4도는 제3도의 구성에 따른 출력 특성도.
제5도는 본 발명에 의한 내부 전원전압 발생 회로도.
제6도는 제5도의 구성에 따른 출력 특성
본 발명은 전원전압 변환 회로에 관한 것으로, 특히 반도체 메모리 장치에서 사용하는 내부 전원전압 회로에 관한 것이다. 반도체 메모리 장치의 초고집적화에 따라서 트랜지스터의 크기가 줄어들어 전류 구동력이 감소하지만 이를 보상하기 위하여 트랜지스터의 게이트 신화막 두께가 점점 얇아지고 있다. 이 경우 트랜지스터의 게이트 산화막에 대한 신뢰도 특성이 저하되므로 칩에 공급하는 외부 전원전압(Vext)을 일정한 전압으로 강하시키는 내부 전원전압(Vint)발생 회로를 사용하게 된다. 이러한 내부 전원전압 발생 회로는 메모리 쎌의 데이타를 증폭하는 프리 센스 증폭기(pre Sense amplifier)단에 전원전압을 공급하기 위한 전압 예를 들면, 메모리 어레이 내부 전원전압(Varray) 발생 회로와 주변회로에 전원전압을 공급하기 위한 전압 예를 들면, 주변 내부 전원전압(Vperi) 발생 회로와 같이 적어도 2가지 이사의 상이한 목적을 수행하기 위하여 다수개의 내부 전원전압 회로가 사용되고 있다. 이와 같이 메모리 어레이 내부 전원전압 발생 회로가 사용되는 메모리장치에 있어서 동작 전류를 줄이고 비트선의 등화특성을 개선하기 위하여 통상적으로 메모리 어레이 내부 전원전압을 주변 내부 전원전압보다 낮게한다.
제1도는 종래의 메모리 쎌의 데이타를 센싱하기 위한 수단과 센싱 제어수단을 보여주는 회로도이다. 이러한 데이타 센싱회로에 대한 종래기술은 본원 출원인에 의해 대한민국에 특허 출원번호 91-13279에 개시된 기술과 논물 1989 IEEE Journal of Solid State Circuits vol.24의 페이지 p1173에 개시된 기술(제목:A 45ns 16Mbit DRAM with Triple Well Structure)에 개시되어 있다. 제1도의 구성은 메모리 쎌(1)과 포올디드(folded) 비트선 구조의 비트선 쌍(2,3)과 상기 비트선 쌍 (2,3)을 등화하기 위한 등화 수단(10)과 상기 비트선 쌍(2,3)을 선충전하기 위한 선충전 수단(4)과 상기 등화 수단(10)의 동작을 제어하는 등화 활성화 신호발생기(5)와 엔모오스 센스 증폭기(6)와 상기 엔모오스 센스 증폭기(6)에 접지 전압의 공급을 제어하는 엔모오스 센스 증폭기 제어 수단(8)과 피모오스 센스 증폭기(7)와, 상기 피모오스 센스 증폭기(7)에 전원전압의 공급을 제어하는 피모오스 센스 증폭기 제어 수단(9)으로 이루어진다. 또한 상기 피모오스 센스 증폭기 제어수단(9)은 피모오스 센스 증폭기에 공급되는 전원전압을 Varry와 동일한 레벨(level)로 유지시켜 주는 차동 증폭기(9-a)와 LA 노드(node)에 Varry 레벨의 전압을 유기하는 드라이브 트랜지스터(9-b)와 상기 드라이브 트랜지스터의 게이트 노드인 LAPG를 제어하는 레벨 쉬프터(level shift)(9-e)로 이루어져 있다. 제2도는 제1도의 회로 동작에 대한 동작 타이밍도이다. 제2도를 참조하여 제1도의 동작을 살펴보면 다음과 같다. 워드라인(WL:word line)이 선택되기 전에 선충전 및 등화 활성화 신호 발생기(5)에 의하여 EQE신호가 하이로 공급되어 비트선 등화 레벨인 VBL(VBL=Varray/2) 레벨로 선충전(percharge)되어 있다. 비트선 쌍(2,3)의 선충전 및 등화신호 EQE는 워드라인 WL이 선택되기 직전에 로우 상태로 되어 비트선 쌍을 플로우팅(floating) 상태로 되게 한다. 그리고 나서 메모리 쎌(1)의 트랜지스터 게이트와 접속된 워드라인 WL이 선택되면 메모리 쎌의 캐패시터(capacitor)에 저장되어 있는 전하가 비트선(2)에 전달되어 전하공유(charge sharing) 현상이 발생하여 비트선 쌍(2,3) 사이에 미세한 전압차이가 나타나게 된다. 비트선 쌍(2,3)사이에 전압 차이가 발생하게 되면 엔모오스 센스 증폭기 제어 수단(8)에서 센스 증폭기 활성화 신호 NASE가 논리 하이로 공급되면서 엔모오스 센스 증폭기(6)의 동작이 개시된다. 그 결과 비트선 상(2,3)중에서 상대적으로 전위가 낮은 비트선이 접지 전압 레벨로 변하게 된다. 그 다음 피모오스 센스 증폭기 제어 수단(9)에서 센스 증폭기 활성화 신호 PSAE가 논리 하이로 공급되면 차동 증폭기(9-a)가 동작하여 LA노드에 Varry 레벨의 전압을 외부 전원전압(Vext)으로 부터 공급하게 된다. 그 결과 비트선 쌍(2,3)중에서 상대적으로 전위가 높은 비트선이 Varray 전압 레벨로 변하게 된다.
한편, 전술한 바와 같이 Varry의 전압 레벨을 Vperi의 전압 레벨보다 낮게 함으로써 비트선 쌍의 등화 특성을 개선하는 것은 제2도에 도시된 비트선 등화 시간(equalization time) ta, tb를 비교하면 쉽그리고 알수 있을 것이다. Varry의 전압레벨이 Vperi의 전압 레벨 보다 낮은 경우 워드라인(word line)이 비활성화되고 나서 비트선 선충전 및 등화 신호 EQE는 하이 상태로써 Vperi의 전압 레벨로 공급됨으로써 접지 전압 Vss와 Varray의 전압 레벨로 증폭된 비트선 쌍 (2,3)을 등화시키는 시간이 단축된다. 이는 Vperi 레벨로 공급되는 EQE신호에 있어서 Varray 전압 레벨로 공급되는 경우 보다 선충전 및 등화 수단(4,10)의 트랜지스터가 더욱 포화영역(VasVds-Vt, Vt:문턱전압)에서 동작하기 때문이다. 또한 비트선의 기생 커패시턴스와 비트선의 전압의 곱으로 결정되는 동작 전류(operating current)의 감소 효과를 얻을수 있다. 이러한 내부 전원전압 발생 회로에 있어서 일반 동작 전압은 데이타 사양에 제시된다. 일반동작 전압의 10%보다 더 높은 외부 전원전압을 인가하는 번인(burm in)테스터시에 내부 전원전압은 더 이상 클램프(clamp)하지 않고 외부 전원전압을 따라 상승하도록 설계한다. 이러한 내부 전원전압 상승회로는 외부 전원전압과 내부 전원전압 사이에 적어도 1개 이상의 다이오드 수단이 직렬로 연결되어 있다. 그래서 외부 전원전압과 내부 전원전압의 차이가 이 다이오드 수단을 구동시킬수 있는 전압 차이만큼 발생하면 내부 전원전압은 외부 전원전압을 따라 상승하게 된다. 그런데 서로 다른 전압 레벨을 가지는 Varray와 Vperi이 번인 테스터 조건이 되면 전압 차이가 상쇄되고 동일한 레벨을 가지면서 외부 전원전압을 따라 상승하게 된다. 그 결과 비트선의 등화 특성이 퇴회된다. 제3도는 종래기술에 의한 내부 전원전압 발생 회로도이다. 이는 본 출원인에 의하여 미합중국에 특허 출원한 등록번호 5,144,585에 개시된 기술이다. 제3도의 구성상에 특징은 다음과 같다. 내부 전원전압 발생 회로가 주변 내부 전원전압(Vperi) 발생회로(11a)와 메모리 어레이 내부 전원전압(Varray) 발생 회로(11b)로 나누어져 있다. 상기 내부 전원전압 발생회로(11a, 11b)는 기준전압 발생회로(12)의 출력 전압(Verf)과 내부 전원전압(Vperi, Varray)을 강하시킨(Vperi-f, Varray-f)을 비교하는 차동 증폭기(13a, 13b)예를 들면, 제1, 제2 차동 증폭기와 구동회로(14a, 14b) 예를 들면 제1, 제2 구동회로 그리고, 내부 전원전압 레벨을 결정하는 분압회로(15a, 15b) 예를 들면, 제1, 제2 분압회로와 번인 테스터시 내부 전압이 외부 전압을 따라 상승하는 전압 상승회로(16a, 16b) 예를 들면, 제1, 제2 전압 상승회로로 구성되어 있다. 제3도의 동작을 제4도의 출력특성도를 참조하여 설명하면 다음과 같다. 내부 전원전압의 출력 전압은 차동 증폭기(13a, 13b)의 입력 임피던스가 무한이라고 가정하면 다음과 같이 나타낼 수 있다.
따라서, Vperi, Varray 전압 레벨은 저항비로 조정할 수 있게 된다. 전술한 바와 같이 메모리 장치의 동작 전류를 줄이고 비트선의 등화 특성을 개선하기 위하여 Varray 전압을 Vperi 전압 레벨보다 낮게 설정한다. 이것은 상기 Vperi, Varray 전압 유도식에서 알수 있듯이 R1'/R2'을 R1/R2값보다 작게 함으로써 구현할 수 있다.
한편, 외부 전원전압이 상승하더라도 전원 상승회로(16a, 16b)을 구동시킬 수 있는 전압 차이가 외부 전원전압과 내부 전원전압 사이에 발생하지 않는다면 제4도에 도시된 바와 같이 내부 전원전압은 클램프 특성을 나타내게 된다. 그러나, 전압 상승 회로(16a, 16b)을 구동시킬 수 있는 전압 차이가(n·Vtp) 발생하면 내부 전원전압은 상승하게 된다. 여기서 n은 전압 상승회로에 사용된 다이오드의 갯수를 나타내고 Vtp는 피모오스 트랜지스터의 문턱 전압을 의미한다. 외부 전원전압을 n·Vtp이상으로 공급하면 전압 차이가 나도록 설계한 Vperi와 Varray은 제4도에 도시된 출력 특성을 가진다. 즉 구간 A와 같이 Varray 전압이 vperi의 전압 레벨로 상승하게 되고 구간 A이후의 조건에서는 Varray이 Vperi과 동일 레벨로 되면서 외부 전원전압을 따라서 계속 상승하는 특성을 나타낸다. 이것은 Varray 발생회로(11a)와 Vperi 발생회로(11b)에 구비된 전압 상승 회로(16a, 16b)의 다이오드 갯수가 동일하기 때문에 나타나는 현상이다. 이러한 구간 A와 같은 조건에서는 전술한 바와 같이 개선된 등화 특성을 가질 수 없는 문제점이 발생한다.
따라서 본 발명의 목적은 반도체 메모리 장치에 있어서 클램프 특성이 서로 다른 내부 전원전압 발생 회로를 제공함에 있다.
본 발명의 다른 목적은 안정된 비트선의 등화 특성을 향상시키는 내부 전원전압 발생 회로를 제공함에 있다.
본 발명의 또 다른 목적은 외부 전원전압에 대하여 서로 다른 출력 특성을 가지는 내부 전원전압 발생 회로를 제공함에 있다.
상기 본 발명은 목적을 달성히기 위하여 반도체 메모리 장치의 주변회로들과 어레이회로들 각각에 내부 전원전압을 공급하기 위하여 외부 전원전압이 일정한 전압 레벨로 강하된 상기 내부 전원전압을 발생하기 위한 기준 전압 발생 회로에 있어서, 일정한 기준 전압을 발생하기위한 기준 전압 발생 회로와, 상기 내부 전원전압에 응답하여 소정의 전압을 출력하는 제1 및 제2 분압회로와, 상기 기준전압과 상기 제1 및 제2 분압회로 각각의 출력전압을 상호 비교하는 제 1및 제2 차도증폭기와 상기 외부 전원전압으로 부터 상기 내부 전원전압을 공급하는 제 1및 제 2 구동회로와 상기 외부 전원전압을 승압시켜 상기 주변회로들및 어레이회로들 각각에 공급하고 제 2 전압 상승회로의 다이오드 갯수가 제1 전압 상승회로의 다이오드 갯수보다 적어도 한개 이상 많이 구성된 제1및 제2 전압 상승회로를 가짐을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 여기에서 사용되는 '번인 테스트'라는 용어는 메모리 쎌 트랜지스터의 게이트에 고전압을 가하여 취약한 트랜지스터를 파괴하는 테스트 방법을 말한다. 초기에 불량 가능성이 있는 칩을 추출하는 방법으로 사용되고 있다. 통상 번인 테스트를 실시하는 조건은 트랜지스트의 게이트 산화막 두께에 따라 다르지만 5V 동작 칩에서 외부 전압을 7-9V 정도로 공급하여 실시한다.
제 5도는 본 발명에 의한 내부 전원전압 발생 회로를 보여주는 회로도이다.
제5도의 구성은 종래 기술에 의한 제3도와 구성에서 동일하고 단지 전압 상승회로(26a, 26b)에 구비된 다이오드 갯수가 서로 다른 것을 특징으로 한다. 제6도는 본 발명에 따른 동작을 보여주는 출력특성도이다. 제5도의 동작을 제6도를 참조하여 설명하면 다음과 같다. Varray 전압 발생 회로(21b)에 구비된 전압 상승회로(26a)의 다이오드 갯수는 Vperi전압 발생회로(21b)에 구비된 전압 상승회로(26a)의 다이오드 갯수 보다 적어도 1개 이상 많다. 본 상세한 설명에서는 전압 상승회로 (26a)에 구비된 다이오드 갯수가 n이고 전압 상승회로 (26b)에 구비된 다이오드 갯수가 n+1인 것으로 한다. 외부 전원전압을 상승시키면 내부 전원전압은 일정구간 클램프 되어 있다가 전압 상승회로를 구동시킬수 있는 전압 차이가 발생하면 제6도의 구간 B와 같이 외부 전원전압을 따라 서서히 상승하게 된다. 이러한 외부 전원전압이 공급되는 조건에서 Veri, Varray은 다음과 같이 나타낼수 있다.
상기 Vperi, Varray의 전압 유도식에서 알 수 있는 바와 같이 Veri, Varray의 전압이 동일레벨로 상쇄되는 제 4도의 구간 A와 같은 현상은 나타나지 않는다. 따라서, 실제 번인 테스트 전압 레벨은 아니지만 구간 B와 같은 외부 전원전압이 공급되는 조건이 발생해도 Varray 레벨이 Vperi 레벨보다 낮게 됨으로써 비트선 쌍의 동화 특성이 악화되는 현상을 막을 수 있는 효과가 있다. 제5도에 도시된 내부 전원전압 발생 회로는 본 발명의 기술적 사상을 실현한 최적의 실시예이지만 예컨대, 전압 상승회로는 엔모오스 트랜지스터를 사용하거나 다른회로 구성으로 실시하여도 무방하다.
상술한 바와 같이 본 발명은 내부 전원전압 발생 회로에 서로 다른 갯수의 다이오드로 구성된 전압 상승회로를 구비하여 어떤 외부 전원전압이 공급되어도 Varray의 전압 레벨이 vperi의 전압 레벨보다 낮게 만들어 안정된 동화 특성을 가지도록 하는 효과가 있다.

Claims (6)

  1. 반도체 메모리 장치의 주변회로들과 어레이회로들 각각에 내부 전원전압을 공급하기 위하여 외부 전원전압이 일정한 전압 레벨로 강하된 상기 내부 전원전압을 발생하는 내부 전원전압 발생회로에 있어서, 일정한 기준 전압을 발생하기 위한 기준 전압 발생 회로와, 상기 내부 전원전압에 응답하여 소정의 전압을 출력하는 제1및 제2 분압회로와, 상기 기준전압과 상기 제1및 제2 분압회로 각각의 출력전압을 상호 비교하는 제1 및 제2 차동증폭기와 상기 외부 전원전압으로 부터 상기 내부 전원전압을 공급하는 제1 및 제2 구동회로와, 상기 외부 전원전압을 승압시켜 상기 주변회로들 및 어레이회로들 각각에 공급하고 제2 전압 상승회로의 다이오드 갯수가 제1 전압 상승회로의 다이오드 갯수보다 적어도 한개이상 많이 구성된 제1 및 제2 전압 상승회로를 구비함을 특징으로 하는 내부 전원전압 발생 회로.
  2. 제1항에 있어서, 상기 제1 및 제2 전압 상승회로는 다이오드로 구성함을 특징으로 하는 내부 전원전압 발생 회로.
  3. 제1항에 있어서, 상기 제1및 제2 전압 상승회로는 피모오스 트랜지스터로 구성함을 특징으로 하는 내부 전원전압 발생 회로.
  4. 제3항에 있어서, 상기 제2 전압 상승회로의 피모오스 트랜지스터의 갯수가 상기 제1 전압 상승회로의 피모오스 트랜지스터의 갯수보다 적어도 1개이상 많게 구성함을 특징으로 하는 내부 전원전압 발생 회로.
  5. 제1항에 있어서, 상기 제1 전압 상승회로의 구동전압이 상기 제2 전압 상승회로의 구동 전압보다 높음을 특징으로 하는 내부 전원전압 발생 회로.
  6. 제1항에 있어서, 상기 내부 전원전압에서 상기 주변회로들의 내부 전원전압의 클램프 레벨이 상기 어레이회로들의 내부 전원전압의 클램프 레벨보다 낮음을 특징으로 하는 내부 전원전압 발생 회로.
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