KR0148567B1 - 불휘발성 반도체 기억장치 - Google Patents
불휘발성 반도체 기억장치 Download PDFInfo
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Abstract
내용없음
Description
제1도는 본 발명에 관한 EEPROM의 1실시예를 도시한 회로도.
제2도는 본 발명에 관한 EEPROM의 다른 실시예를 도시한 회로도.
제3도는 EEPROM의 디코더 회로의 1실시예를 도시한 회로도.
제4도는 소스선에 공급되는 소거용의 고전압을 발생시키는 램프전압 발생회로의 1실시예를 도시한 회로도.
제5도(a)~(f)는 램프전압 발생회로의 동작은 설명하기 위한 파형도.
제6도는 소스선 선택회로의 1실시예를 도시한 회로도.
제7도는 내장되는 고전압 발생회로의 1실시예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
XADB, YADB : 어드레스 버퍼 XDCR,YDCR : 어드레스 디코더
UDCR:단위회로 PA : 초단증폭 회로
CONT : 타이밍 제어회로 ERC, ERCl~ERCn : 소거제어회로,
MBl~MBn : 메모리 블럭 LVC1,LVC2 : 레벨변환회로
OSC : 링발진기 Gl : NAND게이트 회로
N1~N3 : 인버터 회로.
본 발명은 불휘발성 반도체 기억장치에 관한 것으로, 예를 들면 1소자/1비트 구성의 전기적으로 리라이트할 수 있는 플로팅 게이트형 불휘발성 기억소자를 갖는 불휘발성 기억장치에 이용해서 유효한 기술에 관한 것이다.
1비트(1메모리셀)가 1개의 플로팅 게이트형 불휘발성 기억소자로 구성된 1소자/1비트 구성의 리라이트할 수 있는 플로팅 게이트형 불휘발성 기억장치가, 예를 들면, ISSCC88 Digest of Technical Papers,(p.132~133)에서 거론되어 있다. 상기 플로팅 게이트형 불휘발성 기억장치의 소거방법에 대해서는 상기 문헌에서 거론되어 있고, EPROM(Erasable Programmable Read Only Memory)과 마찬가지로 모든 비트가 공통으로 소스선에 고전압을 인가하여 일괄해서 소거를 실행하는 것이다. 그리고 이 소거용의 고전압은 외부전원을 스위치 MOSFET(절연게이트형 전계효과 트랜지스터)등을 거쳐서 직접 인가하는 것이다.
상기 플로팅 게이트형 불휘발성 기억장치에서는 소스선이 모든 비트에 대해서 공통이므로, 소거모드로서는 모든 데이타를 일괄해서 소거하는 일괄소거의 단일모드로서, 부분적인 소거를 할 수 없다는 문제점이 있었다. 또, 본 발명자가 검토한 바에 의하면 그 소거동작시에 소스선에 스위치 MOSFET를 거쳐서 외부전원을 직접 인가하는 것이므로 소스선의 전위의 상승이 급증하게 되고, 그 상승직후에는 불휘발성 반도체 기억소자의 플로팅 게이트와 소스사이에 높은 전계가 가해지게 된다. 이 결과 상기 고전계의 작용에 의해 플로팅 게이트와 소스사이의 절연막등을 저하 내지 파괴시킬 염려가 있어 정보유지 동작의 신뢰성에 중대한 나쁜 영향을 끼치게 되고 만다는 문제가 일어난다.
본 발명의 목적은 메모리 어레이의 부분적인 소거를 가능하게 한 불휘발성 반도체 기억장치를 제공하는 것이다. 본 발명의 다른 목적은 소거동작에 따른 신뢰성의 저하를 방지한 불휘발성 반도체 기억장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 불휘발성 반도체 기억소자의 콘트롤 게이트가 결합된 워드선과 상기 불휘발성 반도체 기억소자의 소스가 결합되는 소스선 사이에 선택적으로 고전압을 작용시켜서 플로팅 게이트에 축적된 전하를 소스선 측으로 연출하도록 한다.
또, 소거해야할 불휘발성 반도체 기억소자에 대해서 그 소스가 결합되는 소스선의 전위에 저전압에서 서서히 고전압으로 상승시키는 램프비율의 특성을 갖게 한다.
상기한 수단에 의하면 소스선의 분할, 또는 워드선의 분할에 따라서 부분적인 소거가 가능하게 되고, 소거용의 고전압으로서 램프비율을 갖게 하는 것이므로 플로팅 게이트와 소스사이에 과도한 강전계가 작용하는 것을 방지할 수 있다.
제1도에는 본 발명이 적용된 EEPROM(Electrically Erasable Programmable Read Only Memory)의 메모리 어레이부의 1실시예의 회로도가 도시되어 있다. 동일도면의 각 회로소자는, 특히 제한되지 않지만 공지된 CMOS(상보형 MOS)집적회로의 제조 기술에 의해서 1개의 단결정 실리콘과 같은 반도체 기관에 형성된다.
특히 제한되지 않지만, 집적회로는 단결정 P형 실리콘으로 되는 반도체 기판에 형성된다. N 채널 MOSFET는 이와 같은 반도체 기판 표면에 형성된 소스영역, 드레인 영역 및 소스영역과 드레인 영역 사이의 반도체 가판 표면에 얇은 두께의 게이트 절연막을 거쳐서 형성된 폴리실리콘으로 되는 게이트 전극으로 구성된다. P채널 MOSFET는 상기 반도체 기판 표면에 형성된 N형 웰 영역에 형성된다.
이것에 의해서 반도체 기판은 그 위에 형성된 여러개의 N채널 MOSFET의 공통의 기판 게이트를 구성하고, 회로의 접지전위가 공급된다. N형 웰영역은 그 위에 형성된 P 채널 MOSFET의 기판 게이트를 구성한다. P채널 MOSFET의 기판 게이트, 즉 N형 웰영역은 전원전압 VCC(약 5V)에 결합된다.
또한, 집적회로는 단결정 N형 실리콘으로 되는 반도체 기판상에 형성해도 좋다. 이 경우 N채널 MOSFET와 불휘발성 기억소자는 P형 웰영역에 형성되고, P채널 MOSFET는 N형 기판상에 형성된다.
특히 제한되지 않지만, 이 실시예의 EEPROM은 외부단자에서 공급되는 X,Y 어드레스 신호 AX,AY를 받는 어드레스 버퍼ADB를 통해서 형성된 상보 어드레스 신호가 어드레스 디코더 DCR에 공급된다. 동일도면에서는 상기 어드레스 버퍼 ADB와 어드레스 디코더 DCR이 같은 회로블럭 XADB·DCR,YADB·DCR로서 각각 표시되어 있다. 특히 제한되지 않지만, 상기 어드레스 버퍼 XADB,YADB는 내부칩 선택신호 ce에 의해 활성화되어 외부단자에서의 어드레스신호 AX,AY를 입력하고, 외부단자에서 공급된 어드레스 신호와 동상의 내부 어드레스 신호와 역상의 어드레스 신호로 되는 상보 어드레스 신호를 형성한다. 또, 동일도면 및 다음의 도면에서 0표는 집적회로에 마련된 외부단자를 나타낸다.
로우(X)어드레스 디코더(X)DCR으 어드레스 버퍼XADB에서의 상보 어드레스 신호에 따라서 메모리 어레이 M-ARY에서 워드선 W를 선택하기 위한 선택신호를 형성한다.
칼럼(Y) 어드레스 디코더(Y)DCR은 어드레스 버퍼 YADB에서의 상보 어드레스 신호에 따라서 메모리 어레이 M-ARY에서 데이타선D를 선택하기 위한 선택신호를 형성한다.
상기 메모리 어레이 M-ARY는 콘트롤 게이트와 플로팅 게이트를 갖는 스택게이트 구조의 기억소자(불휘발성 메모리 소자)와 워드선 W1, W2 ..., 및 데이타선 Dl~Dn으로 구성되어 있다. 상기 기억소자는 특히 제한되지 않지만, EPROM의 기억소자와 유사한 구조로 된다. 단, 그 소거 동작이 다음에 기술하는 바와 같이 플로팅 게이트와 소스선에 결합되는 소스간의 터널현상을 이용해서 전기적으로 실행되는 점이 자외선을 이용한 EPROM의 소거방법과 다르다.
메모리 어레이 M-ARY에 있어서, 같은 행에 배치된 기억소자Q1~Q3(Q4~Q6)의 콘트롤 게이트는 각각 대응하는 워드선 W1(W2)에 접속되고, 같은 열에 배치된 기억소자 Q1,Q4~Q3, Q6의 드레인(한쪽의 영역 또는 한쪽의 전극)은 각각 대응하는 데이타선 Dl~Dn에 접속되어 있다. 상기 기억소자의 소스(다른쪽의 영역 또는 다른쪽의 전극)은 소스선(공통선) CSl~CSn에 결합된다. 즉, 이 실시예에서는 1개의 메모리 어레이 M-ARY에 있어서 부분적인 소거를 가능하게 하기 때문에 매트릭스 형상으로 배치되는 여러개의 기억소자가 세로방향에 n 블럭으로 분할되어 각 블럭마다 상기 대표로써 예시적으로 표시되어 있는 소스선 CSl, CSn이 마련된다. 상기 소스선 CSl~CSn에는 라이트/리드 동작시에 ON상태로 되어 소스선 CSl~CSn에 회로의 접지전위 VSS를 부여하는 N 채널 MOSFET Q18,Q20 과 소거를 위한 고전압 VPP를 공급하는 P채널 MOSFET Q17,Q19가 마련된다. 이것들의 MOSFET Q17,Q18 및 Q19,Q20등은 소거제어 회로 ERCl~ERCn에 의해 스위치 제어된다.
소거제어회로 ERCl~ERCn은 다음에 기술하는 소거 신호erl~ern을 받아서 신호 erl~ern이 하이 레벨로 되는 소거모드일 때, 상기 P 채널 MOSFET Q17,Q19 등을 ON상태로 한다. 상기 신호 erl ~ern이 로우레벨의 소거모드 이외일 때에는 N채널 MOSFET Q18,Q20 등을 ON 상태로 시키는 것이다. 이것에 의해 소거 제이회로 ERCl~ERCn은 상기 소스선 CSl~CSn에 대해서 선택적으로 소거동작을 위한 고전압 VPP와 라이트/리드등을 위한 접지전위 VSS를 부여한다. 또한, 메모리 어레이 M-ARY의 전체에 대해서 일괄소거 동작을 실행하는 경우에는 신호 erl~ern 을 모두 하이레벨로 하는 것에 의해 상기 스위치 MOSFET Q17~Q19등을 모두 ON상태로 하고, 소거용의 고전압을 전체 메모리셀의 소스에 공급하도록 하면 좋다.
특히 제한되지 않지만, 소거를 할 때 해당 블럭의 데이타선을 플로팅 상태 또는 칼럼 스위치 MOSFET Q7~Q9 및 선택게이트(MOSFET Q33)를 통해서 소거제어회로 EDT에 접속된다. 소거제어회로 EDT는 소거동작이 행해지는 메모리셀에 흐르는 전류를 모니터하고, 소거량을 제어하기 위해서 사용된다. 즉, 소거제어회로 EDT는 메모리 셀이 과잉으로 소거되는 것을 방지하기 위하여 사용된다. 또한, 데이타선을 플로팅 상태로 해서 소거를 하는 경우에는 사전에 결정된 소거시간에 의해 그 소거량이 설정된다. 이와 같이 데이타선을 플로팅 상태로 해서 소거동작을 하는 경우에 상기 선택게이트(MOSFET Q33)및 소거제어회로 EDT는 삭제되는 것이다.
특히 제한되지 않지만, 8비트의 단위에서의 라이트/리드를 행하기 위하여 상기 메모리 어레이 M-ARY는 합계가 8조 마련되도록 구성된다. 동일도면에서는 상기와 같은 n 분할된 메모리 블럭을 갖는 1개의 메모리 어레이 M-ARY가 대표로써 예시적으로 도시되어 있다.
상기 1개의 메모리 어레이 M-ARY를 구성하는 각 데이타선 Dl~Dn은 상기 어드레스 디코더 DCR(Y)에 의해서 형성된 선택신호를 받는 칼럼(열) 선택스위치 MOSFET Q7~Q9를 거쳐서 공통 데이타선 CD에 접속된다. 공통데이타선 CD는 각 메모리 어레이에 대응해서 마련된다. 공통데이타선 CD 에는 외부단자 I/O에서 입력되는 라이트데이타를 받은 라이트용의 데이타 입력버퍼 DIB의 출력 단자가 스위치 MOSFET Q32를 거쳐서 접속된다. 마찬가지로 도시하지 않은 다른 메모리 어레이 M-ARY에 있어서도 각 데이타선 Dl~Dn에 대해서 상기 마찬가지인 칼럼 선택 스위치 MOSFET가 마련되고, 각각의 칼럼선택스위치 MOSFET에 대응해서 상기 어드레스 디코더 YDCR에 의해서 형성된 선택신호가 공급된다.
상기 메모리 어레이 M-ARY에 대응해서 마련되는 공통 데이타선 CD에는 스위치 MOSFET Q16을 거쳐서 다음에 설명하는 초단증폭회로 PA의 입력단자가 결합된다. 또한, 초단증폭회로 PA 는 센스앰프 SA의 입력단회로를 구성하고 있다.
상기 예시적으로 도시되어 있는 공통데이타선 CD는 리드제어신호 sc에 의해 ON상태로 되는 MOSFET Q16을 거쳐서 N 채널형의 증폭 MOSFET Q11 의 소스에 접속된다. 이 증폭 MOSFET Q11의 드레인과 전원전압단자 VCC사이에는 그 게이트에 외부전위단자 VSS를 거쳐서 회로의 접지 전위 VSS가 인가된 P 채널형의 부하 MOSFET Q12가 마련 되어 있다. 상기 부하 MOSFET Q12는 리드동작을 위하여 공통데이타선 CD에 프리차지 전류를 흐르게 하는 동작을 한다.
상기 증폭 MOSFET Q11의 감도를 높게 하기 위하여 스위치 MOSFET Q16을 거친 공통데이타선 CD의전압은 N 채널형의 구동 MOSFET Q13과 P채널형의 부하 MOSFET Q14로 되는 반전증폭 회로의 입력인 구동 MOSFET Q13의 게이트에 공급된다. 이 반전증폭 회로의 출력전압은 상기 증폭 MOSFET Q11의 게이트에 공급된다. 또, 센스앰프의 비동작 기간에서의 불필요한 전류소비를 방지하기 위하여 상기 증폭 MOSFET Q11의 게이트와 회로의 접지전위점 VSS사이에는 N 채널 MOSFET Q15가 마련된다. 이 MOSFET Q15와 상기 P 채널 MOSFET Q14의 게이트에는 공통으로 센스앰프의 동작타이밍신호가 공급된다.
메모리셀의 리드시에 있어서, 센스앰프 동작타이밍 신호는 로우레벨로 되어 MOSFET Q14는 ON상태로, MOSFET Q15는 OFF상태로 된다. 메모리 셀은 라이트된 데이타, 즉 유지하고 있는 데이타에 따라서 리드동작시의 워드선의 선택레벨(대략VCC)에 대해서 높은 임계값 전압 또는 낮은 임계값 전압을 갖는다.
리드동작일 때, 각 어드레스 디코더 X-DCR,Y-DCR에 의해서 선택된 메모리셀(즉,X,Y 어드레스 신호에 따라서 지시된 메모리셀)이 워드선이 선택레벨로 되어 있는 것과 관계없이 OFF상태로 되어 있는 경우, 공통데이타선 CD는 MOSFET Q12와Q11을 거쳐서 공급되는 전류에 의해서 비교적 낮은 레벨의 하이레벨로 된다. 한편, 선택된 메모리 셀이 워드선이 선택레벨로 되는 것에 의해서 ON상태로 되어 있는 경우, 공통데이타선CD는 비교적 높은 레벨의 로우레벨로 된다.
이 경우, 공통데이타선 CD의 하이레벨은 이 하이레벨의 전위를 받는 반전증폭회로에 의해 형성된 비교적 낮은 레벨의 출력전압이 MOSFET Q11의 게이트에 공급되는 것에 의해서 비교적 낮은 전위로 제한된다. 한편, 공통데이타선 CD의 로우레벨은 이 로우레벨의 전위를 받는 반전증폭회로에 의해 형성된 비교적 높은 레벨의 전압이 MOSFET Q11의 게이트에 공급되는 것에 의해서 비교적 높은 전위로 제한된다. 이와 같이 공통데이타선 CD에 있어서 신호의 하이레벨과 로우레벨을 제한하도록 공통데이타선 CD등에 신호변화의 속도를 제한하는 부유용량 등의 용량이 존재하는 것에 관계없이 리드동작의 고속화를 도모할 수가 있다. 즉, 여러개의 메모리셀에서의 데이타를 차례차례로 리드하는 경우에 있어서 공통데이타선 CD의 한쪽의 레벨이 다른쪽의 레벨로 변화될 때까지의 시간을 짧게 할 수가 있다. 이와 같은 고속리드동작을 위하여 상기 부하 MOSFET Q12의 콘덕턴스는 비교적 크게 설정된다.
또한, 상기 증폭용의 MOSFET Q11은 게이트 접지형 소스입력의 증폭동작을 하여 그 출력신호를 CMOS 인버터 회로에 의해서 구성된 센스앰프 SA로 전달한다. 그리고, 이 센스 앰프 SA의 출력신호는 대응한 데이타 출력버퍼 DOB에 의해서 특히 제한되지 않지만, 증폭되어 상기 외부 단자 I/O에서 송출된다. 또, 상기 외부단자 I/O에서 공급되는 라이트신호는 데이타 입력버퍼 DIB를 거쳐서 상기 공통데이타선 CD에 전해진다. 다른 메모리 블럭에 대응한 공통데이타선과 외부단자와의 사이에서도 상기 마찬가지인 입력단 회로 및 센스앰프와 데이타 출력버퍼로 되는 리드회로, 데이타 입력버퍼로 되는 라이트 회로가 각각 마련된다.
제어회로 CONT는 특히 제한되지 않지만, 외부단자,,및 VPP에 공급되는 칩인에이블신호, 출력인에이블신호, 프로그램신호 및 라이트/소거용 고전압과 X계의 내부어드레스 신호 ax에 따라서 내부제어신호 ce,등의 내부타이밍신호, 소거신호 erl~ern 및 어드레스 디코더 XDCR, YDCR이나 데이타 입력버퍼 DIB에 선택적으로 공급하는 리드용 저전압 VCC/라이트용 고전압 VPP등을 형성한다. 또한, 상기 신호 sc는 상기 신호를 위상반전하는 것에 의해 형성된다.
라이트/소거용 고전압 VPP가 공급된 상태에서 칩인에이블신호가 로우레벨이고, 출력인에이블신호가 하이 레벨이고, 프로그램신호가 로우 레벨이면, 라이트모드로 되어 이것들의 신호에 응답해서 상기 제어신호 CONT는 다음에 기술하는 신호 및 전압을 출력한다. 상기 내부신호 ce 는 하이레벨로 된다. 그리고, 어드레스 디코더 회로 XDCR, YDCR 및 데이타 입력회로 DIB 에는 그 동작전압으로써 상기 전원전압 VCC에 비해서 고전압인 고전압 VPP가 공급된다. 이것에 의해 라이트되어야할 메모리 셀이 공급된 워드선의 전압은 상기 고전압 VPP로 된다. 그리고, 플로팅 게이트에 전자를 주입해야 할 기억소자가 결합된 데이타선의 전압은 상기와 마찬가지로 고전압 VPP로 된다. 이것에 의해 기억소자에 채널포화전류가 흐르고, 데이타선에 결합된 드레인 근방의 펀치오프 영역에서는 고전계에의 가속된 전자가 이온화를 일으키고, 고에너지를 갖는 전자, 소위 고온전자가 발생한다. 한편, 플로팅 게이트의 전압은 워드선이 결합된 콘트롤 게이트의 전압과 드레인 영역의 전압 및 기판과 플로팅 게이트 사이의 용량과 플로팅 게이트 및 콘트롤 게이트 사이의 용량에 의해서 결정되는 값으로 된다. 이것에 의해서 상술한 고온전자가 유인되어 플로팅 게이트의 전위는 부로 된다. 그 때문에 리드동작에서 콘트롤 게이트가 결합된 워드선의 전위가 선택상태(예를들면, VCC)로 되어도 이 기억소자는 비도통 상태로 되게 된다. 이것에 대해서 상기 전자가 주입되지 않는 기억소자의 드레인은 상술한 라이트 모드시 기억소자의 드레인 근방에서의 핀치오프영역에서 고온전자가 발생하지 않는 낮은 레벨로 된다.
칩인에이블신호가 로우 레벨이고, 출력인에이블신호가 로우레벨이고, 프로그램신호가 하이레벨이며, 전압 VPP가 라이트용 고전압이면, 검증모드로 되어 상기 제어회로 CONT는 다음에 기술하는 신호를 형성한다. 상기 내부신호 sc와 ce는 하이레벨로 된다. 이 검증모드에서 상술한 각 회로 XDCR, YDCR 및 DIB에는 그 동작전압이 상기와 같은 고전압 VPP에서 낮은 전원전압 VCC와 같이 전환되어 공급된다.
칩인에이블신호가 로우 레벨이고, 출력인에이블신호가 로우레벨이고, 프로그램 신호가 하이레벨이고, VPP가 리드용 저전압(VCC와 같은 레벨)이면, 상기 설명한 바와 같은 리드모드로 되어 상기 제어회로 CONT는 상기 내부신호 sc와 ce를 하이레벨로 한다.
칩인에이블신호가 로우레벨이고, 출력인에이블신호가 하이레벨이고, 프로그램신호가 하이레벨이고, 전압 VPP가 고전압이면, 소거모드로 되어 상기 제어회로 CONT는 다음에 기술하는 바와 같은 신호를 형성한다.
상기 내부신호 ce는 하이레벨(VCC)로 되고, 신호 sc는 로우레벨(VSS)로 된다. 또한, 상기와 같은 각 신호의 조합이외에 외부단자에서 소거동작을 지시하는 제어신호를 공급하고, 그것을 로우레벨로 하는 것에의해 소거모드를 지정해서 상기 제어회로 CONT에서 상술한 바와 같은 신호를 형성하도록 하여도 좋다. 이 소거모드에서는 소거해야 할 블럭을 지정하는 어드레스 신호의 입력이 X어드레스 버퍼를 통해서 실행된다. 그 때문에 상기 내부신호 ce가 하이레벨로 되어 X어드레스 버퍼가 활성화된다. 이때, 입력된 어드레스 신호는 상기 제어회로 CONT에 공급되는 어드레스 신호 ax로 되고, 다음에 기술하는 바와 같이 어드레스 디코더 회로 XDCR에 공급되는 어드레스 신호는 무효로 된다.
소거모드일 때, X 디코더 회로 XDCR은 신호 er에 의해 전체워드선을 접지전위(VSS)와 같은 비선택 레벨로 한다. 이때, X디코더회로 XDCR에 공급되는 어드레스 신호는 무효로 된다. 그러나, 어드레스 버퍼 XADB를 통한 어드레스 신호 ax는 상기 제어회로 CONT에 공급되어 소거해야 할 메모리 블럭을 지정하기 위하여 이용된다. 이 경우, 어드레스 신호 AX로서는 내부에서 외부단자를 거쳐서 공급되는 어드레스 신호 AX중의 사전에 결정된 n 비트에 대응하는 내부어드레스 신호가 사용되어도 좋다. 이 경우, n비트의 내부어드레스 신호 ax를 사용해서 각 비트가 상기 n 분할된 메모리 블럭과 1대 1로 대응시키는 것이어도 좋다. 즉, 어드레스 신호의 각 비트가 상기 소거신호 erl~ern 과 1대 1로 대응되도록 한 것이다. 이와 같은 구성으로 하는 것에 의해서 n 분할된 메모리 블럭중의 임의의 메모리 블럭수의 메모리 블럭을 소거시킬 수 있다. 즉, 신호 erl~ern의 조합에 의해 종래와 동일한 일괄 소거를 포함하는 다양한 조합으로 되는 부분적 소거를 실현할 수 있게 된다.
따라서, 메모리 블럭수가 외부 어드레스 신호 AX의 비트수보다 작은 경우, 내부 어드레스 신호 ax의 비트수는 외부 어드레스 신호 AX의 비트수보다 적다. 이 경우, 외부 어드레스 신호의 나머지 부분에 대응하는 내부 어드레스 신호는, 예를 들면 상기 제어회로 CONT에 공급되지 않는다.
상기와 같이 소거모드일 때에는 전체워드선이 접지전위와 같은 비선택 레벨이며, 상기 제어회로 CONT에 공급되는 내부 어드레스 신호 ax의 지정에 의해 소스선 CSl~CSn중의 어느 것인가 적어도 하나에 소거를 위한 고전압 VPP가 공급된다. 그 때문에 어드레스 신호 ax에 의해 지정된 소스선(예를 들면, CSl)에 결합된 여러개의 기억소자에서는 콘트롤 게이트에서 소스를 향하는 고전계가 작용하고, 기억 소자 Ql등의 플로팅 게이트에 축적 되어 있던 전자가 터널 현상에 의해서 소스선측으로 인출되는 것에 의해서 데이타의 소거동작이 실행된다.
상기와 같은 소거모드일 때, MOSFET Q18, Q20을 ON상태로 하고 소스선 CSl~CSn에 접지전위를 부여하면, 상기와 같은 고전계가 작용하지 않으므로, 상기와 같은 터널현상이 일어나지 않는다. 따라서, 메모리 어레이 M-ARY 의 분할된 여러개의 메모리 블럭중, 내부 어드레스 신호 ax에 의해서 지정된 소스선에 고전압 VPP가 부여되어 그것이 결합된 기억소자만이 부분적으로 소거되게 된다.
제2도에는 본 발명의 다른 1실시예의 회로도가 도시되어 있다.
이 실시예에서는 상기와 마찬가지인 EEPROM에서 메모리 어레이 M-ARY의 소스선이 공통화되고, P 채널 MOSFET Q17과 N 채널 MOSFET Q18에 의해 일괄해서 소거전압 VPP또는 라이트/리드를 위한 접지전위 VSS가 부여된다. 즉, 소거모드가 지시되면 제어회로 CONT에서 소거모드 지시신호 erc가 출력되고, 소거제어회로 ERC는 신호 erc에 의해 소거모드가 지시되면, P 채널 MOSFET Q17을 ON 상태로 해서 각 소스선 CS를 일괄해서 고전압 VPP로 한다.
소거모드 이외의 모드에서 상기 소거제어회로 ERC는 N채널 MOSFET Q18을 ON상태로 하고, 각 소스선 CS를 회로의 접지전위로 한다.
이 때, 메모리 어레이 M-ARY 의 부분적인 소거를 실현하기 위하여 X디코더 회로 XDCR은 워드선을 부분적으로 전원전압 VCC보다 고전압인 고전압 VPP또는 회로의 접지전위 VSS로 하는 것이다. 즉, X 디코더 회로 XDCR은 라이트 동작일 때와 같이 어드레스 신호 AX에 의해 지시된 1개의 워드선을 고전압 VPP의 선택레벨로 하고, 나머지 전부의 워드선을 회로의 접지전위 VSS와 같은 비선택 레벨로 하는 동작과 달리 소거를 해야할 메모리 블럭에 대응한, 예를 들면 여러개의 워드선을 부분적으로 비선택레벨(VSS)로 하고, 그 이외의 워드선을 고전압 VPP로 하는 것이다.
즉, 소거를 해야할 메모리 블럭에 포함되는, 예를 들면 여러개의 워드선에 대해서 X 디코더 회로 XDCR은 비선택레벨(VSS)을 공급하고, 그 이외의 워드선에 대해서 고전압 VPP를 공급한다. 이 구성에서 상기 비선택레벨로 된 워드선에 결합된 여러개의 기억소자에 있어서는 상기와 같은 고전계가 작용하고, 터널현상에 의한 소거동작이 실행된다. 이것에 대해서 고전압 VPP로 된 워드선에 결합된 여러개의 기억소자에 있어서는 콘트롤 게이트와 소스가 동전위로 되어 상기와 같은 고전계가 인가되지 않으므로, 터널현상을 이용한 소거동작이 실행되지 않는다.
또, 상기 실시예와 마찬가지로 소거를 할 때, 해당 블럭의 데이타선은 플로팅 상태 또는 칼럼스위치 MOSFET Q7~Q9 및 선택게이트(MOSFET Q33)을 통해서 소거 제어회로 EDT에 접속된다. 소거제어회로 EDT 는 소거동작이 실행되는 메모리셀에 흐르는 전류를 모니터하고, 소거량을 제어하기 위하여 이용된다. 즉, 소거제어회로 EDT는 메모리셀이 과잉으로 소거되는 것을 방지하기 위하여 사용된다. 또한, 데이타선을 플로팅 상태로 해서 소거를 행하는 경우에는 사전에 결정된 소거시간에 의해 그 소거량이 설정된다. 이와 같이 데이타선을 플로팅 상태로 해서 소거 동작을 실행하는 경우에 상기 선택게이트(MOSFET Q33) 및 소거제어회로 EDT가 삭제되는 것이다.
제3도에는 상기 X 디코더 회로 XDCR의 1실시예의 회로도가 도시되어 있다.
메모리 어레이 M-ARY는 점선으로 도시된 바와 같은 n 분할된 메모리 블럭 MBl~MBn으로 구성된다.
메모리 블럭 MBl에 포함되는 워드선 W1, W2등에 대해서 선택신호를 형성하는 단위의 디코더 회로 UDCR의 출력신호는 대응하는 NOR게이트회로 G2, G3의 한쪽이 입력단자에 공급된다. 이것들의 NOR 게이트회로 G2, G3등의 다른쪽의 입력단자에는 소거제어신호 er을 받는 AND 게이트회로 G1을 거쳐서 어드레서 신호 al이 공통으로 공급된다. 즉, 상기 AND 게이트회로 G1의 출력신호는 상기 메모리 블럭 MBl에 대응한 단위의 디코더회로의 출력측에 마련된 NOR 게이트회로 G2, G3등의 공통의 제어신호로 된다.
상기 NOR 게이트회로 G2,G3 의 출력신호는 인버터 회로 N1, N2를 거쳐서 레벨변환회로 LVC1,LVC2를 통해서 대응하는 워드선 W1, W2등에 공급된다. 레벨변환회로 LVC1은 그 구체적인 회로가 도시되어 있는 바와 같이 다음의 회로소자로 구성된다. 인버터회로 N1의 출력신호는 게이트에 정상적으로 전원전압 VCC가 공급된 커트용 MOSFET Q40을 통해서 P채널 MOSFET Q41의 게이트에 공급된다. N채널 MOSFET Q42의 게이트는 특히 제한되지 않지만, 상기 인버터회로 N1의 출력이 직접 공급된다.
이 구성대신에 N 채널 MOSFET Q42의 게이트를 상기 P 채널 MOSFET Q41의 게이트와 접속하여도 좋다. 상기 P 채널 MOSFET Q41의 게이트와 고전압 VPP가 공급되는 노드 VCC/VPP와의 사이에는 레벨변환회로의 출력신호를 받는 P 채널 MOSFET Q43이 마련된다. 다른 레벨변환회로 LVC2 등도 상기와 마찬가지인 회로로 구성된다.
이 실시예에 있어서는 상기 소거모드가 지시되면 상기 제어회로 CONT 에서 하이레벨(VCC: 논리 1)의 소거모드신호 er이 출력된다. 이것에 의해 AND 게이트 G1이 게이트 열고 어드레서 신호 al~an(특히 제한되지 않지만, X계의 내부어드레스 신호)를 유효로 해서 각 단위회로 UDCR의 디코드 출력대신에 각 NOR 게이트회로 G2, G3등을 거쳐서 레벨변환회로에 전달된다. 예를 들면, 어드레스 신호 al이 하이레벨로 되어 있으면, NOR 게이트회로 G2, G2의 출력 신호가 로우레벨로 되고, 메모리 블럭 MBl의 워드선 W1, W2등을 로우레벨(VSS)의 비선택 레벨로 해서 메모리 블럭 MBl내의 메모리셀을 소거상태로 한다. 이 때, 레벨 변환회로 LVC1등은 인버터회로 N1의 출력신호의 하이레벨에 의해 N 채널 MOSFET Q42가 ON상태로 되고, 워드선 W1을 로우레벨의 접지전위로 한다. 상기 워드선 W1의 로우레벨에 따라서 P채널 MOSFET Q43이 ON 상태로 되어 P 채널 MOSFET Q41의 게이트 전압을 고전압 VPP로 한다. 이것에 의해 P 채널 MOSFET Q41은 OFF 상태로 된다. 그리고, 상기 MOSFET Q41의 게이트 전압이 VPP로 되는 것에 따라서 N 채널 MOSFET Q40이 OFF 상태로 되고, 고전압 VPP에서 인버터회로 N1의 동작전압 VCC를 향해서 직류전류가 흐르는 것을 방지할 수 있다.
또, 어드레스 신호 al이 로우레벨로 되면 NOR 게이트 회로 G2, G3의 출력신호가 하이레벨로 되고, 메모리 블럭 MBl의 워드선 W1, W2 등이 VPP와 같은 하이레벨로 된다. 즉, 레벨변환회로 LVC1등을 인버터회로 N1의 출력신호의 로우레벨에 의해 P 채널 MOSFET Q41 이 ON 상태로 되고 워드선 W1을 고전압 VPP의 하이레벨로 한다. 이때, N 채널 MOSFET Q42는 OFF 상태로 된다. 이것은 다른 메모리블럭 MBn등에 대응해서 1대 1 대응한 어드레스 신호 a2~an에 대해서 마찬가지이다.
즉, n분할된 메모리 블럭 MBl~nBn에 대응해서 분할된 디코더회로마다 n비트로 되는 각 어드레스 신호가 n분할된 각 디코드부의 출력대신에 출력되기 때문에 n분할된 워드선의 레벨을 n 비트로 되는 각 어드레스 신호에 의해 1대 1로 대응해서 지정할 수가 있다. 이 구성에서는 상기와 마찬가지로 일괄소거를 포함하는 다양한 메모리 블럭의 소거동작이 가능하게 된는 것이다.
소거동작모드 이외일 때에는 신호 er이 로우레벨로 되므로 각 NOR 게이트회로 G2, G3등은 다른 인버터 회로로써 동작하고, 대응하는 단위의 디코더회로 UDCR의 출력신호를 전달하게 된다. 또, 동일도면에 도시되어 있지 않지만, 각 단위의 디코더회로 UDCR에는 어드레스 버퍼에서 상보 어드레스 신호가 공급되어 있으며, 리드동작 모드 등에 있어서는 어드레스 신호 AX에 따른 선택신호를 형성한다. 또, 특히 제한되지 않지만, 각 단위의 디코더 회로 UDCR 에는 상기 신호 er이 공급되어 있으며, 상기 신호 er이 하이레벨로 된 것에 응답해서 로우레벨의 출력신호를 형성한다.
상기 NOR 게이트회로 G2, G3은 제1도의 실시예에서 전체워드선을 비선택적으로 하는 경우에도 사용할 수 있다.
또한, X 디코더 회로 XDCR로써는 상기 신호 er에 의해 어드레스 신호의 상위 2 또는 3비트와 같이 n 비트만을 유효로 해서 접지전위 VSS와 같은 비선택레벨로 해야할 워드선을 지정하는 것으로 하여도 좋다. 이 경우에는 메모리 어레이 M-ARY의 워드선이 4분할되어 1/4 또는 1/8과 같이 1/2N로 분할된 메모리 블럭의 택일적인 소거가 가능하게 된다.
이와 같이, 메모리 어레이 M-ARY의 워드선을 여러개로 분할해서 선택적으로 고전압 VPP/접지전위로 하는 회로는 여러가지의 실시형태를 취할 수 있는 것이다. 또한, 상기 어드레스 신호와 1대 1로 메모리 블럭을 지정할 때, 메모리 블럭수에 비해서 X 어드레서 신호의 비트수가 부족하면, Y 어드레스 신호를 이용하는 것이어도 좋다. 이것은 상기 제1도의 소스선을 지정하는 경우에도 마찬가지이다. 또, X 어드레스 신호 대신에 Y 어드레스 신호를 사용하도록 하여도 좋다. 또한, 상기 레벨변환회로의 노드 VCC/VPP에는 소거모드, 라이트모드 일 때 고전압 VPP가 리드모드 및 검증모드일 때 전원전압 VCC가 상기 제어회로 CONT에서 공급된다.
제6도에는 소스선 선택회로의 1실시예의 회로도가 도시되어 있다. 이 소스선 선택회로는 상기 제1도에서 소거 제어회로 ERCl~ERCn 에 대응하고 있으며, 제2도에서는 소거제어회로 ERC에 대응하고 있지만, 이것들의 소거제어 회로는 아니다.
소거모드시에 상술한 바와 같이 상시 내부신호 er은 하이레벨로 되고, 선택되어야 할 블럭에 대해서는 블럭선택신호 bsn이 하이레벨로 된다. 이 블럭선택신호는 상기와 같이 소거동작 모드일 때에 외부단자를 거쳐서 입력된 어드레스 신호와 1대 1로 대응된 것, 또는 입력된 여러 비트의 어드레스 신호를 적당한 디코더 회로에 의해 디코드 하는 것에 의해 형성된다. 이것에 의해 NAND 게이트 회로 G4의 출력신호가 로우레벨로 되어 인버터회로 N4를 통해서 하이레벨의 출력신호가 형성되므로 MOSFET Q42 는 ON상태로 되고, 다음에 기술하는 램프비율 설정회로의 출력신호 rp를 받는 MOSFET Q43이 서서히 ON상태로 되는 것에 대응해서 노드 V1의 전위가 서서히 저하한다. 상기 노드 V1의 전위의 저하에 대응해서 소스플로워 출력의 P 채널 MOSFET Q44가 서서히 ON 상태로 된다. 이것에 의해 소스선 CSn에는 노드 V1의 전위변화에 대응해서 변화하는 고전압 VPP가 급전된다. 이때, MOSFET Q41은 게이트에 NAND 게이트회로 G4, 인버터회로 N3 및 N5 를 통하여 블럭선택신호 bsn을 통과시켜 얻어진 신호를 받고 OFF 상태로 된다.
소거동작의 종료시 또는 소거해야할 블럭의 전환시에 P 채널부 MOSFET Q44와 구동 MOSFET Q45 사이에 관통 전류가 흐를 가능성이 생긴다. 이것을 방지하기 위해서 구동 MOSFET Q45 가 ON 상태로 되는 타이밍이 게이트 회로 G4 출력변화에 비해서 약 10ns 정도의 지연을 갖도록 인버터회로 N3 과 N5 및 캐패시터 C5 와 C6으로 되는 지연회로가 마련되어 있다. 반대의 동작시에도 마찬가지로 관통전류가 흐를 가능성이 있지만, 이 경우에는 MOSFET Q43이 ON 상태로 되는 타이밍으로 상기 램프비율 설정회로에 의한 지연이 충분하게 존재하기 때문에 문제는 없다. 또한, 상기 MOSFET Q44 와 Q45는 제1도의 MOSFET Q17과 Q18, Q19 와 Q20에 대응하고 있다. 또, 제1도의 신호 erl내지 ern은 제6도의 신호 er 과 블럭선택신호 bsn을 조합한 것에 대응시키면 이해할 수 있다.
또한, 제1도에서 다음에 기술하는 램프비율 설정회로가 마련되지 않는 경우에는 상기 MOSFET Q43은 불필요하게 되고, 상기 MOSFET Q42에 회로의 접지전위 VSS가 공급된다.
또, 제2도에서는 상기 게이트회로 G4 대신에 상기 신호 er을 반전하는 인버터 회로를 마련하면 좋다. 램프비율 설정회로를 마련하지 않는 경우는 상술한 바와 마찬가지로 하면 좋다.
제4도에는 상기 소스선에 공급되는 소거용의 고전압을 발생시키는 램프전압 발생회로의 1실시예의 회로도가 도시되어 있다.
메모리셀의 소스에 고전압을 공급해서 소거동작을 실행하는 경우, 소스선에 대해서 외부에서 공급되는 고전압 VPP를 스위치 MOSFET등에 의해 직접적으로 공급하는 구성에서는 소거동작 개시와 동시에 소스선의 전위가 고전압 VPP(약 12V)와 같은 고전압으로 상승된다. 이때, 소거를 해야할 기억소자의 플로팅 게이트에는 전자가 축적되어 있기 때문에, 플로팅 게이트는 접지전위 VSS이하의 부의 전위를 갖는다. 그 때문에, 플로팅 게이트와 소스사이에서 다음에 기술하는 과대한 고전계가 작용하고, 플로팅 게이트와 소스사이의 절연막을 저하 또는 파괴시킬 염려가 있고, 예를 들면 기억소자의 유지특성을 저하시키는 등의 신뢰성의 점에서 문제점이 있다.
그리고, 이 실시예에서는 제1도 및 제2도의 실시예에서 소거동작을 실행하는 스위치 MOSFET Q17(Q19)등의 게이트에 공급되는 제어신호는 다음의 회로로 형성된다.
P 채널 MOSFET Q22, Q24 및 Q26 과 N 채널 MOSFET Q23, Q25 및 Q27은 각각 CMOS 인버터 회로를 구성하고, 특히 제한되지 않지만, CMOS 인버터 회로 (Q22 와 Q23)의 출력신호는 저항 R1과 캐패시터 C1로 되는 지연 회로를 거쳐서 CMOS 인버터회로 (Q24 와 Q25)의 게이트에 공급된다. 이 CMOS 인버터 회로 (Q24 와 Q25)의 출력신호는 저항 R2와 캐패시터 C2 로 되는 지연회로를 거쳐서 CMOS 인버터 회로 (Q26과 Q27)의 게이트에 공급된다.
이 CMOS 인버터 회로(Q26 과 Q27)의 출력신호는 상기 CMOS 인버터회로 (Q22 와 Q23)의 입력단자에 귀환되는 것에 의해 링발진기 OSC를 구성한다. 이 실시예에서는 저소비 전력화를 도모하기 위하여 상기 CMOS 인버터 회로의 P 채널 MOSFET Q22, Q24 및 Q26의 소스에 공급되는 동작전압은 P 채널형의 파워스위치 MOSFET Q32를 거쳐서 공급된다. 또, CMOS 인버터 회로(Q22와 Q23)의 입력과 회로의 접지전위 VSS와의 사이에는 리세트용 N 채널 MOSFET Q21이 마련된다. 상기 파워스위치 MOSFET Q32와 리세트용 N채널 MOSFET Q21이 마련된다. 상기ㅣ 파워스위치 MOSFET Q32와 리세트용 MOSFET Q21의 게이트에는 상기와 같이 형성된 소거신호 er에 대해서 위상반전된 신호가 공급된다.
상기 링발진기 OSC의 출력신호는 P채널 MOSFET Q28, Q30 및 N채널 MOSFET Q29, Q31 에서 각각 구성되는 종렬형태의 CMOS 인버터 회로를 통해서 주기적인 상보펄스 CK,로써 출력된다.
펄스 CK는 전원전압 VCC를 캐패시터 C3에 전달하는 전송게이트 MOSFET Q33의 게이트에 전달된다. 펄스는 상기 캐패시터 C3에 차지업된 전하를 캐패시터 C4에 전달하는 전송게이트 MOSFET Q34 의 게이트에 전달된다. 상기 캐패시터 C4의 용량값은 캐패시터 C3의 용량값에 비해서 충분히 큰 용량값을 갖도록 설정된다.
상기 캐패시터 C4의 유지전압 V1은 그 소스에 접지전위 VSS가 인가된 N채널 MOSFET Q36의 게이트에 전달 된다. 이 MOSFET Q36 의 드레인과 고전압 VPP사이에는 P 채널 MOSFET Q35가 접속된다. P 채널 MOSFET Q35는 그 게이트에 정상적으로 회로의 접지전위 VSS가 인가되는 것에 의해서 저항소자로서 작용한다. 그리고, 상기 MOSFET Q35 와 Q36 의 분압전압 V2가 상술한 바와 같이 소스선 CS에 소거전압을 부여하는 MOSFET Q17등의 게이트에 공급되는 구동전압으로 된다. 또한, 동일도면에서는 생략하고 있지만, 상기 제1도 및 제2도에 도시한 바와 같이 소스선 CS에 접지전위를 부여하는 MOSFET Q18 이 상기 MOSFET Q17 에 대해서 직렬로 마련된다. 이 MOSFET Q18등은 적당한 제어신호가 공급되는 것에 의해서 해당 소스선이 속하는 메모리 어레이 M-ARY 내지 메모리 블럭의 소거동작 이외일 때에 ON 상태로 되어 접지전위 VSS를 공급한다.
이것에 의해 상기와 같은 라이트 동작이나 리드동작 등이 실행된다.
다음에 이 실시예 회로의 동작을 제5도 (a)~(f)에 도시한 동작파형도를 참조해서 설명한다.
상기 신호가 로우레벨로 되면, N 채널 MOSFET Q21 이 ON 상태로, 파워 스위치 MOSFET Q32가 ON 상태로 되므로, 링발진기가 발진동작을 개시해서 펄스 CK,가 교대로 하이레벨/로우레벨로 변화한다. 펄스 CK가 하이레벨일때, 전송게이트 MOSFET Q33이 ON 상태로 되고, 캐패시터 C3이 전원전압 VCC-Vth(Vth는 MOSFET Q33의 임계값 전압)로 차지업 된다. 펄스신호가 하이레벨로 되면, 전송 게이트 MOSFET Q33 대신에 MOSFET Q34 가 ON 상태로 되기 때문에 캐패시터 C3과 캐패시터 C4에 의해 전하분산이 이루어진다. 캐패시터 C4 는 상기 신호가 하이레벨일 때에 ON상태로 되는 MOSFET Q37에 의해서 디스차지 되어 있으므로, 상기 전하분산에 의해 전해진 전하에 따른 전위 V1을 갖게 된다. 상기 펄스 CK,가 반복해서 발생되므로, 상기 전하분산에 의해 캐패시터 C4의 전위 V1이 계단파 상태로 서서히 높아진다. 이 전앞 V1의 전위상승에 따라서 MOSFET Q36 의 콘덕턴스가 서서히 크게 된다. 그 때문에 MOSFET Q35와 Q36과의 사이의 콘덕턴스비에 의해 결정되는 드레인 출력 V2는 고전압 VPP에서 접지전위를 향해서 서서히 저하한다. 이와 같은 전압 V2의 저하에 따라서 MOSFET Q17의 콘덕턴스도 서서히 크게 되기 때문에, 동일도면에 실선으로 표시한 바와 같이 소스선 CS에 공급되는 소거전압은 계단파 형상의 전압 V1에 대응한 램프비율 특성을 갖고 높게 된다. 또한, 점선으로 표시한 전압 CS'는 상술한 바와 같이 스위치 MOSFET 를 통해서 고전압 VPP를 소스선에 공급한 경우의 소스선의 전압을 도시하고 있다.
이와 같은 램프비율을 갖는 소거전압의 공급에 의해 소거되는 기억소자의 플로팅 게이트와 소스사이가 터널 현상에 필요한 높은 전압으로 되었을 때부터 전하의 인출이 개시된다. 따라서, 소스의 전위가 최종적으로 고전앞 VPP로 되었을 때에는 플로팅 게이트에 축전되어 있던 전하중, 어느 정도의 전하량이 이미 인출되어 있기 때문에, 플로팅 게이트와 소스사이에 작용하는 전압 S-FG는 동일도면에 실선으로 표시한 바와 같이 완만하게 변화하는 전압으로 되고, 동일도면에 점선으로 표시한 소스선의 전위가 급격하게 상승하는 경우의 전압 S-FG'(플로팅 게이트와 소스사이에 사용하는 전압)과 같은 과도한 고전계가 발생하는 것을 방지할 수 있다. 이것에 의해, 소거동작에 다른 플로팅 게이트와 소스사이의 절연막등의 저하 내지 파괴를 방지할 수 있고, 소자의 고신뢰성을 보증할 수가 있다.
또한, 제6도의 실시예에서는 제4도에 도시되어 있는 전압 V1이 상기 제6도에 도시되어 있는 신호 rp로써 사용된다.
상기의 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,
(1)콘트롤 게이트와 플로팅 게이트를 구비한 불휘발성 반도체 기억소자가 매트릭스 형상으로 배치되는 메모리 어레이에 대해서 소스선을 여러개의 블럭으로 분할해서 구성하고, 전체워드선을 비선택 상태로써 각 블럭마다 선택적으로 소거용의 고전압을 공급하는 것에 의해 블럭마다의 소거동작이 가능하게 된다는 효과가 얻어진다.
(2)콘트롤 게이트와 플로팅 게이트를 구비한 불휘발성 반도체 기억소작 매트릭스 형상으로 배치되는 메모리 어레이에 대해서 워드선을 여러 블럭으로 분할해서 메모리 어레이의 소스선에 소거용의 전압을 공급한 상태에서 각 블럭마다의 워드선을 접지전위 레벨로 하는 것에 의해 블럭마다의 소거동작이 가능하게 된다는 효과가 얻어진다.
(3)상기 블럭마다 소거를 하기 위한 제어신호로써 어드레스 신호와 1대1로 대응한 신호를 형성하는 것에 의해 일괄소거를 포함하는 다양한 블럭의 조합에 의한 소거동작이 가능하게 된다는 효과가 얻어진다.
(4)소거를 하는 불휘발성 반도체 기억소자의 소스가 결합되는 소스선의 전위를 저전압에서 서서히 고전압으로 상승시키는 램프비율을 갖는 것에 의해 소스전압이 고전압 VPP에 도달할 때까지 이미 터널현상에 의한 전하의 인출이 행하여지기 때문에, 플로팅 게이트와 소스사이에 과도한 강전계가 인가되는 것을 방지할 수 있다. 이것에 의해 소자의 고신뢰성을 방지할 수 있다는 효과가 얻어진다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경 가능한 것을 물론이다. 예를 들면, 소스선과 워드선을 각각 분할해서 그 조합에 의해 소거해야할 메모리 블럭을 지정하는 것이어도 좋다. 기억소자로서는 EPROM 에 사용되는 스텍게이트 구조의 MOS 트랜지스터 이외에 라이트 동작도 터널현상을 이용하는 FLOTOX형의 불휘발성 기억소자를 사용하는 것이어도 좋다. 라이트/소거용의 고전압 VPP는 내부회로에 의해 구성되는 제7도에 도시한 바와 같이 전원전압 VCC와 상기 제4도에 도시한 회로와 마찬가지인 구성의 발진기 OSC에 의해 형성되는 타이밍 펄스 CP,와 전원전압 VCC를 받는 다이오드 형태의 MOSFET Q51~Q66, 캐패시터 C11~C18로 되는 차지펌프 회로를 사용하여 상기 전원전압 VCC를 승압해서 형성하는 것이어도 좋다. 이 구성에서도 제어신호에 의해 소거동작시에 승압회로의 동작을 개시시키는 구성으로 하는 것에 의해서 차지펌프 작용에 의한 승압 동작을 이용해서 소스선 CS에 공급되는 소거전압을 램프 비율을 갖고 상승시킬 수가 있다. 출력 MOSFET Q67 의 게이트에는 블럭소거신호가 공급된다. 이것에 의해 상기 실시예와 같이 블럭마다 선택적인 소거동작을 가능하게 하고 있다. 일괄소거를 하는 경우에는 신호대신에 소거신호를 사용할 수 있다. 이 소거제어신호는 외부단자에서 공급되는 것이외에 상기와 같이 다른 제어신호와의 조합에 의해 형성하는 것이어도 좋다. 또한, 동일 도면에서는 생략되어 있지만, 소스선 CS에 접지전위를 부여하는 MOSFET 가 상기 MOSFET Q67에 대해서 직렬로 마련된다. 이 MOSFET 는 적당한 제어신호가 공급되는 것에 의해서 해당 소스선이 속하는 메모리 어레이 M-ARY내지 메모리 블럭의 소거동작 이외일 때에 ON 상태로 되어 소스선 CS에 접지전위 VSS를 공급한다.
기억장치에 공급되는 외부제어신호는 여러가지의 실시 형태를 취할 수 있는 것이다. 상기와 같이 소거해야할 기억소자의 소스에 공급되는 고전압에 램프비율을 갖게하는 구성을 상기 전하분산에 의한 회로를 사용하는 것 이외에 캐패시터와 저항으로 되는 시정수 회로나 연산증폭 회로를 이용한 적분회로, 카운터 회로와 그 개수출력을 받는 D/A변환회로 등, 여러가지의 실시형태를 취할 수 있는 것이다. 이와 같이 램프비율을 갖는 고전압으로 소거가 실행되는 EEPROM은 상술한 바와 같은 일괄소거모드 밖에 갖지 않는 매립형 EEPROM이어도 좋다.
EEPROM을 구성하는 메모리 어레이나 그 주변회로의 구체적인 회로구성은 여러가지의 실시형태를 취할 수가 있는 것이다. 또, EEPROM 등은 마이크로 컴퓨터 등과 같은 디지탈 반도체 집적회로 장치에 내장되는 것이어도 좋다.
본 발명은 EPROM에 사용되는 스택게이트 구조의 불휘발성 기억소자나 FLOTOX형의 기억소자를 사용하는 불휘발성 반도체 기억장치에 널리 이용할 수 있는 것이다.
본 출원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다. 즉, 불휘발성 반도체 기억소자의 콘트롤 게이트가 결합된 워드선과 상기 불휘발성 기억소자의 소스가 결합되는 소스선 사이에 선택적으로 고전압을 작용시켜서 플로팅 게이트에 축적된 전하를 소스선 측으로 인출하도록 하는 것에 의해 부분적인 소거가 가능하게 된다. 또, 소거를 실행하는 불휘발성 반도체 기억소자의 소스가 결합된 소스선에 공급되는 전위에 저전압에서 서서히 고전압으로 상승하는 램프비율 특성을 갖게 하는 것에 의해, 플로팅 게이트와 소스사이에 과도한 강전계가 작용하는 것을 방지할 수 있다.
Claims (8)
1개의 반도체에 형성된 불휘발성 반도체메모리장치로서, 여러개의 워드선, 여러개의 데이타선, 여러개의 공통선, 각각이 상기 여러개의 데이타선중의 1개의 데이타선에 결합되는 제1영역, 상기 여러개의 공통선중의 1개의 공통선에 결합되는 제2영역, 상기 여러개의 워드선중의 1개의 워드선에 결합되는 콘트롤게이트 및 상기 콘트롤게이트 아래에 플로팅게이트를 갖고 행렬배치된 여러개의 메모리셀, 상기 행렬배치된 여러개의 메모리셀에서 여러개의 메모리셀행을 나타내는 지시신호를 발생하는 지시수단 및 상기 여러개의 메모리셀 및 지시수단에 결합되고 상기 지시신호에 응답해서 상기 지시신호에 의해 지시된 메모리셀행을 한번에 소거될 영역으로서 소거동작을 실행하는 소거제어수단을 포함하고, 상기 소거동작에 있어서는 상기 영역내의 공통선과 워드선 사이에 공급되지는 전위차가 상기 소거동작에 있어서 상기 영역이외의 공통선과 워드선 사이에 공급되는 전위차보다 커지는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 지시수단은 상기 여러개의 메모리셀행으로서 서로 연속하여 배치된 메모리셀행을 지시하는 불휘발성 반도체 기억장치.
제2항에 있어서, 상기 메모리셀행은 1개의 워드선과 이 워드선에 결합된 여러개의 메모리셀을 포함하는 불휘발성 반도체 기억장치.
제3항에 있어서, 상기 지시수단은 어드레스단자를 거쳐서 데이타를 받고, 상기 지시신호로서 데이타를 출력하는 어드레스버퍼를 포함하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 메모리셀행은 1개의 워드선과 이 워드선에 결합된 여러개의 메모리셀을 포함하는 불휘발성 반도체 기억장치.
제5항에 있어서, 상기 지시수단을 어드레스단자를 거쳐서 데이타를 받고, 상기 지시 신호로서 데이타를 출력하는 어드레스버퍼를 포함하는 불휘발성 반도체 기억장치.
제3항에 있어서, 상기 지시수단에 의해서 발생되는 지시신호는 2개의 메모리셀행부터 상기 행렬배치된 여러개의 메모리셀에 있어서의 모든 메모리셀행까지의 사이에서 여러개의 메모리셀행을 지시하는 불휘발성 반도체 기억장치.
제5항에 있어서, 상기 지시수단에 의해서 발생되는 지시신호는 2개의 메모리셀행부터 상기 행렬배치된 여러개의 메모리셀에 있어서의 모든 메모리셀행까지의 사이에서 여러개의 메모리셀행을 지시하는 불휘발성 반도체 기억장치.
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