JPH10189877A - 半導体装置 - Google Patents
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- JPH10189877A JPH10189877A JP8347664A JP34766496A JPH10189877A JP H10189877 A JPH10189877 A JP H10189877A JP 8347664 A JP8347664 A JP 8347664A JP 34766496 A JP34766496 A JP 34766496A JP H10189877 A JPH10189877 A JP H10189877A
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Abstract
(57)【要約】
【課題】 効率的に配置された内部電源回路を備える半
導体装置を提供する。 【解決手段】 半導体チップ(1)の半導体装置形成領
域の周辺部領域(10)に基準電圧発生回路およびスタ
ンバイ降圧回路を配置し、実際に電流を消費する回路領
域に隣接して、アクティブサイクル時動作するアクティ
ブ降圧回路を含む領域(12a,12b,11)を配置
する。1つの内部降圧回路をスタンバイ降圧回路および
アクティブ降圧回路両者を各電流消費回路近傍に配設す
る構成に比べて、面積増加を抑制することができ、効率
的に内部電源回路を配置することができる。
導体装置を提供する。 【解決手段】 半導体チップ(1)の半導体装置形成領
域の周辺部領域(10)に基準電圧発生回路およびスタ
ンバイ降圧回路を配置し、実際に電流を消費する回路領
域に隣接して、アクティブサイクル時動作するアクティ
ブ降圧回路を含む領域(12a,12b,11)を配置
する。1つの内部降圧回路をスタンバイ降圧回路および
アクティブ降圧回路両者を各電流消費回路近傍に配設す
る構成に比べて、面積増加を抑制することができ、効率
的に内部電源回路を配置することができる。
Description
【0001】
【発明の属する技術分野】この発明は、外部から印加さ
れる電源電圧を変換して内部動作電源電圧を生成する電
圧変換回路を内蔵する半導体装置に関し、特に、外部電
源電圧を降圧して内部電源電圧を生成するオンチップの
内部降圧回路を有する半導体記憶装置に関する。
れる電源電圧を変換して内部動作電源電圧を生成する電
圧変換回路を内蔵する半導体装置に関し、特に、外部電
源電圧を降圧して内部電源電圧を生成するオンチップの
内部降圧回路を有する半導体記憶装置に関する。
【0002】
【従来の技術】半導体装置の集積度が高くなるにつれ
て、構成要素であるトランジスタ素子の微細化が進む。
このような微細化されたトランジスタ素子の信頼性を保
証するため、および信号振幅を小さくして信号線の充放
電電流を低減し、これにより消費電流を低減するため、
外部電源電圧を低くするためのオンチップの電圧変換回
路を設け、内部回路をこの電圧変換回路により生成され
た外部電源電圧より低い電圧で駆動することが行なわれ
ることがある。
て、構成要素であるトランジスタ素子の微細化が進む。
このような微細化されたトランジスタ素子の信頼性を保
証するため、および信号振幅を小さくして信号線の充放
電電流を低減し、これにより消費電流を低減するため、
外部電源電圧を低くするためのオンチップの電圧変換回
路を設け、内部回路をこの電圧変換回路により生成され
た外部電源電圧より低い電圧で駆動することが行なわれ
ることがある。
【0003】このような電圧変換回路を有する半導体装
置の典型例として、ダイナミック・ランダム・アクセス
・メモリ(DRAM)がある。DRAMの場合、その高
速動作、素子の信頼性および低消費電流の観点から、で
きるだけ動作電源電圧を低くするのが望ましい。しかし
ながら、システム電源電圧を決定するプロセサ等のロジ
ックは、DRAMに比べてその集積度が低く、したがっ
て、ロジックの電源電圧は、DRAMの動作電源電圧に
まで低くすることはできない。また、DRAMは、前世
代との互換性をも維持する必要がある。このため、高い
システム電源電圧をDRAM内部で降圧して、このシス
テム電源電圧よりも低い内部動作電源電圧を生成してD
RAMの内部回路を駆動することが行なわれる。
置の典型例として、ダイナミック・ランダム・アクセス
・メモリ(DRAM)がある。DRAMの場合、その高
速動作、素子の信頼性および低消費電流の観点から、で
きるだけ動作電源電圧を低くするのが望ましい。しかし
ながら、システム電源電圧を決定するプロセサ等のロジ
ックは、DRAMに比べてその集積度が低く、したがっ
て、ロジックの電源電圧は、DRAMの動作電源電圧に
まで低くすることはできない。また、DRAMは、前世
代との互換性をも維持する必要がある。このため、高い
システム電源電圧をDRAM内部で降圧して、このシス
テム電源電圧よりも低い内部動作電源電圧を生成してD
RAMの内部回路を駆動することが行なわれる。
【0004】図11は、DRAMにおいて一般に用いら
れている従来の内部降圧回路の構成を概略的に示す図で
ある。図11において、内部降圧回路VDCは、外部電
源ノードEXに印加される外部電源電圧VCEと接地電
圧とを受け、所定の電圧レベルの基準電圧Vrefを発
生する基準電圧発生回路RVGと、内部電源線IVL上
の内部電源電圧VCIと基準電圧Vrefを比較する比
較器CMPと、外部電源ノードEXと内部電源線IVL
の間に接続されかつそのゲートに比較器CMPの出力信
号を受けるpチャネルMOSトランジスタで構成される
電流ドライブトランジスタDTを含む。この内部電源線
IVL上の内部電源電圧VCIを一方動作電源電圧とし
て負荷回路LCが動作する。次に、この図11に示す内
部降圧回路VDCの動作について説明する。
れている従来の内部降圧回路の構成を概略的に示す図で
ある。図11において、内部降圧回路VDCは、外部電
源ノードEXに印加される外部電源電圧VCEと接地電
圧とを受け、所定の電圧レベルの基準電圧Vrefを発
生する基準電圧発生回路RVGと、内部電源線IVL上
の内部電源電圧VCIと基準電圧Vrefを比較する比
較器CMPと、外部電源ノードEXと内部電源線IVL
の間に接続されかつそのゲートに比較器CMPの出力信
号を受けるpチャネルMOSトランジスタで構成される
電流ドライブトランジスタDTを含む。この内部電源線
IVL上の内部電源電圧VCIを一方動作電源電圧とし
て負荷回路LCが動作する。次に、この図11に示す内
部降圧回路VDCの動作について説明する。
【0005】内部電源線IVL上の内部電源電圧VCI
が基準電圧Vrefよりも高い場合には、比較器CMP
の出力信号がハイレベルとなり、電流ドライブトランジ
スタDTのコンダクタンスが小さくなり、外部電源ノー
ドEXから内部電源線IVLへの電流の供給が低減され
るかまたは停止される。
が基準電圧Vrefよりも高い場合には、比較器CMP
の出力信号がハイレベルとなり、電流ドライブトランジ
スタDTのコンダクタンスが小さくなり、外部電源ノー
ドEXから内部電源線IVLへの電流の供給が低減され
るかまたは停止される。
【0006】一方、内部電源電圧VCIが基準電圧Vr
efよりも低い場合には、比較器CMPの出力信号がL
レベルとなり、電流ドライブトランジスタDTのコンダ
クタンスが大きくなり、外部電源ノードEXから内部電
源線IVLへ電流を供給し、内部電源電圧VCIの電圧
レベルを上昇させる。この比較器CMPは差動増幅回路
で通常構成されており、内部電源電圧VCIと基準電圧
Vrefの差を差動的に増幅している。したがって、こ
の電流ドライブトランジスタDTが、内部電源電圧VC
Iと基準電圧Vrefの差に応じて外部電源ノードEX
から内部電源線IVLへ電流を供給することにより、内
部電源電圧VCIは、ほぼ基準電圧Vrefの電圧レベ
ルに保持される。
efよりも低い場合には、比較器CMPの出力信号がL
レベルとなり、電流ドライブトランジスタDTのコンダ
クタンスが大きくなり、外部電源ノードEXから内部電
源線IVLへ電流を供給し、内部電源電圧VCIの電圧
レベルを上昇させる。この比較器CMPは差動増幅回路
で通常構成されており、内部電源電圧VCIと基準電圧
Vrefの差を差動的に増幅している。したがって、こ
の電流ドライブトランジスタDTが、内部電源電圧VC
Iと基準電圧Vrefの差に応じて外部電源ノードEX
から内部電源線IVLへ電流を供給することにより、内
部電源電圧VCIは、ほぼ基準電圧Vrefの電圧レベ
ルに保持される。
【0007】負荷回路LCが動作し、内部電源線IVL
の電流を消費し、内部電源電圧VCIが低下するときに
は、比較器CMPの出力信号の電圧レベルが低下し、電
流ドライブトランジスタDTが大きな電流を外部電源ノ
ードEXから内部電源線IVLへ供給して、この内部電
源電圧VCIを元のレベルに復帰させる。
の電流を消費し、内部電源電圧VCIが低下するときに
は、比較器CMPの出力信号の電圧レベルが低下し、電
流ドライブトランジスタDTが大きな電流を外部電源ノ
ードEXから内部電源線IVLへ供給して、この内部電
源電圧VCIを元のレベルに復帰させる。
【0008】この電流ドライブトランジスタDTおよび
比較器CMPのフィードバックグループを利用すること
により、安定に外部電源電圧VCIよりも電圧レベルの
低い内部電源電圧VCIを生成して内部回路(負荷回路
LC)を動作させることができる。
比較器CMPのフィードバックグループを利用すること
により、安定に外部電源電圧VCIよりも電圧レベルの
低い内部電源電圧VCIを生成して内部回路(負荷回路
LC)を動作させることができる。
【0009】
【発明が解決しようとする課題】電流ドライブトランジ
スタDTは、外部電源ノードEXと内部電源線IVLの
間の抵抗成分として作用する。したがって、負荷回路L
Cが動作し、内部電源線IVL上の電流を消費した場
合、この消費電流による内部電源電圧VCIの電圧低下
を高速で補償して、元の電圧レベルへとこの内部電源電
圧を復帰させるためには、この電源ドライブトランジス
タDTは、負荷回路LCの動作時の消費電流以上の電流
を供給する必要がある。このため、この電流ドライブト
ランジスタDTは、そのゲート幅W(またはゲート幅と
ゲート長の比W/L)が大きくされて、その電流駆動力
は十分大きくされる。したがって、電流ドライブトラン
ジスタは比較的大きな面積を占有する。
スタDTは、外部電源ノードEXと内部電源線IVLの
間の抵抗成分として作用する。したがって、負荷回路L
Cが動作し、内部電源線IVL上の電流を消費した場
合、この消費電流による内部電源電圧VCIの電圧低下
を高速で補償して、元の電圧レベルへとこの内部電源電
圧を復帰させるためには、この電源ドライブトランジス
タDTは、負荷回路LCの動作時の消費電流以上の電流
を供給する必要がある。このため、この電流ドライブト
ランジスタDTは、そのゲート幅W(またはゲート幅と
ゲート長の比W/L)が大きくされて、その電流駆動力
は十分大きくされる。したがって、電流ドライブトラン
ジスタは比較的大きな面積を占有する。
【0010】また、負荷回路LCの動作速度が速くな
り、消費電流が増大すると、内部電源線IVLに流れる
電流が増加する。消費電流Iは、動作周波数をf、駆動
すべき負荷容量をCe、負荷容量Ceの電極の電圧振幅
をVとすると、I=f・Ce・Vで与えられる。したが
って、動作周波数が高くなれば、内部電源線IVLに流
れる平均電流が増加する。
り、消費電流が増大すると、内部電源線IVLに流れる
電流が増加する。消費電流Iは、動作周波数をf、駆動
すべき負荷容量をCe、負荷容量Ceの電極の電圧振幅
をVとすると、I=f・Ce・Vで与えられる。したが
って、動作周波数が高くなれば、内部電源線IVLに流
れる平均電流が増加する。
【0011】この状態において、内部降圧回路VDCと
負荷回路LCの間の距離が長く、その間の内部電源線I
VLの長さも長くなると、この内部電源線IVLの配線
抵抗による電圧降下が無視できなくなる。この負荷回路
LCは、平均的にこの内部電源電圧VCIよりも低下し
た電圧を一方動作電源電圧として動作することになるた
め、負荷回路LCの動作特性を保証することができず、
回路動作が不安定となるという問題が生じる。
負荷回路LCの間の距離が長く、その間の内部電源線I
VLの長さも長くなると、この内部電源線IVLの配線
抵抗による電圧降下が無視できなくなる。この負荷回路
LCは、平均的にこの内部電源電圧VCIよりも低下し
た電圧を一方動作電源電圧として動作することになるた
め、負荷回路LCの動作特性を保証することができず、
回路動作が不安定となるという問題が生じる。
【0012】図12は、従来の内部降圧回路の他の構成
を示す図である。この図12に示す内部降圧回路VDC
においては、内部電源線IVL上の内部電源電圧VCI
をその抵抗分割によりレベルシフトするレベルシフト回
路LSが設けられる。レベルシフト回路LSの出力電圧
LVは、電流ドライブトランジスタDTを駆動する比較
器CMPの正入力へ与えられる。比較器CMPの負入力
へ基準電圧Vrefが与えられる。電流ドライブトラン
ジスタDTおよび負荷回路LCは図11に示す構成と同
じである。
を示す図である。この図12に示す内部降圧回路VDC
においては、内部電源線IVL上の内部電源電圧VCI
をその抵抗分割によりレベルシフトするレベルシフト回
路LSが設けられる。レベルシフト回路LSの出力電圧
LVは、電流ドライブトランジスタDTを駆動する比較
器CMPの正入力へ与えられる。比較器CMPの負入力
へ基準電圧Vrefが与えられる。電流ドライブトラン
ジスタDTおよび負荷回路LCは図11に示す構成と同
じである。
【0013】レベルシフト回路LSは、内部電源線IV
Lと接地ノードの間に直列に接続される抵抗素子R1,
r1,r2およびR2と、抵抗素子r1およびr2とそ
れぞれ並列に接続される溶断可能なリンク素子F1およ
びF2を含む。抵抗素子R1およびR2は、このレベル
シフト回路LSにおける消費電流を低減するために比較
的大きな抵抗値を有する。
Lと接地ノードの間に直列に接続される抵抗素子R1,
r1,r2およびR2と、抵抗素子r1およびr2とそ
れぞれ並列に接続される溶断可能なリンク素子F1およ
びF2を含む。抵抗素子R1およびR2は、このレベル
シフト回路LSにおける消費電流を低減するために比較
的大きな抵抗値を有する。
【0014】リンク素子F1およびF2が導通状態のと
きには、抵抗素子r1およびr2が各々短絡され、この
レベルシフト回路LSは、抵抗素子R1およびR2によ
る抵抗分割回路となる。このときには、比較器CMPへ
は、次式で示されるシフト電圧LVが与えられる。
きには、抵抗素子r1およびr2が各々短絡され、この
レベルシフト回路LSは、抵抗素子R1およびR2によ
る抵抗分割回路となる。このときには、比較器CMPへ
は、次式で示されるシフト電圧LVが与えられる。
【0015】LV=VCI・R2/(R1+R2) 今、リンク素子F1を溶断すると、抵抗素子r1が抵抗
素子R1に直列に接続される。したがって、この状態に
おいては、シフト電圧LVは、次式で与えられる。
素子R1に直列に接続される。したがって、この状態に
おいては、シフト電圧LVは、次式で与えられる。
【0016】LV=VCI・R2/(R1+R2+r
1) すなわち、このリンク素子F1を溶断すると、シフト電
圧LVの電圧レベルが低下する。一方、逆に、リンク素
子F2を溶断すると、抵抗素子r2が抵抗素子R2と直
列に接続される。この場合においては、次式で示される
シフト電圧LVが得られる。
1) すなわち、このリンク素子F1を溶断すると、シフト電
圧LVの電圧レベルが低下する。一方、逆に、リンク素
子F2を溶断すると、抵抗素子r2が抵抗素子R2と直
列に接続される。この場合においては、次式で示される
シフト電圧LVが得られる。
【0017】LV=VCI・(R2+r2)/(R1+
R2) すなわち、このリンク素子F2を溶断すれば、シフト電
圧LVの電圧レベルを上昇させることができる。比較器
CMPは、このシフト電圧LVと基準電圧Vrefとを
比較している。したがって、この図12に示す内部降圧
回路VDCの構成においては、基準電圧Vrefとシフ
ト電圧LVの電圧レベルが同じとなるようにフィードバ
ック制御が行なわれる(比較器CMPと電流ドライブト
ランジスタDTの動作)。
R2) すなわち、このリンク素子F2を溶断すれば、シフト電
圧LVの電圧レベルを上昇させることができる。比較器
CMPは、このシフト電圧LVと基準電圧Vrefとを
比較している。したがって、この図12に示す内部降圧
回路VDCの構成においては、基準電圧Vrefとシフ
ト電圧LVの電圧レベルが同じとなるようにフィードバ
ック制御が行なわれる(比較器CMPと電流ドライブト
ランジスタDTの動作)。
【0018】このリンク素子F1およびF2を選択的に
溶断することにより、内部電源電圧VCIの電圧レベル
を調整することができる。このレベルシフト回路LSを
用いることにより、比較器CMPを、最も感度のよい領
域で動作させることができ、比較器CMPおよび電流ド
ライブトランジスタDTからなるフィードバックループ
の応答特性を改善することができ、内部電源電圧VCI
を所定の電圧レベルに安定に保持することができる。
溶断することにより、内部電源電圧VCIの電圧レベル
を調整することができる。このレベルシフト回路LSを
用いることにより、比較器CMPを、最も感度のよい領
域で動作させることができ、比較器CMPおよび電流ド
ライブトランジスタDTからなるフィードバックループ
の応答特性を改善することができ、内部電源電圧VCI
を所定の電圧レベルに安定に保持することができる。
【0019】しかしながら、内部降圧回路VDCの構成
において、レベルシフト回路LSにおいてはリンク素子
F1およびF2が設けられている。リンク素子F1およ
びF2の占有面積は比較的大きい(溶断時他の素子の短
絡を防止するためおよび溶断時他の部分が誤って溶断さ
れるのを防止するため)。したがって、このレベルシフ
ト回路LSの占有面積は大きい。
において、レベルシフト回路LSにおいてはリンク素子
F1およびF2が設けられている。リンク素子F1およ
びF2の占有面積は比較的大きい(溶断時他の素子の短
絡を防止するためおよび溶断時他の部分が誤って溶断さ
れるのを防止するため)。したがって、このレベルシフ
ト回路LSの占有面積は大きい。
【0020】近年、DRAMの動作速度および集積度は
ますます改善されており、したがって、このような内部
降圧回路を面積増加および電圧降下を生じさせないよう
に効率的に配置することが必要となる。
ますます改善されており、したがって、このような内部
降圧回路を面積増加および電圧降下を生じさせないよう
に効率的に配置することが必要となる。
【0021】また、このような内部降圧回路と同様の機
能を備える電圧変換回路を有する半導体装置において
も、同様、高集積化が進めば、同様の問題が生じる。
能を備える電圧変換回路を有する半導体装置において
も、同様、高集積化が進めば、同様の問題が生じる。
【0022】それゆえ、この発明の目的は、チップ面積
を増加させることなく面積効率よく配置された内部降圧
回路を備える半導体装置を提供することである。
を増加させることなく面積効率よく配置された内部降圧
回路を備える半導体装置を提供することである。
【0023】この発明の他の目的は、チップ面積を増加
させることなく各回路部に対し安定に一定電圧レベルの
電源電圧を供給することができるように配置された内部
降圧回路を備える半導体装置を提供することである。
させることなく各回路部に対し安定に一定電圧レベルの
電源電圧を供給することができるように配置された内部
降圧回路を備える半導体装置を提供することである。
【0024】
【課題を解決するための手段】請求項1に係る半導体装
置は、半導体装置のチップ配置領域の周辺部に配置さ
れ、常時動作して外部電源電圧を降圧して内部電源線上
に内部電源電圧を生成するスタンバイ降圧回路と、この
スタンバイ降圧回路の配置領域と異なる領域に配置さ
れ、アクティブサイクル時に活性化されて外部電源電圧
を降圧して内部電源電圧を内部電源線上に生成する少な
くとも1つのアクティブ降圧回路とを備える。
置は、半導体装置のチップ配置領域の周辺部に配置さ
れ、常時動作して外部電源電圧を降圧して内部電源線上
に内部電源電圧を生成するスタンバイ降圧回路と、この
スタンバイ降圧回路の配置領域と異なる領域に配置さ
れ、アクティブサイクル時に活性化されて外部電源電圧
を降圧して内部電源電圧を内部電源線上に生成する少な
くとも1つのアクティブ降圧回路とを備える。
【0025】請求項2に係る半導体装置は、請求項1の
装置が、さらに、アクティブ降圧回路近傍に配置され、
アクティブサイクル時このアクティブ降圧回路からの内
部電源電圧を一方動作電源電圧として受けて動作し、外
部から与えられる制御信号を受けて内部制御信号を生成
する中央制御回路を備える。
装置が、さらに、アクティブ降圧回路近傍に配置され、
アクティブサイクル時このアクティブ降圧回路からの内
部電源電圧を一方動作電源電圧として受けて動作し、外
部から与えられる制御信号を受けて内部制御信号を生成
する中央制御回路を備える。
【0026】請求項3に係る半導体装置は、請求項1の
装置が、さらに、行列状に配列される複数のメモリセル
を有するメモリアレイと、外部からの制御信号に従って
このメモリアレイのメモリセル列の選択に関連する動作
を制御する列系制御回路を備える。この列系制御回路
は、アクティブ降圧回路近傍に配置され、活性化時この
アクティブ降圧回路からの内部電源電圧を一方動作電源
電圧として動作する。
装置が、さらに、行列状に配列される複数のメモリセル
を有するメモリアレイと、外部からの制御信号に従って
このメモリアレイのメモリセル列の選択に関連する動作
を制御する列系制御回路を備える。この列系制御回路
は、アクティブ降圧回路近傍に配置され、活性化時この
アクティブ降圧回路からの内部電源電圧を一方動作電源
電圧として動作する。
【0027】請求項4に係る半導体装置は、請求項1な
いし3のいずれかの装置が、スタンバイ降圧回路が配置
される周辺部の領域に配置され、基準電圧を生成する基
準電圧発生回路をさらに備える。アクティブ降圧回路お
よびスタンバイ降圧回路の各々は、この基準電圧発生回
路からの基準電圧と内部電源線上の内部電源電圧に対応
する電圧を比較し、その比較結果に従って外部電源電圧
が供給されるノードから内部電源線へ電流を供給する内
部電圧調整回路を備える。
いし3のいずれかの装置が、スタンバイ降圧回路が配置
される周辺部の領域に配置され、基準電圧を生成する基
準電圧発生回路をさらに備える。アクティブ降圧回路お
よびスタンバイ降圧回路の各々は、この基準電圧発生回
路からの基準電圧と内部電源線上の内部電源電圧に対応
する電圧を比較し、その比較結果に従って外部電源電圧
が供給されるノードから内部電源線へ電流を供給する内
部電圧調整回路を備える。
【0028】請求項5に係る半導体装置は、請求項1の
半導体装置配置領域が、第1の方向に沿って延在しかつ
この第1の方向と直交する第2の方向に関して中央部に
配置される第1の中央領域と、この第2の方向に沿って
延在しかつ第1の方向についての中央に配置される第2
の中央領域とにより4つの領域に分割される。スタンバ
イ降圧回路はこの第1の中央領域の周辺部に配置されか
つアクティブ降圧回路は、少なくとも第2の中央領域に
配置される。
半導体装置配置領域が、第1の方向に沿って延在しかつ
この第1の方向と直交する第2の方向に関して中央部に
配置される第1の中央領域と、この第2の方向に沿って
延在しかつ第1の方向についての中央に配置される第2
の中央領域とにより4つの領域に分割される。スタンバ
イ降圧回路はこの第1の中央領域の周辺部に配置されか
つアクティブ降圧回路は、少なくとも第2の中央領域に
配置される。
【0029】請求項6に係る半導体装置は、請求項1な
いし5の装置において、アクティブ降圧回路が複数個設
けられる。
いし5の装置において、アクティブ降圧回路が複数個設
けられる。
【0030】請求項7に係る半導体装置は、請求項5の
少なくとも1つのアクティブ降圧回路が、第1の中央領
域の第2の中央領域に関して周辺部領域と対向する位置
に配置されるアクティブ降圧回路を含む。
少なくとも1つのアクティブ降圧回路が、第1の中央領
域の第2の中央領域に関して周辺部領域と対向する位置
に配置されるアクティブ降圧回路を含む。
【0031】請求項8に係る半導体装置は、請求項1な
いし7のいずれかの装置が、さらに、スタンバイ降圧回
路およびアクティブ降圧と回路各々に対応してかつ各近
傍に配置され、外部電源電圧を受けて対応の降圧回路
へ、この受けた外部電源電圧を供給する電源パッドをさ
らに備える。
いし7のいずれかの装置が、さらに、スタンバイ降圧回
路およびアクティブ降圧と回路各々に対応してかつ各近
傍に配置され、外部電源電圧を受けて対応の降圧回路
へ、この受けた外部電源電圧を供給する電源パッドをさ
らに備える。
【0032】請求項9に係る半導体装置は、半導体チッ
プ上の半導体装置配置領域の周辺部の第1の領域に配置
され、基準電圧を発生する基準電圧発生回路と、この第
1の領域と異なる第2の領域に配置され、各々が対応の
内部電源線上に内部電源電圧を生成する複数の駆動回路
を備える。これら複数の駆動回路の各々が、対応の内部
電源線上の電圧をレベルシフトするそのレベルシフト量
が調整可能な可変レベルシフト回路と、このレベルシフ
ト回路の出力電圧と基準電圧発生回路からの基準電圧と
を比較し、その比較結果に従って外部電源電圧印加ノー
ドから対応の内部電源線へ電流を供給する内部電圧調整
回路とを含む。
プ上の半導体装置配置領域の周辺部の第1の領域に配置
され、基準電圧を発生する基準電圧発生回路と、この第
1の領域と異なる第2の領域に配置され、各々が対応の
内部電源線上に内部電源電圧を生成する複数の駆動回路
を備える。これら複数の駆動回路の各々が、対応の内部
電源線上の電圧をレベルシフトするそのレベルシフト量
が調整可能な可変レベルシフト回路と、このレベルシフ
ト回路の出力電圧と基準電圧発生回路からの基準電圧と
を比較し、その比較結果に従って外部電源電圧印加ノー
ドから対応の内部電源線へ電流を供給する内部電圧調整
回路とを含む。
【0033】請求項9に係る半導体装置は、さらに、こ
の第1の領域に配置され、かつ複数の駆動回路の各々に
共通に結合され、これら複数の駆動回路の各々の可変レ
ベルシフト回路のレベルシフト量を設定するチューニン
グ回路を備える。
の第1の領域に配置され、かつ複数の駆動回路の各々に
共通に結合され、これら複数の駆動回路の各々の可変レ
ベルシフト回路のレベルシフト量を設定するチューニン
グ回路を備える。
【0034】請求項10に係る半導体装置は、請求項9
のレベルシフト回路の各々が、対応の内部電源線上の電
圧を抵抗素子によりレベルダウンして出力する抵抗回路
を含む。チューニング回路は、溶断可能なリンク素子の
プログラムにより各抵抗回路の抵抗素子の抵抗値を調整
するヒューズプログラマブル回路を含む。
のレベルシフト回路の各々が、対応の内部電源線上の電
圧を抵抗素子によりレベルダウンして出力する抵抗回路
を含む。チューニング回路は、溶断可能なリンク素子の
プログラムにより各抵抗回路の抵抗素子の抵抗値を調整
するヒューズプログラマブル回路を含む。
【0035】請求項11に係る半導体装置は、請求項9
または10の半導体チップが、第1の方向に沿って延在
しかつ第2の方向についての中央に位置する第1の中央
領域と、この第2の方向に沿って延在しかつ第1の方向
についての中央に位置する第2の中央領域とにより4つ
の領域に分割される。第1の領域はこの第1の中央領域
の周辺部に配置されかつ駆動回路は少なくとも第2の中
央領域に配置される。
または10の半導体チップが、第1の方向に沿って延在
しかつ第2の方向についての中央に位置する第1の中央
領域と、この第2の方向に沿って延在しかつ第1の方向
についての中央に位置する第2の中央領域とにより4つ
の領域に分割される。第1の領域はこの第1の中央領域
の周辺部に配置されかつ駆動回路は少なくとも第2の中
央領域に配置される。
【0036】請求項12に係る半導体装置は、請求項9
の装置において、外部電源電圧印加パッドが各駆動回路
に対応してかつ対応の駆動回路近傍に配置される。
の装置において、外部電源電圧印加パッドが各駆動回路
に対応してかつ対応の駆動回路近傍に配置される。
【0037】請求項13に係る半導体装置は、請求項9
の複数の駆動回路が、第1の中央領域の第2の中央領域
に関して第1の領域と対向する領域に配置される駆動回
路を含む。
の複数の駆動回路が、第1の中央領域の第2の中央領域
に関して第1の領域と対向する領域に配置される駆動回
路を含む。
【0038】請求項1に係る半導体装置において、スタ
ンバイ時およびアクティブ際時動作する降圧回路を面積
的に余裕のある周辺部に配置することにより、このスタ
ンバイ降圧回路が他の回路のレイアウトに影響を及ぼす
ことはなく、このスタンバイ降圧回路によるチップ面積
の増大を抑制することができる。また、スタンバイ降圧
回路およびアクティブ降圧回路を別々に配置することに
より、アクティブ降圧回路を電流消費の大きい回路近傍
に配置することにより安定に電圧降下を伴うことなく内
部電源電圧を供給できる。すなわち、降圧回路全体とし
ての最適レイアウトを実現することができる。
ンバイ時およびアクティブ際時動作する降圧回路を面積
的に余裕のある周辺部に配置することにより、このスタ
ンバイ降圧回路が他の回路のレイアウトに影響を及ぼす
ことはなく、このスタンバイ降圧回路によるチップ面積
の増大を抑制することができる。また、スタンバイ降圧
回路およびアクティブ降圧回路を別々に配置することに
より、アクティブ降圧回路を電流消費の大きい回路近傍
に配置することにより安定に電圧降下を伴うことなく内
部電源電圧を供給できる。すなわち、降圧回路全体とし
ての最適レイアウトを実現することができる。
【0039】請求項2に係る半導体装置においては、消
費電流の比較的大きな中央制御回路に近接して駆動力の
大きなアクティブ降圧回路を配置しており、十分に高速
に応答して中央制御回路動作時における消費電流を供給
することができる。また、中央制御回路とアクティブ降
圧回路との間の距離が短く、内部電源線の配線抵抗によ
る電圧降下はほとんど生じず、安定に一定電圧レベルの
内部電源電圧を中央制御回路へ供給することができる。
費電流の比較的大きな中央制御回路に近接して駆動力の
大きなアクティブ降圧回路を配置しており、十分に高速
に応答して中央制御回路動作時における消費電流を供給
することができる。また、中央制御回路とアクティブ降
圧回路との間の距離が短く、内部電源線の配線抵抗によ
る電圧降下はほとんど生じず、安定に一定電圧レベルの
内部電源電圧を中央制御回路へ供給することができる。
【0040】請求項3に係る半導体装置においては、消
費電流の比較的大きな列系制御回路近傍に駆動力の大き
なアクティブ降圧回路を配置しており、この列系制御回
路動作時、高速に応答して、電流を供給することがで
き、また、の列系制御回路とアクティブ内部電源線の抵
抗により電圧降下はほとんど生じず、安定に一定の電圧
レベルの内部電源電圧を列系制御回路へ供給することが
できる。
費電流の比較的大きな列系制御回路近傍に駆動力の大き
なアクティブ降圧回路を配置しており、この列系制御回
路動作時、高速に応答して、電流を供給することがで
き、また、の列系制御回路とアクティブ内部電源線の抵
抗により電圧降下はほとんど生じず、安定に一定の電圧
レベルの内部電源電圧を列系制御回路へ供給することが
できる。
【0041】請求項4に係る半導体装置においては、基
準電圧発生回路が周辺部領域に配置されており、この基
準電圧発生回路からの基準電圧がアクティブ降圧回路お
よびスタンバイ降圧回路へ供給されており、したがっ
て、比較的大きな面積を必要とする基準電圧発生回路を
面積的に余裕のある周辺部領域に配置することにより、
この基準電圧発生回路による面積増加を抑制することが
できる。
準電圧発生回路が周辺部領域に配置されており、この基
準電圧発生回路からの基準電圧がアクティブ降圧回路お
よびスタンバイ降圧回路へ供給されており、したがっ
て、比較的大きな面積を必要とする基準電圧発生回路を
面積的に余裕のある周辺部領域に配置することにより、
この基準電圧発生回路による面積増加を抑制することが
できる。
【0042】請求項5に係る半導体装置において、スタ
ンバイ降圧回路を第1の中央領域周辺部に配置しかつア
クティブ降圧回路を第2の中央領域に配置しており、第
2の中央領域両側の回路に対しこれらの回路動作時高速
に応答して電流をアクティブ降圧回路から各回路へ供給
することができる。また、アクティブ降圧回路と第2の
中央領域に面して配置される回路との距離は短く、内部
電源線の配線抵抗による電圧降下はほとんど生じず、安
定に一定の電圧レベルの内部電源電圧を各回路に供給す
ることができる。
ンバイ降圧回路を第1の中央領域周辺部に配置しかつア
クティブ降圧回路を第2の中央領域に配置しており、第
2の中央領域両側の回路に対しこれらの回路動作時高速
に応答して電流をアクティブ降圧回路から各回路へ供給
することができる。また、アクティブ降圧回路と第2の
中央領域に面して配置される回路との距離は短く、内部
電源線の配線抵抗による電圧降下はほとんど生じず、安
定に一定の電圧レベルの内部電源電圧を各回路に供給す
ることができる。
【0043】請求項6に係る半導体装置においては、ア
クティブ降圧回路が複数個設けられており、消費電流の
大きな回路に対応してアクティブ降圧回路を配置するこ
とにより、これらの消費電流の大きな回路へ安定にかつ
高速に応答して電流を供給することができる。
クティブ降圧回路が複数個設けられており、消費電流の
大きな回路に対応してアクティブ降圧回路を配置するこ
とにより、これらの消費電流の大きな回路へ安定にかつ
高速に応答して電流を供給することができる。
【0044】請求項7に係る半導体装置においては、周
辺部領域と対向する第1の中央領域内の部分にアクティ
ブ降圧回路を配置しており、この部分の近傍の回路に対
しても安定に一定電圧レベルの内部電源電圧を供給する
ことができる。
辺部領域と対向する第1の中央領域内の部分にアクティ
ブ降圧回路を配置しており、この部分の近傍の回路に対
しても安定に一定電圧レベルの内部電源電圧を供給する
ことができる。
【0045】請求項8に係る半導体装置においては、各
降圧回路近傍に外部電源電圧を受ける電源パッドを配置
しており、各降圧回路に対する外部電源線のインピーダ
ンスを低減することができ、安定に外部電源電圧を各降
圧回路へ供給することができる。また、1つの降圧回路
動作時の外部電源電圧に対するノイズが他の降圧回路の
外部電源電圧へ影響を及ぼすのが防止できる。さらに、
電流パッドと電流を消費する回路との距離が短く、電流
パッドと回路との間の電源電圧降下量は極めて小さく、
安定に所望のレベルの電源電圧を電流消費回路へ供給す
ることができる。
降圧回路近傍に外部電源電圧を受ける電源パッドを配置
しており、各降圧回路に対する外部電源線のインピーダ
ンスを低減することができ、安定に外部電源電圧を各降
圧回路へ供給することができる。また、1つの降圧回路
動作時の外部電源電圧に対するノイズが他の降圧回路の
外部電源電圧へ影響を及ぼすのが防止できる。さらに、
電流パッドと電流を消費する回路との距離が短く、電流
パッドと回路との間の電源電圧降下量は極めて小さく、
安定に所望のレベルの電源電圧を電流消費回路へ供給す
ることができる。
【0046】請求項9に係る半導体装置においては、複
数の駆動回路に共通に基準電圧発生回路およびチューニ
ング回路が設けられる。これらの比較的占有面積の大き
な基準電圧発生回路およびチューニング回路を面積的に
余裕のある周辺部に配置することにより、これらのチュ
ーニング回路および基準電圧発生回路の配置によるチッ
プ面積の増加は抑制できる。また、降圧回路としては、
駆動回路のみを必要な領域に配置することにより、降圧
回路全体としての占有面積を低減することができる。
数の駆動回路に共通に基準電圧発生回路およびチューニ
ング回路が設けられる。これらの比較的占有面積の大き
な基準電圧発生回路およびチューニング回路を面積的に
余裕のある周辺部に配置することにより、これらのチュ
ーニング回路および基準電圧発生回路の配置によるチッ
プ面積の増加は抑制できる。また、降圧回路としては、
駆動回路のみを必要な領域に配置することにより、降圧
回路全体としての占有面積を低減することができる。
【0047】請求項10に係る半導体装置においては、
レベルシフト回路が、抵抗素子によるレベルダウン回路
であり、チューニング回路は、リンク素子のプログラム
により、抵抗値設定信号を発生しており、比較的面積的
に余裕のある周辺部においてヒューズプログラマブル回
路を配置することにより、余裕をもってヒューズ素子を
配置することができ、正確な、ヒューズ素子のプログラ
ムが可能となる。また、周辺部にヒューズプログラマブ
ル回路を配置しており、このヒューズプログラマブルの
プログラム時における溶断ヒューズが他回路へ飛散し
て、他回路へ悪影響を及ぼすのを防止することができ
る。
レベルシフト回路が、抵抗素子によるレベルダウン回路
であり、チューニング回路は、リンク素子のプログラム
により、抵抗値設定信号を発生しており、比較的面積的
に余裕のある周辺部においてヒューズプログラマブル回
路を配置することにより、余裕をもってヒューズ素子を
配置することができ、正確な、ヒューズ素子のプログラ
ムが可能となる。また、周辺部にヒューズプログラマブ
ル回路を配置しており、このヒューズプログラマブルの
プログラム時における溶断ヒューズが他回路へ飛散し
て、他回路へ悪影響を及ぼすのを防止することができ
る。
【0048】請求項11に係る半導体装置においては、
第1の中央領域の周辺部に基準電圧発生回路およびチュ
ーニング回路を配置し、第2の領域に駆動回路を配置し
ており、中央領域にこれらの回路を配置することによ
り、基準電圧発生回路およびチューニング回路からの電
圧信号を、直線的な配線により、各駆動回路へ伝達する
ことができる。また、駆動回路は、第2の中央領域に配
置されており、この駆動回路両側の配置される回路に対
しその距離が短いため、配線抵抗の影響を受けることな
く、高速に応答して電圧降下を伴うことなく安定に一定
の電圧レベルの内部電源電圧を供給することができる。
第1の中央領域の周辺部に基準電圧発生回路およびチュ
ーニング回路を配置し、第2の領域に駆動回路を配置し
ており、中央領域にこれらの回路を配置することによ
り、基準電圧発生回路およびチューニング回路からの電
圧信号を、直線的な配線により、各駆動回路へ伝達する
ことができる。また、駆動回路は、第2の中央領域に配
置されており、この駆動回路両側の配置される回路に対
しその距離が短いため、配線抵抗の影響を受けることな
く、高速に応答して電圧降下を伴うことなく安定に一定
の電圧レベルの内部電源電圧を供給することができる。
【0049】請求項12に係る半導体装置においては、
各駆動回路近傍に外部からの電源電圧を受ける電源パッ
ドが配置されており、各駆動回路の外部電源線のインピ
ーダンスを低減することができ、電源線のノイズを低減
することができる。また、パッドを別々に設けることに
より、1つの駆動回路動作時において外部電源電圧にノ
イズが発生しても、他の駆動回路の外部電源ノードに対
するノイズの伝搬は防止される。また、電源パッドから
電流を消費する回路までの距離は短く、その間の電圧降
下量は極めて小さく、安定に所望のレベルの内部電源電
圧を電流消費回路へ供給できる。
各駆動回路近傍に外部からの電源電圧を受ける電源パッ
ドが配置されており、各駆動回路の外部電源線のインピ
ーダンスを低減することができ、電源線のノイズを低減
することができる。また、パッドを別々に設けることに
より、1つの駆動回路動作時において外部電源電圧にノ
イズが発生しても、他の駆動回路の外部電源ノードに対
するノイズの伝搬は防止される。また、電源パッドから
電流を消費する回路までの距離は短く、その間の電圧降
下量は極めて小さく、安定に所望のレベルの内部電源電
圧を電流消費回路へ供給できる。
【0050】請求項13に係る半導体装置において、複
数の駆動回路が、第1の中央領域の、基準電圧発生回路
およびチューニング回路が配置されている領域と対向す
る領域に配置される駆動回路を含んでおり、この領域近
傍に配置された回路に対しても、安定に内部電源電圧を
供給することができる。
数の駆動回路が、第1の中央領域の、基準電圧発生回路
およびチューニング回路が配置されている領域と対向す
る領域に配置される駆動回路を含んでおり、この領域近
傍に配置された回路に対しても、安定に内部電源電圧を
供給することができる。
【0051】
[実施の形態1]図1は、この発明の実施の形態1に従
う半導体装置の平面レイアウトを概略的に示す図であ
る。図1において、この半導体装置は、半導体記憶装置
であり、半導体チップ1上に形成される。このチップ1
は、第2の方向についての中央部に配置され、かつ第1
の方向に沿って延在する第1の中央領域2と、第1の方
向についての中央部に配置されかつ第2の方向に沿って
延在する第2の中央領域3を含む。これらの第1の中央
領域2および第2の中央領域3より、この半導体チップ
1は、4つの領域に分割される。これらの4つの領域そ
れぞれに、各々が行列状に配置される複数のメモリセル
を有するメモリセルアレイ4a、4b、4cおよび4d
が配置される。これらのメモリセルアレイ4a〜4d各
々に対し、第2の中央領域3に面して、コラム系制御回
路5a、5b、5c、および5dが配置される。これら
のコラム系制御回路5a〜5dの各々は、対応のメモリ
セルアレイ4a〜4dにおける列選択に関連する動作
(内部データの書込/読出を含む)を制御する。
う半導体装置の平面レイアウトを概略的に示す図であ
る。図1において、この半導体装置は、半導体記憶装置
であり、半導体チップ1上に形成される。このチップ1
は、第2の方向についての中央部に配置され、かつ第1
の方向に沿って延在する第1の中央領域2と、第1の方
向についての中央部に配置されかつ第2の方向に沿って
延在する第2の中央領域3を含む。これらの第1の中央
領域2および第2の中央領域3より、この半導体チップ
1は、4つの領域に分割される。これらの4つの領域そ
れぞれに、各々が行列状に配置される複数のメモリセル
を有するメモリセルアレイ4a、4b、4cおよび4d
が配置される。これらのメモリセルアレイ4a〜4d各
々に対し、第2の中央領域3に面して、コラム系制御回
路5a、5b、5c、および5dが配置される。これら
のコラム系制御回路5a〜5dの各々は、対応のメモリ
セルアレイ4a〜4dにおける列選択に関連する動作
(内部データの書込/読出を含む)を制御する。
【0052】第1の中央領域2と第2の中央領域3両者
の中央部に、外部から与えられる制御信号およびアドレ
ス信号に従って装置外部とのデータの入出力の制御、メ
モリセルアレイ4a〜4dにおける行および列の選択を
行なうための制御信号を発生する中央制御回路が配置さ
れる中央制御回路領域6が配置される。この中央制御回
路領域6の中央制御回路は、メモリセルアレイ4a〜4
dそれぞれに対応して設けられる図示しないロウ系制御
回路の制御およびコラム系制御回路5a〜5dの制御を
行なう。この中央制御回路領域6には全アレイを制御す
るため、全アレイに対する回路が集中的に配置される。
この領域にはしたがって、配線も多く配設される。この
中央部分の必要幅によりチップサイズが決定される(ア
レイ面積は一定)。以下に示す様に、降圧回路を分散配
置することにより、中央部分の面積増大を抑制し、チッ
プサイズを低減する。
の中央部に、外部から与えられる制御信号およびアドレ
ス信号に従って装置外部とのデータの入出力の制御、メ
モリセルアレイ4a〜4dにおける行および列の選択を
行なうための制御信号を発生する中央制御回路が配置さ
れる中央制御回路領域6が配置される。この中央制御回
路領域6の中央制御回路は、メモリセルアレイ4a〜4
dそれぞれに対応して設けられる図示しないロウ系制御
回路の制御およびコラム系制御回路5a〜5dの制御を
行なう。この中央制御回路領域6には全アレイを制御す
るため、全アレイに対する回路が集中的に配置される。
この領域にはしたがって、配線も多く配設される。この
中央部分の必要幅によりチップサイズが決定される(ア
レイ面積は一定)。以下に示す様に、降圧回路を分散配
置することにより、中央部分の面積増大を抑制し、チッ
プサイズを低減する。
【0053】この第1の中央領域2において、中央制御
回路領域6に隣接してメモリセルアレイ4aおよび4b
の間の領域に、入力バッファ回路領域7が設けられる。
この入力バッファ回路領域7において、外部からの制御
信号を受ける制御信号入力バッファおよび外部からのア
ドレス信号を受けるアドレス信号入力バッファなどが配
置される。また、中央制御回路領域6に隣接して、メモ
リセルアレイ4cおよび4dの間の第1の中央領域2の
部分に、メモリセルアレイ4a〜4dから読出されたデ
ータを装置外部へ出力するとともに、データ書込時外部
から与えられる書込データから内部書込データを生成す
る書込回路を含むデータ入出力回路が配置されるデータ
入出力回路領域8が配置される。
回路領域6に隣接してメモリセルアレイ4aおよび4b
の間の領域に、入力バッファ回路領域7が設けられる。
この入力バッファ回路領域7において、外部からの制御
信号を受ける制御信号入力バッファおよび外部からのア
ドレス信号を受けるアドレス信号入力バッファなどが配
置される。また、中央制御回路領域6に隣接して、メモ
リセルアレイ4cおよび4dの間の第1の中央領域2の
部分に、メモリセルアレイ4a〜4dから読出されたデ
ータを装置外部へ出力するとともに、データ書込時外部
から与えられる書込データから内部書込データを生成す
る書込回路を含むデータ入出力回路が配置されるデータ
入出力回路領域8が配置される。
【0054】この第1の中央領域2においては、入力バ
ッファ回路領域7、中央回路領域6およびデータ入出力
回路領域8がこの第1の中央領域2の中央部分に集中的
に配置される。中央制御回路6と入力バッファ回路領域
7内の入力バッファ回路との距離および中央制御回路領
域6とデータ入出力回路領域8の距離を短くするととも
に、この中央制御回路領域6から各メモリセルアレイ4
a〜4dへの距離をできるだけ短くする。したがって、
この第1の中央領域2においては、入力バッファ回路領
域7およびデータ入出力回路領域8の周辺部(第1の中
央領域2において入力バッファ回路領域7およびデータ
入出力回路領域8よりもチップ端部に近い領域)におい
ては、アクセス動作に必要な回路はそれほど配置されて
おらず、面積的に余裕がある。ここで、以下の説明にお
いては、「周辺部」という用語を、半導体記憶装置のア
クセスに必要とされる回路が配置されている領域よりも
チップ端部に近い領域を示しかつメモリセルアレイが形
成された領域以外の領域であり、チップ外周部およびパ
ッド間領域を含む領域を示すものとして用いる。
ッファ回路領域7、中央回路領域6およびデータ入出力
回路領域8がこの第1の中央領域2の中央部分に集中的
に配置される。中央制御回路6と入力バッファ回路領域
7内の入力バッファ回路との距離および中央制御回路領
域6とデータ入出力回路領域8の距離を短くするととも
に、この中央制御回路領域6から各メモリセルアレイ4
a〜4dへの距離をできるだけ短くする。したがって、
この第1の中央領域2においては、入力バッファ回路領
域7およびデータ入出力回路領域8の周辺部(第1の中
央領域2において入力バッファ回路領域7およびデータ
入出力回路領域8よりもチップ端部に近い領域)におい
ては、アクセス動作に必要な回路はそれほど配置されて
おらず、面積的に余裕がある。ここで、以下の説明にお
いては、「周辺部」という用語を、半導体記憶装置のア
クセスに必要とされる回路が配置されている領域よりも
チップ端部に近い領域を示しかつメモリセルアレイが形
成された領域以外の領域であり、チップ外周部およびパ
ッド間領域を含む領域を示すものとして用いる。
【0055】この第1の中央領域2の入力バッファ回路
領域7の周辺部に、基準電圧Vrefを発生する基準電
圧発生回路(VREF)と、スタンバイサイクル時およ
びアクティブサイクル時に動作して、内部電源電圧を生
成するスタンバイ降圧回路(VDC)が配置されるVR
EF・スタンバイVDC配置領域10が設けられる。こ
の第1の中央領域2において、また、データ入出力回路
領域8の周辺部に、アクティブサイクル時に活性化され
て、内部電源電圧を生成するアクティブ降圧回路(VD
C)配置領域11が設けられる。
領域7の周辺部に、基準電圧Vrefを発生する基準電
圧発生回路(VREF)と、スタンバイサイクル時およ
びアクティブサイクル時に動作して、内部電源電圧を生
成するスタンバイ降圧回路(VDC)が配置されるVR
EF・スタンバイVDC配置領域10が設けられる。こ
の第1の中央領域2において、また、データ入出力回路
領域8の周辺部に、アクティブサイクル時に活性化され
て、内部電源電圧を生成するアクティブ降圧回路(VD
C)配置領域11が設けられる。
【0056】また、第2の中央領域3においては、コラ
ム系制御回路5aおよび5cの間の領域に、アクティブ
サイクル時に活性化され、内部電源電圧を生成するアク
ティブ降圧回路配置領域12aが設けられ、コラム系制
御回路5bおよびコラム系制御回路5dの間の領域に、
アクティブサイクル時活性化されて内部電源電圧を生成
するアクティブ降圧回路配置領域12bが設けられる。
ム系制御回路5aおよび5cの間の領域に、アクティブ
サイクル時に活性化され、内部電源電圧を生成するアク
ティブ降圧回路配置領域12aが設けられ、コラム系制
御回路5bおよびコラム系制御回路5dの間の領域に、
アクティブサイクル時活性化されて内部電源電圧を生成
するアクティブ降圧回路配置領域12bが設けられる。
【0057】VREF・スタンバイVDC配置領域10
の含まれる基準電圧発生回路からの基準電圧Vref
は、アクティブ降圧回路配置領域11、12aおよび1
2bに含まれるアクティブ降圧回路へ伝達される。この
領域10に含まれるスタンバイ降圧回路は、スタンバイ
サイクル時、内部電源電圧を、これらのアクティブ降圧
回路配置領域11、12aおよび12bに含まれるアク
ティブ降圧回路に代えて各内部電源線へ伝達する。スタ
ンバイサイクル時において、この半導体記憶装置は、プ
リチャージ状態であり各信号線は所定の電圧レベルにプ
リチャージされている(ダイナミック・ランダム・アク
セス・メモリを想定している)。スタンバイサイクル時
において、この半導体記憶装置における消費電流はリー
ク電流だけであり、極めて小さく、このスタンバイ降圧
回路の電流駆動力は比較的小さくされる。また、リーク
電流による内部電源電圧の変位は極めて穏やかであり、
スタンバイ降圧回路が周辺部に配置されていても、高速
応答は要求されないため、内部電源電圧を一定レベルに
保持することができる。
の含まれる基準電圧発生回路からの基準電圧Vref
は、アクティブ降圧回路配置領域11、12aおよび1
2bに含まれるアクティブ降圧回路へ伝達される。この
領域10に含まれるスタンバイ降圧回路は、スタンバイ
サイクル時、内部電源電圧を、これらのアクティブ降圧
回路配置領域11、12aおよび12bに含まれるアク
ティブ降圧回路に代えて各内部電源線へ伝達する。スタ
ンバイサイクル時において、この半導体記憶装置は、プ
リチャージ状態であり各信号線は所定の電圧レベルにプ
リチャージされている(ダイナミック・ランダム・アク
セス・メモリを想定している)。スタンバイサイクル時
において、この半導体記憶装置における消費電流はリー
ク電流だけであり、極めて小さく、このスタンバイ降圧
回路の電流駆動力は比較的小さくされる。また、リーク
電流による内部電源電圧の変位は極めて穏やかであり、
スタンバイ降圧回路が周辺部に配置されていても、高速
応答は要求されないため、内部電源電圧を一定レベルに
保持することができる。
【0058】一方、領域12aおよび12bに含まれる
アクティブ降圧回路は、コラム系制御回路5a、5c、
5bおよび5dの動作時に内部電源電圧をこれらのコラ
ム系制御回路5a〜5dおよびコラム系回路へ供給す
る。したがってこれらにおいて、動作時比較的大きな電
流が消費されるため、アクティブ降圧回路の電流駆動力
はスタンバイ降圧回路のそれよりも十分大きくされる。
領域11に含まれるアクティブ降圧回路は、データ入出
力回路領域8に含まれるインタフェース回路部分を除く
回路領域へ内部電源電圧を供給する。したがって、この
回路においても、高速で内部書込データの生成および読
出データを生成して出力バッファ最終段を駆動するため
に電流消費量は比較的大きくされており、この領域11
に含まれるアクティブ降圧回路の電流駆動力も比較的大
きくされている。
アクティブ降圧回路は、コラム系制御回路5a、5c、
5bおよび5dの動作時に内部電源電圧をこれらのコラ
ム系制御回路5a〜5dおよびコラム系回路へ供給す
る。したがってこれらにおいて、動作時比較的大きな電
流が消費されるため、アクティブ降圧回路の電流駆動力
はスタンバイ降圧回路のそれよりも十分大きくされる。
領域11に含まれるアクティブ降圧回路は、データ入出
力回路領域8に含まれるインタフェース回路部分を除く
回路領域へ内部電源電圧を供給する。したがって、この
回路においても、高速で内部書込データの生成および読
出データを生成して出力バッファ最終段を駆動するため
に電流消費量は比較的大きくされており、この領域11
に含まれるアクティブ降圧回路の電流駆動力も比較的大
きくされている。
【0059】VRF・スタンバイVDC配置領域10の
半導体チップ1端部側に、外部からの電源電圧を受ける
電源パッド13が配置される。アクティブ降圧回路領域
12aと中央制御回路領域6の間に、外部からの電源電
圧を受ける電源パッド14aが配置され、またアクティ
ブ降圧回路領域12bと中央制御回路領域6の間に、外
部からの電源電圧を受ける電源パッド14bが配置され
る。アクティブ降圧回路領域11と半導体チップ1の端
部の間に、外部からの電源電圧を受ける電源パッド15
が配置される。VREF・スタンバイVDC領域10の
基準電圧発生回路およびスタンバイ降圧回路は、この電
源パッド13からの電源電圧を利用する。アクティブ降
圧回路領域12aに含まれるアクティブ降圧回路は、電
源パッド14aからの電源電圧を利用する。アクティブ
降圧回路領域12bに含まれるアクティブ降圧回路は、
この電源パッド14bからの電源電圧を利用する。アク
ティブ降圧回路領域11に含まれるアクティブ降圧回路
は、電源パッド15からの電圧を利用する。降圧回路に
近接して、電源パッドを配置することにより、電源パッ
ドから内部電源線への距離が短くなり、応じて、電源パ
ッドから電流消費回路までの距離が短くなり、電源線の
抵抗成分を小さくすることができ、電圧降下を抑制する
ことができる。
半導体チップ1端部側に、外部からの電源電圧を受ける
電源パッド13が配置される。アクティブ降圧回路領域
12aと中央制御回路領域6の間に、外部からの電源電
圧を受ける電源パッド14aが配置され、またアクティ
ブ降圧回路領域12bと中央制御回路領域6の間に、外
部からの電源電圧を受ける電源パッド14bが配置され
る。アクティブ降圧回路領域11と半導体チップ1の端
部の間に、外部からの電源電圧を受ける電源パッド15
が配置される。VREF・スタンバイVDC領域10の
基準電圧発生回路およびスタンバイ降圧回路は、この電
源パッド13からの電源電圧を利用する。アクティブ降
圧回路領域12aに含まれるアクティブ降圧回路は、電
源パッド14aからの電源電圧を利用する。アクティブ
降圧回路領域12bに含まれるアクティブ降圧回路は、
この電源パッド14bからの電源電圧を利用する。アク
ティブ降圧回路領域11に含まれるアクティブ降圧回路
は、電源パッド15からの電圧を利用する。降圧回路に
近接して、電源パッドを配置することにより、電源パッ
ドから内部電源線への距離が短くなり、応じて、電源パ
ッドから電流消費回路までの距離が短くなり、電源線の
抵抗成分を小さくすることができ、電圧降下を抑制する
ことができる。
【0060】図2は、図1に示すVREF・スタンバイ
降圧回路(VDC)領域10に含まれる基準電圧発生回
路およびスタンバイ降圧回路の構成を概略的に示す図で
ある。
降圧回路(VDC)領域10に含まれる基準電圧発生回
路およびスタンバイ降圧回路の構成を概略的に示す図で
ある。
【0061】図2において、基準電圧発生回路10a
は、電源パッド13に接続される電源ノード13a上の
外部電源電圧VCEと接地電圧とから一定の電圧レベル
の基準電圧Vrefを発生する。
は、電源パッド13に接続される電源ノード13a上の
外部電源電圧VCEと接地電圧とから一定の電圧レベル
の基準電圧Vrefを発生する。
【0062】スタンバイ降圧回路10bは、この基準電
圧発生回路10aからの基準電圧Vrefと内部電源線
20上の内部電源電圧VCIとを比較する比較器10b
aと、この比較器10baの出力信号に従って電源ノー
ド13bから内部電源線20へ電流を供給するpチャネ
ルMOSトランジスタで構成される電流ドライブトラン
ジスタ10bbを含む。電源ノード13bは、電源パッ
ド13に接続される。
圧発生回路10aからの基準電圧Vrefと内部電源線
20上の内部電源電圧VCIとを比較する比較器10b
aと、この比較器10baの出力信号に従って電源ノー
ド13bから内部電源線20へ電流を供給するpチャネ
ルMOSトランジスタで構成される電流ドライブトラン
ジスタ10bbを含む。電源ノード13bは、電源パッ
ド13に接続される。
【0063】この比較器10baは、実質的に差動増幅
回路の構成を備えており、常時動作して、基準電圧Vr
efと内部電源電圧VCIとを比較する。このスタンバ
イ降圧回路10bは、スタンバイサイクル時における各
回路でのリーク電流による内部電源電圧VCIの低下を
補償するだけである。ダイナミック・ランダム・アクセ
ス・メモリにおいては、スタンバイサイクル時における
電流(スタンバイ電流)は、アクティブ動作時における
電流よりも極めて小さい。したがってこの電流ドライブ
トランジスタ10bbの電流駆動力は十分小さくされ、
またスタンバイサイクル時における内部電源電圧VCI
の急激な変化は生じないため比較器10baの応答速度
も比較的低くされる。すなわち、この比較器10baに
含まれるMOSトランジスタの電流駆動力も小さくされ
る。これにより、スタンバイサイクル時においてスタン
バイ降圧回路が動作したときの消費電流の増加を抑制す
る。
回路の構成を備えており、常時動作して、基準電圧Vr
efと内部電源電圧VCIとを比較する。このスタンバ
イ降圧回路10bは、スタンバイサイクル時における各
回路でのリーク電流による内部電源電圧VCIの低下を
補償するだけである。ダイナミック・ランダム・アクセ
ス・メモリにおいては、スタンバイサイクル時における
電流(スタンバイ電流)は、アクティブ動作時における
電流よりも極めて小さい。したがってこの電流ドライブ
トランジスタ10bbの電流駆動力は十分小さくされ、
またスタンバイサイクル時における内部電源電圧VCI
の急激な変化は生じないため比較器10baの応答速度
も比較的低くされる。すなわち、この比較器10baに
含まれるMOSトランジスタの電流駆動力も小さくされ
る。これにより、スタンバイサイクル時においてスタン
バイ降圧回路が動作したときの消費電流の増加を抑制す
る。
【0064】図3は、図1に示すアクティブ降圧回路領
域11、12aおよび12bに含まれるアクティブ降圧
回路の構成を概略的に示す図である。図3において、ア
クティブ降圧回路は、活性化時、基準電圧Vrefと内
部電源線20a上の内部電源電圧VCIを比較し、該比
較結果を示す信号を出力する比較器25aと、アクティ
ブサイクル指示信号φAに応答して活性化され、この比
較器25aに電流経路を形成して比較器25aを活性化
する電流源トランジスタ25bと、比較器25aの出力
信号に従って電源ノード26から内部電源線20aへ電
流を供給するpチャネルMOSトランジスタで構成され
る電流ドライブトランジスタ25cを含む。
域11、12aおよび12bに含まれるアクティブ降圧
回路の構成を概略的に示す図である。図3において、ア
クティブ降圧回路は、活性化時、基準電圧Vrefと内
部電源線20a上の内部電源電圧VCIを比較し、該比
較結果を示す信号を出力する比較器25aと、アクティ
ブサイクル指示信号φAに応答して活性化され、この比
較器25aに電流経路を形成して比較器25aを活性化
する電流源トランジスタ25bと、比較器25aの出力
信号に従って電源ノード26から内部電源線20aへ電
流を供給するpチャネルMOSトランジスタで構成され
る電流ドライブトランジスタ25cを含む。
【0065】この図3に示すアクティブ降圧回路の構成
において、アクティブサイクル指示信号φAの非活性化
時(Lレベル)、電流源トランジスタ25bは非導通状
態であり、比較器25aは非活性状態とされ、その出力
信号はHレベルとなり、電流ドライブトランジスタ25
cは非導通状態を維持する。したがってこの状態におい
ては、電源ノード26から内部電源線20aへの電流供
給は行なわれない。動作時に内部電源線20aに流れる
動作電流は、スタンバイ時に流れる電流よりも極めて大
きいため、この電流ドライブトランジスタ25cの電流
駆動力は十分大きくされる。また、この内部電源線20
aにおける動作電流により、内部電源電圧VCIが急激
に低下するのを防止するため、比較器25aの応答速度
が速くされており、したがって比較器25aの構成要素
であるMOSトランジスタのサイズ(ゲート幅またはゲ
ート幅とゲート長の比)を大きくされている。したがっ
てスタンバイサイクル時において、この比較器25aを
常時動作させた場合、比較器25aにおける電流消費が
大きく、スタンバイ電流を増加させる。したがって、こ
のような比較的大きな電流駆動力を有する比較器25a
において、スタンバイサイクル時、その電源ノードから
接地へ流れる電流経路を遮断することにより比較器にお
ける消費電流を低減する。活性化信号φAは、この内部
電源線20a上の電流を消費する回路の動作により規定
される。
において、アクティブサイクル指示信号φAの非活性化
時(Lレベル)、電流源トランジスタ25bは非導通状
態であり、比較器25aは非活性状態とされ、その出力
信号はHレベルとなり、電流ドライブトランジスタ25
cは非導通状態を維持する。したがってこの状態におい
ては、電源ノード26から内部電源線20aへの電流供
給は行なわれない。動作時に内部電源線20aに流れる
動作電流は、スタンバイ時に流れる電流よりも極めて大
きいため、この電流ドライブトランジスタ25cの電流
駆動力は十分大きくされる。また、この内部電源線20
aにおける動作電流により、内部電源電圧VCIが急激
に低下するのを防止するため、比較器25aの応答速度
が速くされており、したがって比較器25aの構成要素
であるMOSトランジスタのサイズ(ゲート幅またはゲ
ート幅とゲート長の比)を大きくされている。したがっ
てスタンバイサイクル時において、この比較器25aを
常時動作させた場合、比較器25aにおける電流消費が
大きく、スタンバイ電流を増加させる。したがって、こ
のような比較的大きな電流駆動力を有する比較器25a
において、スタンバイサイクル時、その電源ノードから
接地へ流れる電流経路を遮断することにより比較器にお
ける消費電流を低減する。活性化信号φAは、この内部
電源線20a上の電流を消費する回路の動作により規定
される。
【0066】図4は、コラム系回路の構成の一例を示す
図である。図4において、1つのメモリアレイ(参照番
号4で代表的に示す)に対するコラム系回路を代表的に
示す。
図である。図4において、1つのメモリアレイ(参照番
号4で代表的に示す)に対するコラム系回路を代表的に
示す。
【0067】図4において、コラム系回路は、対応のコ
ラム系制御回路5(5a〜5d)からのコラムデコード
イネーブル信号CDEに応答して活性化され、図示しな
いコラムアドレス信号をデコードし、アドレス指定され
た列を選択するための列選択信号CSLを発生する(活
性化する)コラムデコーダ30aと、コラム系制御回路
5からのプリアンプイネーブル信号PAEの活性化に応
答して活性化され、内部IOバスIOP上のデータを増
幅するプリアンプ30bと、コラム系制御回路5からの
ライトドライバイネーブル信号WDEの活性化に応答し
て活性化され、データ入出力回路8aから与えられたデ
ータに従って内部IOバスIOPを駆動するライトドラ
イバ30cを含む。プリアンプ30bおよびライトドラ
イバ30cはデータ入出力回路8aに電気的に結合され
る。メモリアレイ4においては、メモリセルが行列状に
配置されており、メモリセル各列に対応してビット線対
BLPが配置される。1つのビット線対BLPに1列の
メモリセルが接続される。コラムデコーダ30aからの
列選択信号CSLは、各ビット線対BLPに設けられた
列選択ゲートCGへ与えられる。列選択ゲートCGは対
応の列選択信号CSLが活性状態のとき導通し、対応の
ビット線対BLPを内部IOバスIOPへ接続する。デ
ータ入出力回路8aのデータ入出力タイミングは、中央
制御回路6aからの制御信号により決定される。
ラム系制御回路5(5a〜5d)からのコラムデコード
イネーブル信号CDEに応答して活性化され、図示しな
いコラムアドレス信号をデコードし、アドレス指定され
た列を選択するための列選択信号CSLを発生する(活
性化する)コラムデコーダ30aと、コラム系制御回路
5からのプリアンプイネーブル信号PAEの活性化に応
答して活性化され、内部IOバスIOP上のデータを増
幅するプリアンプ30bと、コラム系制御回路5からの
ライトドライバイネーブル信号WDEの活性化に応答し
て活性化され、データ入出力回路8aから与えられたデ
ータに従って内部IOバスIOPを駆動するライトドラ
イバ30cを含む。プリアンプ30bおよびライトドラ
イバ30cはデータ入出力回路8aに電気的に結合され
る。メモリアレイ4においては、メモリセルが行列状に
配置されており、メモリセル各列に対応してビット線対
BLPが配置される。1つのビット線対BLPに1列の
メモリセルが接続される。コラムデコーダ30aからの
列選択信号CSLは、各ビット線対BLPに設けられた
列選択ゲートCGへ与えられる。列選択ゲートCGは対
応の列選択信号CSLが活性状態のとき導通し、対応の
ビット線対BLPを内部IOバスIOPへ接続する。デ
ータ入出力回路8aのデータ入出力タイミングは、中央
制御回路6aからの制御信号により決定される。
【0068】これらのコラム系回路は、DRAMの場
合、コラムアドレスストローブ信号/CASの活性化に
従って活性化/非活性化される。ただし、ライトドライ
バイネーブル信号WDEは、コラムアドレスストローブ
信号/CASとライトイネーブル信号/WEがともに活
性状態のときに活性化される。
合、コラムアドレスストローブ信号/CASの活性化に
従って活性化/非活性化される。ただし、ライトドライ
バイネーブル信号WDEは、コラムアドレスストローブ
信号/CASとライトイネーブル信号/WEがともに活
性状態のときに活性化される。
【0069】したがって、図3に示すアクティブ降圧回
路が、コラム系制御回路5に対して内部電源電圧VCI
を供給する場合には、このアクティブサイクル指示信号
φAとして、コラムアドレスストローブ信号/CASの
反転信号を利用することができる(コラムアドレススト
ローブ信号/CASは活性化時Lレベル)。
路が、コラム系制御回路5に対して内部電源電圧VCI
を供給する場合には、このアクティブサイクル指示信号
φAとして、コラムアドレスストローブ信号/CASの
反転信号を利用することができる(コラムアドレススト
ローブ信号/CASは活性化時Lレベル)。
【0070】またこれに代えて、DRAMがメモリサイ
クルに入る、すなわち行選択動作を行なうときに、この
アクティブ降圧回路を活性化する場合には、周知のロウ
アドレスストローブ信号/RASの反転信号を利用する
ことができる。コラム系回路は、ロウアドレスストロー
ブ信号/RASに従って動作する回路(RAS系回路)
の動作完了後活性化される(コラムインターロック期間
が完了した後)。したがって、このコラム系制御回路5
に内部電源電圧VCIを供給するアクティブ降圧回路の
活性化指示信号としてロウアドレスストローブ信号/R
ASを用いてもよいが、このコラムインターロック期間
(列選択動作が禁止される期間)に比較器25aにおけ
る消費電流が増加するため、活性化指示信号φAとし
て、コラムアドレスストローブ信号/CASを利用する
のが好ましい。
クルに入る、すなわち行選択動作を行なうときに、この
アクティブ降圧回路を活性化する場合には、周知のロウ
アドレスストローブ信号/RASの反転信号を利用する
ことができる。コラム系回路は、ロウアドレスストロー
ブ信号/RASに従って動作する回路(RAS系回路)
の動作完了後活性化される(コラムインターロック期間
が完了した後)。したがって、このコラム系制御回路5
に内部電源電圧VCIを供給するアクティブ降圧回路の
活性化指示信号としてロウアドレスストローブ信号/R
ASを用いてもよいが、このコラムインターロック期間
(列選択動作が禁止される期間)に比較器25aにおけ
る消費電流が増加するため、活性化指示信号φAとし
て、コラムアドレスストローブ信号/CASを利用する
のが好ましい。
【0071】[電源線の配置]図5はこの発明の実施の
形態1における内部電源線の配置を概略的に示す図であ
る。図5において、基準電圧発生回路10aからの基準
電圧Vrefは、ループ状に第1の中央領域に配置され
る配線45aおよび45bにより伝達される。内部配線
45aからアクティブ降圧回路12aa(アクティブ降
圧回路領域12aに含まれる)へ基準電圧Vrefが与
えられる。内部配線45bからアクティブ降圧回路12
ba(領域12bに含まれる)基準電圧Vrefが与え
られる。アクティブ降圧回路11a(アクティブ降圧回
路領域11に含まれる)に対しては、内部配線45aお
よび45bを介して基準電圧Vrefが伝達される。最
も遠いアクティブ降圧回路11aに対し、内部配線45
aおよび45b両者を用いて基準電圧Vrefを伝達す
るこにとより、安定にこの遠方のアクティブ降圧回路1
1aに基準電圧Vrefを伝達することができる。
形態1における内部電源線の配置を概略的に示す図であ
る。図5において、基準電圧発生回路10aからの基準
電圧Vrefは、ループ状に第1の中央領域に配置され
る配線45aおよび45bにより伝達される。内部配線
45aからアクティブ降圧回路12aa(アクティブ降
圧回路領域12aに含まれる)へ基準電圧Vrefが与
えられる。内部配線45bからアクティブ降圧回路12
ba(領域12bに含まれる)基準電圧Vrefが与え
られる。アクティブ降圧回路11a(アクティブ降圧回
路領域11に含まれる)に対しては、内部配線45aお
よび45bを介して基準電圧Vrefが伝達される。最
も遠いアクティブ降圧回路11aに対し、内部配線45
aおよび45b両者を用いて基準電圧Vrefを伝達す
るこにとより、安定にこの遠方のアクティブ降圧回路1
1aに基準電圧Vrefを伝達することができる。
【0072】スタンバイ降圧回路10b(領域10に含
まれる)からの内部電圧VCIは、基準電圧伝達用配線
45a,45bと同様に、第1の中央領域に中央制御回
路6aおよびデータ入出力回路8aを囲むようにループ
状に配設される内部電源線40a、40b、40c、4
1c、41bおよび41aにより伝達される。コラム系
制御回路5aに対して設けられた内部電源線42aは、
内部電源線40aおよび40bに接続される。コラム制
御回路5bに対して設けられた内部電源線43aは、内
部電源線41aおよび41bに接続される。コラム系制
御回路5cに対して設けられた内部電源線42bへは、
内部電源線40bおよび40cが接続される。コラム系
制御回路5dに対して設けられた内部電源線43bは、
内部電源線41bおよび41cに接続される。内部電源
線40cおよび41cの間の内部電源線44へは、アク
ティブ降圧回路11aから内部電源電圧が供給される。
データ入出力回路8aは、内部電源線40c、41cお
よび44上の内部電源電圧を動作電源電圧として動作す
る。
まれる)からの内部電圧VCIは、基準電圧伝達用配線
45a,45bと同様に、第1の中央領域に中央制御回
路6aおよびデータ入出力回路8aを囲むようにループ
状に配設される内部電源線40a、40b、40c、4
1c、41bおよび41aにより伝達される。コラム系
制御回路5aに対して設けられた内部電源線42aは、
内部電源線40aおよび40bに接続される。コラム制
御回路5bに対して設けられた内部電源線43aは、内
部電源線41aおよび41bに接続される。コラム系制
御回路5cに対して設けられた内部電源線42bへは、
内部電源線40bおよび40cが接続される。コラム系
制御回路5dに対して設けられた内部電源線43bは、
内部電源線41bおよび41cに接続される。内部電源
線40cおよび41cの間の内部電源線44へは、アク
ティブ降圧回路11aから内部電源電圧が供給される。
データ入出力回路8aは、内部電源線40c、41cお
よび44上の内部電源電圧を動作電源電圧として動作す
る。
【0073】アクティブ降圧回路12aaは、内部電源
線42aおよび42bへ内部電源電圧を供給する。アク
ティブ降圧回路12baは内部電源線43aおよび43
bへ内部電源電圧を供給する。中央制御回路6aは、内
部電源線40bおよび41b上の電源電圧を、動作電源
電圧として動作する。
線42aおよび42bへ内部電源電圧を供給する。アク
ティブ降圧回路12baは内部電源線43aおよび43
bへ内部電源電圧を供給する。中央制御回路6aは、内
部電源線40bおよび41b上の電源電圧を、動作電源
電圧として動作する。
【0074】中央制御回路6aの動作時において、内部
電源線40bおよび41b上の電流が消費された場合、
アクティブ降圧回路12aaおよび12baにより電流
が供給される。この中央制御回路6aに対し両側の内部
電源線40bおよび41bからの動作電源電圧を供給す
るこにとより、この中央制御回路6aの動作電源電圧伝
達線が強化されて、安定に中央制御回路6aへ電源電圧
を供給する。この場合、特に、電源パッド14aおよび
14bが中央制御回路6aに近接して配設されており、
この電源パッド14aおよび14bから中央制御回路6
aの電流消費回路までの内部電源線の距離は短く、この
間の抵抗値を小さくすることで、電圧降下を十分に抑制
することができ、また別々のパッド14aおよび14b
から安定に電流を供給することができる。
電源線40bおよび41b上の電流が消費された場合、
アクティブ降圧回路12aaおよび12baにより電流
が供給される。この中央制御回路6aに対し両側の内部
電源線40bおよび41bからの動作電源電圧を供給す
るこにとより、この中央制御回路6aの動作電源電圧伝
達線が強化されて、安定に中央制御回路6aへ電源電圧
を供給する。この場合、特に、電源パッド14aおよび
14bが中央制御回路6aに近接して配設されており、
この電源パッド14aおよび14bから中央制御回路6
aの電流消費回路までの内部電源線の距離は短く、この
間の抵抗値を小さくすることで、電圧降下を十分に抑制
することができ、また別々のパッド14aおよび14b
から安定に電流を供給することができる。
【0075】各コラム系制御回路5a〜5dにおいて
も、アクティブ降圧回路12aaおよび12baは、近
接して配設された電源パッド14aおよび14bから電
流を供給されて内部電源線42a,42bおよび43
a,42b上に所定の電圧レベルの内部電源電圧を生成
している。したがって、これらのコラム系制御回路5a
〜5dにおいても、電流消費回路と、対応の電源パッド
14aまたは14bの間の距離が短く、この内部電源線
の抵抗は小さくすることができ、安定にこれらのコラム
系制御回路5a〜5dへ一定の電圧レベルの内部電源電
圧を供給することができる。
も、アクティブ降圧回路12aaおよび12baは、近
接して配設された電源パッド14aおよび14bから電
流を供給されて内部電源線42a,42bおよび43
a,42b上に所定の電圧レベルの内部電源電圧を生成
している。したがって、これらのコラム系制御回路5a
〜5dにおいても、電流消費回路と、対応の電源パッド
14aまたは14bの間の距離が短く、この内部電源線
の抵抗は小さくすることができ、安定にこれらのコラム
系制御回路5a〜5dへ一定の電圧レベルの内部電源電
圧を供給することができる。
【0076】データ入出力回路8aは、内部電源線40
c,41cおよび44上の電源電圧を動作電源電圧とし
て動作している。この内部電源線40c,41cおよび
44上の電源電圧が、データ入出力回路8aの動作によ
り変化した場合、アクティブ降圧回路11aがこの変化
を検知して、もとの電源電圧レベルに復帰させる。この
場合においても、アクティブ降圧回路11a近傍に配置
された電源パッド15からデータ入出力回路8aまでの
距離は短く、電源線における配線抵抗による電圧降下は
十分に抑制される。
c,41cおよび44上の電源電圧を動作電源電圧とし
て動作している。この内部電源線40c,41cおよび
44上の電源電圧が、データ入出力回路8aの動作によ
り変化した場合、アクティブ降圧回路11aがこの変化
を検知して、もとの電源電圧レベルに復帰させる。この
場合においても、アクティブ降圧回路11a近傍に配置
された電源パッド15からデータ入出力回路8aまでの
距離は短く、電源線における配線抵抗による電圧降下は
十分に抑制される。
【0077】また、各回路領域近傍にアクティブ降圧回
路12aaおよび12baおよび11aを配設している
ため、対応の回路動作時において電流が消費された場
合、対応のアクティブ降圧回路近傍の内部電源線の電圧
が低下するため、近傍に設けられたアクティブ降圧回路
がこの電圧低下に応答して動作して元の電源電圧レベル
へ復帰させる。したがって、このようにループ状に内部
電源線を相互接続する場合においても、1つの回路部分
の動作が他の回路部分の電源電圧に影響を及ぼすのを抑
制することができる。特に、コラム系制御回路5a〜5
dに対して、それぞれこのスタンバイ降圧回路10bと
アクティブ降圧回路11a間にループ状に第1の中央領
域に配設される内部電源線40a〜40cおよび41c
〜44から枝分かれして内部電源線42a,42bおよ
び43a,43bが配設されており、このスタンバイ降
圧回路10bとアクティブ降圧回路11aの間のループ
状の内部電源線40a〜40cおよび41a〜41cお
よび44の配線幅を太くしておけば、これらの内部電源
線42a,42b,43aおよび43bの電源ノイズ
が、ループ状のインピーダンスが十分低くされた内部電
源線40a〜40cおよび41a〜41cおよび44に
より吸収され、他回路へ電源ノイズが伝達されるのを防
止することができる。
路12aaおよび12baおよび11aを配設している
ため、対応の回路動作時において電流が消費された場
合、対応のアクティブ降圧回路近傍の内部電源線の電圧
が低下するため、近傍に設けられたアクティブ降圧回路
がこの電圧低下に応答して動作して元の電源電圧レベル
へ復帰させる。したがって、このようにループ状に内部
電源線を相互接続する場合においても、1つの回路部分
の動作が他の回路部分の電源電圧に影響を及ぼすのを抑
制することができる。特に、コラム系制御回路5a〜5
dに対して、それぞれこのスタンバイ降圧回路10bと
アクティブ降圧回路11a間にループ状に第1の中央領
域に配設される内部電源線40a〜40cおよび41c
〜44から枝分かれして内部電源線42a,42bおよ
び43a,43bが配設されており、このスタンバイ降
圧回路10bとアクティブ降圧回路11aの間のループ
状の内部電源線40a〜40cおよび41a〜41cお
よび44の配線幅を太くしておけば、これらの内部電源
線42a,42b,43aおよび43bの電源ノイズ
が、ループ状のインピーダンスが十分低くされた内部電
源線40a〜40cおよび41a〜41cおよび44に
より吸収され、他回路へ電源ノイズが伝達されるのを防
止することができる。
【0078】また、各アクティブ降圧回路12aa,1
2baおよび11aそれぞれに対応して、電源パッドを
配置しているため、個々のアクティブ降圧回路の外部電
源線のインピーダンスは極めて小さくされ、この電源電
圧に対するノイズが生じるのが十分に抑制される。ま
た、アクティブ降圧回路12aa,12baおよび11
aの動作時において、それぞれの動作が外部電源電圧に
対し変動を及ぼしても、他のアクティブ降圧回路へこの
外部電源電圧ノイズが伝達されるのを抑制することがで
きる。
2baおよび11aそれぞれに対応して、電源パッドを
配置しているため、個々のアクティブ降圧回路の外部電
源線のインピーダンスは極めて小さくされ、この電源電
圧に対するノイズが生じるのが十分に抑制される。ま
た、アクティブ降圧回路12aa,12baおよび11
aの動作時において、それぞれの動作が外部電源電圧に
対し変動を及ぼしても、他のアクティブ降圧回路へこの
外部電源電圧ノイズが伝達されるのを抑制することがで
きる。
【0079】中央制御回路6aの動作時において、内部
電源線42a,42bおよび43a,43bを介して電
流が内部電源線40bおよび41bへ供給される。この
場合、内部電源線42a,42b,43aおよび43b
の電源電圧レベルが変動することが考えられる。しかし
ながら、この場合、中央制御回路6aの制御の下にコラ
ム系制御回路5a〜5dが動作する。したがって、この
中央制御回路6aの動作後にコラム系制御回路5a〜5
dが動作するため、この中央制御回路6aの動作による
内部電源線42a,42b,43a,43bの電源変動
が、コラム系制御回路5a〜5dに対し悪影響を及ぼす
のを無視することができる。このとき、電源パッド14
aおよび14bが中央制御回路6aに近接して配置され
ており、アクティブ降圧回路12aaおよび12ba
は、電圧降下をもたらすことなく高速で内部電源線40
bおよび41bへ電流を供給することができ、高速でこ
の内部電源線40bおよび41b上の電源電圧を元の電
圧レベルに復帰させることができる。
電源線42a,42bおよび43a,43bを介して電
流が内部電源線40bおよび41bへ供給される。この
場合、内部電源線42a,42b,43aおよび43b
の電源電圧レベルが変動することが考えられる。しかし
ながら、この場合、中央制御回路6aの制御の下にコラ
ム系制御回路5a〜5dが動作する。したがって、この
中央制御回路6aの動作後にコラム系制御回路5a〜5
dが動作するため、この中央制御回路6aの動作による
内部電源線42a,42b,43a,43bの電源変動
が、コラム系制御回路5a〜5dに対し悪影響を及ぼす
のを無視することができる。このとき、電源パッド14
aおよび14bが中央制御回路6aに近接して配置され
ており、アクティブ降圧回路12aaおよび12ba
は、電圧降下をもたらすことなく高速で内部電源線40
bおよび41bへ電流を供給することができ、高速でこ
の内部電源線40bおよび41b上の電源電圧を元の電
圧レベルに復帰させることができる。
【0080】データ入出力回路8aの動作時において、
アクティブ降圧回路11aがこの内部電源線40cおよ
び41cの電圧の変化を検出して、内部電源線40cお
よび41cへ内部電源線44を介して電流を供給し、元
の電圧レベルに復帰させる。この場合においても、デー
タ入出力回路8aの配置領域と、アクティブ降圧回路1
2aaおよび12baの間の配置の距離が長ければ、内
部電源線によるRC遅延により、急激な変化はフィルタ
処理されて、アクティブ降圧回路12aaおよび12b
aにより十分これらの内部電源線40a,40b,43
a,43bに対する電圧変動は補償される。この内部電
源線40cおよび41cおよび44上のデータ入出力回
路8aの動作による電圧変化は、その近傍に設けられた
アクティブ降圧回路11aによる高速応答により電流が
供給されて他回路に対する悪影響を及ぼす前に十分に補
償され、元の電圧レベルに復帰させることができる。
アクティブ降圧回路11aがこの内部電源線40cおよ
び41cの電圧の変化を検出して、内部電源線40cお
よび41cへ内部電源線44を介して電流を供給し、元
の電圧レベルに復帰させる。この場合においても、デー
タ入出力回路8aの配置領域と、アクティブ降圧回路1
2aaおよび12baの間の配置の距離が長ければ、内
部電源線によるRC遅延により、急激な変化はフィルタ
処理されて、アクティブ降圧回路12aaおよび12b
aにより十分これらの内部電源線40a,40b,43
a,43bに対する電圧変動は補償される。この内部電
源線40cおよび41cおよび44上のデータ入出力回
路8aの動作による電圧変化は、その近傍に設けられた
アクティブ降圧回路11aによる高速応答により電流が
供給されて他回路に対する悪影響を及ぼす前に十分に補
償され、元の電圧レベルに復帰させることができる。
【0081】したがって、このような図5に示すように
ループ状に内部電源線を配設し、各回路の内部電源線を
相互接続しても、各回路動作時において、1つの回路動
作が、他回路に対する内部電源電圧レベルに悪影響を及
ぼすのを防止することができる。この場合、このループ
状に配設される内部電源線の線幅を十分太くしておけ
ば、特にこのような問題は解消される。
ループ状に内部電源線を配設し、各回路の内部電源線を
相互接続しても、各回路動作時において、1つの回路動
作が、他回路に対する内部電源電圧レベルに悪影響を及
ぼすのを防止することができる。この場合、このループ
状に配設される内部電源線の線幅を十分太くしておけ
ば、特にこのような問題は解消される。
【0082】基準電圧Vrefは、内部配線45aおよ
び45bを介して各アクティブ降圧回路12a,12b
および11aに伝達されている。この場合、内部電源線
と基準電圧伝達用の内部配線とを別の配線層とすること
により、配線占有面積を増加することなくこの基準電圧
発生回路10aおよびスタンバイ降圧回路10bから基
準電圧Vrefおよび内部電源電圧VCIをそれぞれ供
給することができる。
び45bを介して各アクティブ降圧回路12a,12b
および11aに伝達されている。この場合、内部電源線
と基準電圧伝達用の内部配線とを別の配線層とすること
により、配線占有面積を増加することなくこの基準電圧
発生回路10aおよびスタンバイ降圧回路10bから基
準電圧Vrefおよび内部電源電圧VCIをそれぞれ供
給することができる。
【0083】[電源線の配置2]図6は、この発明の実
施の形態1の内部電源線の第2の配置を示す図である。
図6に示す構成においては、第1の中央領域2の周辺部
領域に、2つのスタンバイ降圧回路(VDC)10ba
および10bbが設けられる。これらのスタンバイ降圧
回路10baおよび10bbに対しては、基準電圧発生
回路(VREF)10aからの基準電圧Vrefが共通
に与えられる。スタンバイ降圧回路10baからの内部
電源電圧VCIは、内部電源線50aを介してコラム系
制御回路5aおよび5cそれぞれに対応して設けられる
内部電源線42aおよび42bに伝達される。スタンバ
イ降圧回路10bbからの内部電源電圧VCIは、内部
電源線50cを介してコラム系制御回路5bおよび5d
それぞれに対して設けられる内部電源線43aおよび4
3bに伝達される。
施の形態1の内部電源線の第2の配置を示す図である。
図6に示す構成においては、第1の中央領域2の周辺部
領域に、2つのスタンバイ降圧回路(VDC)10ba
および10bbが設けられる。これらのスタンバイ降圧
回路10baおよび10bbに対しては、基準電圧発生
回路(VREF)10aからの基準電圧Vrefが共通
に与えられる。スタンバイ降圧回路10baからの内部
電源電圧VCIは、内部電源線50aを介してコラム系
制御回路5aおよび5cそれぞれに対応して設けられる
内部電源線42aおよび42bに伝達される。スタンバ
イ降圧回路10bbからの内部電源電圧VCIは、内部
電源線50cを介してコラム系制御回路5bおよび5d
それぞれに対して設けられる内部電源線43aおよび4
3bに伝達される。
【0084】内部電源線42aおよび42bの間には、
アクティブ降圧回路12aaが設けられ、このアクティ
ブ降圧回路12aaに近接して、電源パッド14aが配
置される。内部電源線43aおよび43bの間に、アク
ティブ降圧回路12baが設けられ、このアクティブ降
圧回路12baに近接して、電源パッド14bが配置さ
れる。
アクティブ降圧回路12aaが設けられ、このアクティ
ブ降圧回路12aaに近接して、電源パッド14aが配
置される。内部電源線43aおよび43bの間に、アク
ティブ降圧回路12baが設けられ、このアクティブ降
圧回路12baに近接して、電源パッド14bが配置さ
れる。
【0085】中央制御回路6aは、内部電源線50aお
よび50cから内部電源電圧を供給される。スタンバイ
降圧回路10baおよび10bbはさらに、それぞれ電
源線50bおよび50dを介してスタンバイ時に内部電
源電圧を伝達する。内部電源線50bおよび50dは、
第2の中央領域2の他方側に配置されたアクティブ降圧
回路11aの近傍において、相互接続される。データ入
出力回路8aは、この内部電源線50bおよび50dを
介して内部電源電圧が供給される。アクティブ降圧回路
11aは、アクティブサイクル時電源線50bおよび5
0dへ電流を供給して、データ入出力回路8aに対する
電源電圧を安定化する。
よび50cから内部電源電圧を供給される。スタンバイ
降圧回路10baおよび10bbはさらに、それぞれ電
源線50bおよび50dを介してスタンバイ時に内部電
源電圧を伝達する。内部電源線50bおよび50dは、
第2の中央領域2の他方側に配置されたアクティブ降圧
回路11aの近傍において、相互接続される。データ入
出力回路8aは、この内部電源線50bおよび50dを
介して内部電源電圧が供給される。アクティブ降圧回路
11aは、アクティブサイクル時電源線50bおよび5
0dへ電流を供給して、データ入出力回路8aに対する
電源電圧を安定化する。
【0086】基準電圧発生回路10aからの基準電圧V
refは、内部配線52aを介してアクティブ降圧回路
12aaへ伝達され、また内部配線52bを介してアク
ティブ降圧回路12baへ供給される。さらに、この基
準電圧Vrefは、内部配線52aおよび52bを介し
てアクティブ降圧回路11aに伝達される。
refは、内部配線52aを介してアクティブ降圧回路
12aaへ伝達され、また内部配線52bを介してアク
ティブ降圧回路12baへ供給される。さらに、この基
準電圧Vrefは、内部配線52aおよび52bを介し
てアクティブ降圧回路11aに伝達される。
【0087】この図6に示す電源線の配置においては、
コラム系制御回路5aおよび5cに対してスタンバイ降
圧回路10baが設けられ、コラム系制御回路5bおよ
び5dに対しては、スタンバイ降圧回路10bbか設け
られる。このスタンバイ降圧回路10baおよび10b
bの内部電源線を互いに独立な別系統とすることによ
り、コラム系制御回路5aおよび5cの動作時に、コラ
ム系制御回路5bおよび5dに対して設けられた内部電
源線43aおよび43bの内部電源電圧に悪影響を及ぼ
すのを完全に防止することができる。また、アクティブ
降圧回路11aへは、これらの内部電源線50aおよび
50cと別の内部電源線50bおよび50dを介して内
部電源電圧を伝達しており、データ入出力回路8aの動
作時において、その内部電源電圧変動が、コラム系制御
回路5a〜5dの内部電源線42a,42b,43aお
よび43bに対し影響を及ぼすのを確実に防止すること
ができる。基準電圧発生回路10aおよびスタンバイ降
圧回路10baおよび10bbから最も遠い距離にあ
る。この場合、2つの内部配線を用いて電圧を伝達する
ことにより等価的に、これらの配線幅が広くなり、確実
に、安定に内部電源電圧および基準電圧をこのアクティ
ブ降圧回路11aに供給することができる。
コラム系制御回路5aおよび5cに対してスタンバイ降
圧回路10baが設けられ、コラム系制御回路5bおよ
び5dに対しては、スタンバイ降圧回路10bbか設け
られる。このスタンバイ降圧回路10baおよび10b
bの内部電源線を互いに独立な別系統とすることによ
り、コラム系制御回路5aおよび5cの動作時に、コラ
ム系制御回路5bおよび5dに対して設けられた内部電
源線43aおよび43bの内部電源電圧に悪影響を及ぼ
すのを完全に防止することができる。また、アクティブ
降圧回路11aへは、これらの内部電源線50aおよび
50cと別の内部電源線50bおよび50dを介して内
部電源電圧を伝達しており、データ入出力回路8aの動
作時において、その内部電源電圧変動が、コラム系制御
回路5a〜5dの内部電源線42a,42b,43aお
よび43bに対し影響を及ぼすのを確実に防止すること
ができる。基準電圧発生回路10aおよびスタンバイ降
圧回路10baおよび10bbから最も遠い距離にあ
る。この場合、2つの内部配線を用いて電圧を伝達する
ことにより等価的に、これらの配線幅が広くなり、確実
に、安定に内部電源電圧および基準電圧をこのアクティ
ブ降圧回路11aに供給することができる。
【0088】この図6に示す電源配置の場合、コラム系
制御回路5aおよび5cとコラム系制御回路5bおよび
5dとデータ入出力回路8aとをそれぞれ電源配線を別
系統とすることにより、これらの回路は確実に電源ノイ
ズの影響を受けることなく確実に安定に動作することが
できる。
制御回路5aおよび5cとコラム系制御回路5bおよび
5dとデータ入出力回路8aとをそれぞれ電源配線を別
系統とすることにより、これらの回路は確実に電源ノイ
ズの影響を受けることなく確実に安定に動作することが
できる。
【0089】また、このスタンバイ降圧回路10baお
よび10bbを別々に設けることにより、コラム系制御
回路5aおよび5cとコラム系制御回路5bおよび5d
をそれぞれ互いに独立に動作せることができ、ブロック
分割動作またはバンク動作時においても安定に内部電源
電圧を供給することができる。
よび10bbを別々に設けることにより、コラム系制御
回路5aおよび5cとコラム系制御回路5bおよび5d
をそれぞれ互いに独立に動作せることができ、ブロック
分割動作またはバンク動作時においても安定に内部電源
電圧を供給することができる。
【0090】以上のように、この発明の実施の形態1に
従えば、基準電圧発生回路およびスタンバイ降圧回路を
面積的に余裕のある周辺部に配置し、アクティブ降圧回
路のみを電流消費の多い回路部近傍に配置したため、ア
クティブ降圧回路およびスタンバイ降圧回路両者を用い
る内部電源回路の占有面積を増加させることなく内部電
源電圧を安定に供給することのできる内部電源回路のレ
イアウトを実現することができる。また、降圧回路を各
アレイ共通に中央部分に配置するのではなく、分配配置
させることにより、中央部分(中央制御回路領域)の面
積増加を抑制でき、応じてチップサイズの増加を抑制で
きる。また、スタンバイ降圧回路およびアクティブ降圧
回路両者に用いられる基準電圧を、1つの基準電圧発生
回路で発生するようにしているため、この基準電圧発生
回路の全体としての占有面積も低減することができる。
従えば、基準電圧発生回路およびスタンバイ降圧回路を
面積的に余裕のある周辺部に配置し、アクティブ降圧回
路のみを電流消費の多い回路部近傍に配置したため、ア
クティブ降圧回路およびスタンバイ降圧回路両者を用い
る内部電源回路の占有面積を増加させることなく内部電
源電圧を安定に供給することのできる内部電源回路のレ
イアウトを実現することができる。また、降圧回路を各
アレイ共通に中央部分に配置するのではなく、分配配置
させることにより、中央部分(中央制御回路領域)の面
積増加を抑制でき、応じてチップサイズの増加を抑制で
きる。また、スタンバイ降圧回路およびアクティブ降圧
回路両者に用いられる基準電圧を、1つの基準電圧発生
回路で発生するようにしているため、この基準電圧発生
回路の全体としての占有面積も低減することができる。
【0091】また、アクティブ降圧回路近傍に電源パッ
ドを配置することにより、電源パッドからアクティブ降
圧回路近傍に配置された電流消費の多い回路までの距離
が短くなり、応じて内部電源線の配線抵抗も小さくな
り、高速動作時に動作周波数が高くなり、消費電流が増
加しても、配線抵抗に起因する電圧降下を確実に抑制す
ることができる。
ドを配置することにより、電源パッドからアクティブ降
圧回路近傍に配置された電流消費の多い回路までの距離
が短くなり、応じて内部電源線の配線抵抗も小さくな
り、高速動作時に動作周波数が高くなり、消費電流が増
加しても、配線抵抗に起因する電圧降下を確実に抑制す
ることができる。
【0092】また、各降圧回路に対する電源インピーダ
ンスが低くなり、内部電源電圧の変動に応じて高速に電
流を外部電源パッドから対応の内部電源線を供給するこ
とができる。また、他の降圧回路動作時における外部電
源電圧の変動が、他の降圧回路の外部電源電圧に悪影響
を及ぼすのを防止することができる。
ンスが低くなり、内部電源電圧の変動に応じて高速に電
流を外部電源パッドから対応の内部電源線を供給するこ
とができる。また、他の降圧回路動作時における外部電
源電圧の変動が、他の降圧回路の外部電源電圧に悪影響
を及ぼすのを防止することができる。
【0093】[実施の形態2]図7は、この発明の実施
の形態2において用いられる内部降圧回路の構成を概略
的に示す図である。図7において、内部降圧回路は、基
準電圧発生回路90からの基準電圧Vrefと内部電源
線95上の内部電源電圧VCIに対応する電圧とを比較
し、その比較結果に従って外部電源ノード113から内
部電源線95へ電流を供給する駆動回路100を含む。
の形態2において用いられる内部降圧回路の構成を概略
的に示す図である。図7において、内部降圧回路は、基
準電圧発生回路90からの基準電圧Vrefと内部電源
線95上の内部電源電圧VCIに対応する電圧とを比較
し、その比較結果に従って外部電源ノード113から内
部電源線95へ電流を供給する駆動回路100を含む。
【0094】この駆動回路100は、内部電源線95上
の内部電源電圧VCIをレベルシフトするレベルシフト
回路102と、このレベルシフト回路102の出力電圧
と基準電圧Vrefとを比較し、その比較結果に従って
内部電源線95へ外部電源ノード113から電流を供給
する内部電圧調整回路104を含む。
の内部電源電圧VCIをレベルシフトするレベルシフト
回路102と、このレベルシフト回路102の出力電圧
と基準電圧Vrefとを比較し、その比較結果に従って
内部電源線95へ外部電源ノード113から電流を供給
する内部電圧調整回路104を含む。
【0095】このレベルシフト回路102は、出力ノー
ドNxと内部電源線95の間に直列に接続されかつその
ゲートに固定電圧VFを受けるpチャネルMOSトラン
ジスタT1,T2,T3およびT4と、これらのMOS
トランジスタT1〜T4と並列に設けられ、それぞれの
ゲートにチューニング回路106からの制御信号SW
A,SWB,SWC,SWDが与えられるpチャネルM
OSトランジスタP1,P2,P2,P4と、出力ノー
ドNxと接地ノードの間に接続される定電流源102a
を含む。
ドNxと内部電源線95の間に直列に接続されかつその
ゲートに固定電圧VFを受けるpチャネルMOSトラン
ジスタT1,T2,T3およびT4と、これらのMOS
トランジスタT1〜T4と並列に設けられ、それぞれの
ゲートにチューニング回路106からの制御信号SW
A,SWB,SWC,SWDが与えられるpチャネルM
OSトランジスタP1,P2,P2,P4と、出力ノー
ドNxと接地ノードの間に接続される定電流源102a
を含む。
【0096】固定電圧VFは、中間電圧レベルまたは接
地電圧レベルに設定され、pチャネルMOSトランジス
タT1〜T4は、それぞれ抵抗素子として作用する。p
チャネルMOSトランジスタP1〜P4は、チューニン
グ回路106からの制御信号SWA〜SWDに従って、
選択的に導通状態とされ、対応の(並列に設けられた)
pチャネルMOSトランジスタT1〜T4を選択的に短
絡する。
地電圧レベルに設定され、pチャネルMOSトランジス
タT1〜T4は、それぞれ抵抗素子として作用する。p
チャネルMOSトランジスタP1〜P4は、チューニン
グ回路106からの制御信号SWA〜SWDに従って、
選択的に導通状態とされ、対応の(並列に設けられた)
pチャネルMOSトランジスタT1〜T4を選択的に短
絡する。
【0097】このレベルシフト回路102は、内部電源
電圧VCIを、定電流源102aとMOSトランジスタ
T1〜T4およびP1〜P4の合成抵抗により決定され
る電圧レベルに低下する。このレベルが低下された電圧
が内部電圧調整回路104へ与えられる。
電圧VCIを、定電流源102aとMOSトランジスタ
T1〜T4およびP1〜P4の合成抵抗により決定され
る電圧レベルに低下する。このレベルが低下された電圧
が内部電圧調整回路104へ与えられる。
【0098】この内部電圧調整回路104は、基準電圧
Vrefとレベルシフト回路102の出力電圧を比較す
る比較器104aと、外部電源ノード113と内部電源
線95の間に接続され、比較器104aの出力信号をゲ
ートに受けるpチャネルMOSトランジスタで構成され
る電流ドライブトランジスタ104bを含む。内部電源
電圧VCIをレベルシフト(レベル低下)して比較器1
04aへ与えることにより、比較器104aの最も感度
のよい領域でこの比較器104aを動作させることがで
きる。
Vrefとレベルシフト回路102の出力電圧を比較す
る比較器104aと、外部電源ノード113と内部電源
線95の間に接続され、比較器104aの出力信号をゲ
ートに受けるpチャネルMOSトランジスタで構成され
る電流ドライブトランジスタ104bを含む。内部電源
電圧VCIをレベルシフト(レベル低下)して比較器1
04aへ与えることにより、比較器104aの最も感度
のよい領域でこの比較器104aを動作させることがで
きる。
【0099】このレベルシフト回路102の出力ノード
Nxに現われる電圧レベルV(Nx)は、MOSトラン
ジスタT1〜T4およびP1およびP4の合成抵抗をR
とし、定電流源102aの流れる電流をIとすると、次
式で表わされる。
Nxに現われる電圧レベルV(Nx)は、MOSトラン
ジスタT1〜T4およびP1およびP4の合成抵抗をR
とし、定電流源102aの流れる電流をIとすると、次
式で表わされる。
【0100】V(Nx)=VCI−I・R このレベルシフト回路102の出力ノードNxから出力
される電圧V(Nx)と基準電圧Vrefとが比較され
てこの電圧V(Nx)と基準電圧Vrefとが同じ電圧
レベルとなるように内部電源線90上の内部電源電圧V
CIのレベルの調整が行われる。すなわち、内部電源電
圧VCIと基準電圧Vrefとの関係は次式で表わされ
る。
される電圧V(Nx)と基準電圧Vrefとが比較され
てこの電圧V(Nx)と基準電圧Vrefとが同じ電圧
レベルとなるように内部電源線90上の内部電源電圧V
CIのレベルの調整が行われる。すなわち、内部電源電
圧VCIと基準電圧Vrefとの関係は次式で表わされ
る。
【0101】VCI=Vref+I・R MOSトランジスタP1〜P4を選択的に非導通状態と
することにより、この合成抵抗Rの値を大きくすること
ができる。したがって、この抵抗値Rを調整することに
より、各半導体装置の製造パラメータのばらつきに起因
する内部電源電圧VCIの設計値レベルからのずれを調
整することができる。たとえばMOSトランジスタP1
を非導通状態とし、残りのMOSトランジスタP2〜P
4をすべて導通状態とすると、合成抵抗値Rは、MOS
トランジスタT1の抵抗値により与えられる。MOSト
ランジスタP1〜P4をすべて非導通状態とすると、こ
の合成抵抗値RはMOSトランジスタT1〜T4の抵抗
値を加算した値となる。このMOSトランジスタP1〜
P4をチューニング回路106からの制御信号SWA〜
SWDに従って選択的に導通/非導通状態とする。
することにより、この合成抵抗Rの値を大きくすること
ができる。したがって、この抵抗値Rを調整することに
より、各半導体装置の製造パラメータのばらつきに起因
する内部電源電圧VCIの設計値レベルからのずれを調
整することができる。たとえばMOSトランジスタP1
を非導通状態とし、残りのMOSトランジスタP2〜P
4をすべて導通状態とすると、合成抵抗値Rは、MOS
トランジスタT1の抵抗値により与えられる。MOSト
ランジスタP1〜P4をすべて非導通状態とすると、こ
の合成抵抗値RはMOSトランジスタT1〜T4の抵抗
値を加算した値となる。このMOSトランジスタP1〜
P4をチューニング回路106からの制御信号SWA〜
SWDに従って選択的に導通/非導通状態とする。
【0102】図8(A)は、このチューニング回路10
6の構成の一例を示す図である。図8(A)において、
チューニング回路106は、外部電源ノード(電源線)
113にそれぞれ接続される溶断可能なリンク素子FA
〜FDと、これらのリンク素子FA〜FD各々と接地ノ
ードの間に接続される高抵抗の抵抗素子ZA〜ZDを含
む。リンク素子FAおよび高抵抗素子ZAの接続ノード
から制御信号SWAが出力される。リンク素子FBおよ
び高抵抗抵抗素子ZBの接続ノードから制御信号SWB
が出力される。リンク素子FCと高抵抗抵抗素子ZCの
接続ノードから制御信号WCが出力される。リンク素子
FDと高抵抗抵抗素子ZDの接続ノードからの電圧信号
を受けるインバータ106aを介して制御信号SWDが
出力される。
6の構成の一例を示す図である。図8(A)において、
チューニング回路106は、外部電源ノード(電源線)
113にそれぞれ接続される溶断可能なリンク素子FA
〜FDと、これらのリンク素子FA〜FD各々と接地ノ
ードの間に接続される高抵抗の抵抗素子ZA〜ZDを含
む。リンク素子FAおよび高抵抗素子ZAの接続ノード
から制御信号SWAが出力される。リンク素子FBおよ
び高抵抗抵抗素子ZBの接続ノードから制御信号SWB
が出力される。リンク素子FCと高抵抗抵抗素子ZCの
接続ノードから制御信号WCが出力される。リンク素子
FDと高抵抗抵抗素子ZDの接続ノードからの電圧信号
を受けるインバータ106aを介して制御信号SWDが
出力される。
【0103】リンク素子FA〜FDがすべて導通状態の
ときには、制御信号SWDがLレベル、制御信号SWA
〜SWCすべてがHレベルである。この状態において
は、図7に示すMOSトランジスタP4のみが導通し、
残りのMOSトランジスタP1〜P3は非導通状態とな
る。リンク素子FDを溶断すれば、制御信号SWDはH
レベルとなり、MOSトランジスタP4が非導通状態と
なる。逆に、リンク素子FA〜FCの各々を溶断するこ
とにより、制御信号SWA〜SWCの各々がLレベルと
なり、レベルシフト回路102の対応のMOSトランジ
スタP1−P3が導通状態となる。
ときには、制御信号SWDがLレベル、制御信号SWA
〜SWCすべてがHレベルである。この状態において
は、図7に示すMOSトランジスタP4のみが導通し、
残りのMOSトランジスタP1〜P3は非導通状態とな
る。リンク素子FDを溶断すれば、制御信号SWDはH
レベルとなり、MOSトランジスタP4が非導通状態と
なる。逆に、リンク素子FA〜FCの各々を溶断するこ
とにより、制御信号SWA〜SWCの各々がLレベルと
なり、レベルシフト回路102の対応のMOSトランジ
スタP1−P3が導通状態となる。
【0104】初期状態においては、リンク素子FA〜F
Dはすべて導通状態にある。この状態において、内部電
源電圧VCIが所定電圧レベルよりも高い場合には、リ
ンク素子FA〜FCをたとえばレーザ光線のようなエネ
ルギ線を照射して選択的に溶断して、制御信号SWA〜
SWCを選択的にLレベルとし、MOSトランジスタP
1〜P3を選択的に導通状態とする。これにより、レベ
ルシフト回路102における合成抵抗が小さくなり、内
部電源電圧VCIのレベルが低下する。逆に、内部電源
電圧VCIの電圧レベルが低い場合には、リンク素子F
Dを溶断し、制御信号SWDをHレベルとする。これに
より、MOSトランジスタT4の抵抗値が加算され、内
部電源電圧VCIの電圧レベルが上昇する。
Dはすべて導通状態にある。この状態において、内部電
源電圧VCIが所定電圧レベルよりも高い場合には、リ
ンク素子FA〜FCをたとえばレーザ光線のようなエネ
ルギ線を照射して選択的に溶断して、制御信号SWA〜
SWCを選択的にLレベルとし、MOSトランジスタP
1〜P3を選択的に導通状態とする。これにより、レベ
ルシフト回路102における合成抵抗が小さくなり、内
部電源電圧VCIのレベルが低下する。逆に、内部電源
電圧VCIの電圧レベルが低い場合には、リンク素子F
Dを溶断し、制御信号SWDをHレベルとする。これに
より、MOSトランジスタT4の抵抗値が加算され、内
部電源電圧VCIの電圧レベルが上昇する。
【0105】このチューニング回路106は、図8
(A)に示すように、たとえばレーザ光線などのエネル
ギ線照射により溶断されるリンク素子FA〜FDを含ん
でいる。このリンク素子の占有面積は、確実に溶断する
(プログラムする)ために比較的広くされている。
(A)に示すように、たとえばレーザ光線などのエネル
ギ線照射により溶断されるリンク素子FA〜FDを含ん
でいる。このリンク素子の占有面積は、確実に溶断する
(プログラムする)ために比較的広くされている。
【0106】図8(B)は、図7に示す基準電圧発生回
路90の構成の一例を示す図である。この図8(B)に
示す基準電圧発生回路は、また実施の形態1に示す基準
電圧発生回路と同様の構成を備える。図8(B)におい
て、基準電圧発生回路90は、外部電源ノード113と
内部ノードNyの間に接続されかつそのゲートがノード
Nzに接続されるpチャネルMOSトランジスタQ1
と、外部電源ノード113と内部ノードNzの間に接続
されかつそのゲートがノードNzに接続されるpチャネ
ルMOSトランジスタQ2と、内部ノードNyと接地ノ
ードの間に接続されかつそのゲートが内部ノードNyに
接続されるnチャネルMOSトランジスタQ3と、内部
ノードNzとノードNwの間に接続されかつそのゲート
がノードNyに接続されるnチャネルMOSトランジス
タQ4と、ノードNwと接地ノードの間に接続される抵
抗素子RAを含む。このMOSトランジスタQ1〜Q4
および抵抗素子RAは、定電流発生回路として作用す
る。
路90の構成の一例を示す図である。この図8(B)に
示す基準電圧発生回路は、また実施の形態1に示す基準
電圧発生回路と同様の構成を備える。図8(B)におい
て、基準電圧発生回路90は、外部電源ノード113と
内部ノードNyの間に接続されかつそのゲートがノード
Nzに接続されるpチャネルMOSトランジスタQ1
と、外部電源ノード113と内部ノードNzの間に接続
されかつそのゲートがノードNzに接続されるpチャネ
ルMOSトランジスタQ2と、内部ノードNyと接地ノ
ードの間に接続されかつそのゲートが内部ノードNyに
接続されるnチャネルMOSトランジスタQ3と、内部
ノードNzとノードNwの間に接続されかつそのゲート
がノードNyに接続されるnチャネルMOSトランジス
タQ4と、ノードNwと接地ノードの間に接続される抵
抗素子RAを含む。このMOSトランジスタQ1〜Q4
および抵抗素子RAは、定電流発生回路として作用す
る。
【0107】この基準電圧発生回路90は、さらに、外
部電源ノード113と出力ノードNuの間に接続される
抵抗素子RBと、ノードNuと接地ノードの間に接続さ
れかつそのゲートがノードNzに接続されるnチャネル
MOSトランジスタQ5を含む。この抵抗素子RBおよ
びMOSトランジスタQ5は、定電圧発生回路として作
用する。次にこの図8(B)に示す回路の動作について
簡単に説明する。
部電源ノード113と出力ノードNuの間に接続される
抵抗素子RBと、ノードNuと接地ノードの間に接続さ
れかつそのゲートがノードNzに接続されるnチャネル
MOSトランジスタQ5を含む。この抵抗素子RBおよ
びMOSトランジスタQ5は、定電圧発生回路として作
用する。次にこの図8(B)に示す回路の動作について
簡単に説明する。
【0108】電源が投入されて、この電源ノード113
の電圧レベルが上昇すると、MOSトランジスタQ1お
よびQ2が導通し、ノードNyおよびNzへ電流を供給
する。ノードNyの電圧レベルが上昇すると、MOSト
ランジスタQ3が導通する。このノードNyの電圧レベ
ルがノードNwの電圧レベルよりもMOSトランジスタ
Q4のしきい値電圧以上高くなると、MOSトランジス
タQ4が導通する。MOSトランジスタQ2およびQ1
はカレントミラー回路を構成しており、このMOSトラ
ンジスタQ2を介して流れる電流と同じ大きさの電流が
MOSトランジスタQ1を介して流れる(MOSトラン
ジスタQ1およびQ2はサイズが等しいとしている)。
の電圧レベルが上昇すると、MOSトランジスタQ1お
よびQ2が導通し、ノードNyおよびNzへ電流を供給
する。ノードNyの電圧レベルが上昇すると、MOSト
ランジスタQ3が導通する。このノードNyの電圧レベ
ルがノードNwの電圧レベルよりもMOSトランジスタ
Q4のしきい値電圧以上高くなると、MOSトランジス
タQ4が導通する。MOSトランジスタQ2およびQ1
はカレントミラー回路を構成しており、このMOSトラ
ンジスタQ2を介して流れる電流と同じ大きさの電流が
MOSトランジスタQ1を介して流れる(MOSトラン
ジスタQ1およびQ2はサイズが等しいとしている)。
【0109】一方、MOSトランジスタQ3のゲートお
よびドレインはMOSトランジスタQ4のゲートに接続
されており、MOSトランジスタQ3が流れる電流のミ
ラー電流がMOSトランジスタQ4を介して流れる。M
OSトランジスタQ3のソースは接地ノードに接続され
ており、一方、MOSトランジスタQ4のソースがノー
ドNwに接続されている。したがって、このMOSトラ
ンジスタQ3およびQ4に同じ大きさの電流が流れると
き、ノードNzの電圧レベルが、ノードNwの電圧レベ
ルだけ、ノードNyの電圧レベルよりも高くなる(MO
SトランジスタQ3は飽和領域で動作し、MOSトラン
ジスタQ4は不飽和領域で動作している)。
よびドレインはMOSトランジスタQ4のゲートに接続
されており、MOSトランジスタQ3が流れる電流のミ
ラー電流がMOSトランジスタQ4を介して流れる。M
OSトランジスタQ3のソースは接地ノードに接続され
ており、一方、MOSトランジスタQ4のソースがノー
ドNwに接続されている。したがって、このMOSトラ
ンジスタQ3およびQ4に同じ大きさの電流が流れると
き、ノードNzの電圧レベルが、ノードNwの電圧レベ
ルだけ、ノードNyの電圧レベルよりも高くなる(MO
SトランジスタQ3は飽和領域で動作し、MOSトラン
ジスタQ4は不飽和領域で動作している)。
【0110】MOSトランジスタQ2およびQ4を介し
て流れる電流が増加すると、抵抗素子RAにより、ノー
ドNwの電圧レベルが上昇する。一方、MOSトランジ
スタQ2の電流も増加するが、MOSトランジスタQ3
は飽和領域で動作しており、ノードNyの電圧レベルの
上昇は抵抗素子RAを流れる電流増加によるノードNw
の電圧増加よりも小さく、したがってMOSトランジス
タQ4を介して流れる電流が低減される。応じて、MO
SトランジスタQ2、Q1およびQ3を介して流れる電
流が低下する。逆に、MOSトランジスタQ2およびQ
4を介して流れる電流が低下すると、MOSトランジス
タQ1およびQ3を介して流れる電流が低下し、ノード
Nyの電圧レベルが低下する。このノードNyの電圧低
下は、ノードNwの電圧低下よりも小さく、MOSトラ
ンジスタQ4がコンダクタンスが大きくなり、より大き
な電流を流す。
て流れる電流が増加すると、抵抗素子RAにより、ノー
ドNwの電圧レベルが上昇する。一方、MOSトランジ
スタQ2の電流も増加するが、MOSトランジスタQ3
は飽和領域で動作しており、ノードNyの電圧レベルの
上昇は抵抗素子RAを流れる電流増加によるノードNw
の電圧増加よりも小さく、したがってMOSトランジス
タQ4を介して流れる電流が低減される。応じて、MO
SトランジスタQ2、Q1およびQ3を介して流れる電
流が低下する。逆に、MOSトランジスタQ2およびQ
4を介して流れる電流が低下すると、MOSトランジス
タQ1およびQ3を介して流れる電流が低下し、ノード
Nyの電圧レベルが低下する。このノードNyの電圧低
下は、ノードNwの電圧低下よりも小さく、MOSトラ
ンジスタQ4がコンダクタンスが大きくなり、より大き
な電流を流す。
【0111】一方、逆にMOSトランジスタQ1および
Q3を介して流れる電流が増加した場合、ノードNyの
電圧レベルが上昇する。これにより、MOSトランジス
タQ4にも大きな電流が流れるが、抵抗素子RAを流れ
る電流が増加し、ノードNwの電圧レベルが上昇し、こ
のMOSトランジスタQ4を介して流れる電流増加を抑
制する。MOSトランジスタQ4を介して流れる電流は
MOSトランジスタQ2を介して与えられる。したがっ
て、このMOSトランジスタQ1を介して流れる電流が
増加した場合、MOSトランジスタQ2の作用によりそ
の電流増加が停止される。逆に、MOSトランジスタQ
1およびQ3を介して流れる電流が少なくなると、ノー
ドNyの電圧レベルが低下し、応じてMOSトランジス
タQ4を介して流れる電流が低下し、ノードNwの電圧
レベルが低下する。このノードNwの電圧低下に従っ
て、MOSトランジスタQ4のコンダクタンスが大きく
なり、MOSトランジスタQ2を介して流れる電流が大
きくなる。したがって、このMOSトランジスタQ1お
よびQ2のカレントミラー段およびMOSトランジスタ
Q3およびQ4のカレントミラー段により、これらのM
OSトランジスタQ1〜Q4には安定に一定の大きさの
電流が流れる。この定電流発生段の安定状態において
は、ノードNzの電圧とノードNyの電圧の差は、抵抗
素子RAにかかる電圧に等しい。したがって、ノードN
zの電圧レベルは一定となる。
Q3を介して流れる電流が増加した場合、ノードNyの
電圧レベルが上昇する。これにより、MOSトランジス
タQ4にも大きな電流が流れるが、抵抗素子RAを流れ
る電流が増加し、ノードNwの電圧レベルが上昇し、こ
のMOSトランジスタQ4を介して流れる電流増加を抑
制する。MOSトランジスタQ4を介して流れる電流は
MOSトランジスタQ2を介して与えられる。したがっ
て、このMOSトランジスタQ1を介して流れる電流が
増加した場合、MOSトランジスタQ2の作用によりそ
の電流増加が停止される。逆に、MOSトランジスタQ
1およびQ3を介して流れる電流が少なくなると、ノー
ドNyの電圧レベルが低下し、応じてMOSトランジス
タQ4を介して流れる電流が低下し、ノードNwの電圧
レベルが低下する。このノードNwの電圧低下に従っ
て、MOSトランジスタQ4のコンダクタンスが大きく
なり、MOSトランジスタQ2を介して流れる電流が大
きくなる。したがって、このMOSトランジスタQ1お
よびQ2のカレントミラー段およびMOSトランジスタ
Q3およびQ4のカレントミラー段により、これらのM
OSトランジスタQ1〜Q4には安定に一定の大きさの
電流が流れる。この定電流発生段の安定状態において
は、ノードNzの電圧とノードNyの電圧の差は、抵抗
素子RAにかかる電圧に等しい。したがって、ノードN
zの電圧レベルは一定となる。
【0112】ノードNzの電圧をゲートに受けるMOS
トランジスタQ5は、定電流源として作用し、抵抗素子
RBから一定の電流を引抜く。したがって基準電圧Vr
efは、外部電源電圧VCEと抵抗素子RBにかかる電
圧との差に等しい電圧レベルとなる。
トランジスタQ5は、定電流源として作用し、抵抗素子
RBから一定の電流を引抜く。したがって基準電圧Vr
efは、外部電源電圧VCEと抵抗素子RBにかかる電
圧との差に等しい電圧レベルとなる。
【0113】なお、この抵抗値調整用のトランジスタ素
子の数は、4に限定されず、他の数であってもよい。
子の数は、4に限定されず、他の数であってもよい。
【0114】また、図8(B)に示す基準電圧発生回路
90において、出力段のMOSトランジスタQ5は、p
チャネルMOSトランジスタで構成されてもよい。ま
た、pチャネルMOSトランジスタQ5が電源ノード1
13に接続され、このMOSトランジスタと接地ノード
の間に抵抗素子が接続される構成が用いられてもよい。
この場合には、基準電圧Vrefは、外部電源電圧に依
存しない一定の電圧レベルとなる。
90において、出力段のMOSトランジスタQ5は、p
チャネルMOSトランジスタで構成されてもよい。ま
た、pチャネルMOSトランジスタQ5が電源ノード1
13に接続され、このMOSトランジスタと接地ノード
の間に抵抗素子が接続される構成が用いられてもよい。
この場合には、基準電圧Vrefは、外部電源電圧に依
存しない一定の電圧レベルとなる。
【0115】図9は、この発明の実施の形態2に従う半
導体装置の全体のレイアウトを概略的に示す図である。
図9において、実施の形態1と同様、半導体チップ1上
の第1の中央領域2および第2の中央領域3により4分
割された領域それぞれにメモリセルアレイ4a,4b,
4cおよび4dが配置される。また、これらのメモリセ
ルアレイ4a,4b,4cおよび4dそれぞれに対応し
て、コラム系制御回路5a,5b,5cおよび5dが配
置される。さらに、第1の中央領域2の中央部分に中央
制御回路6が配置され、この中央制御回路6に隣接して
入力バッファ回路領域7およびデータ入出力回路領域8
が配置される。これらの構成は実施の形態1と同様であ
る。
導体装置の全体のレイアウトを概略的に示す図である。
図9において、実施の形態1と同様、半導体チップ1上
の第1の中央領域2および第2の中央領域3により4分
割された領域それぞれにメモリセルアレイ4a,4b,
4cおよび4dが配置される。また、これらのメモリセ
ルアレイ4a,4b,4cおよび4dそれぞれに対応し
て、コラム系制御回路5a,5b,5cおよび5dが配
置される。さらに、第1の中央領域2の中央部分に中央
制御回路6が配置され、この中央制御回路6に隣接して
入力バッファ回路領域7およびデータ入出力回路領域8
が配置される。これらの構成は実施の形態1と同様であ
る。
【0116】この発明の実施の形態2においては、第1
の中央領域2の周辺部に、入力バッファ回路領域7に隣
接して、基準電圧(VREF)およびチューニング回路
領域110が設けられる。この領域110内に、図8
(A)および(B)に示すチューニング回路106およ
び基準電圧発生回路90が配置される。
の中央領域2の周辺部に、入力バッファ回路領域7に隣
接して、基準電圧(VREF)およびチューニング回路
領域110が設けられる。この領域110内に、図8
(A)および(B)に示すチューニング回路106およ
び基準電圧発生回路90が配置される。
【0117】コラム系制御回路5aおよび5cの間の領
域に、図7に示す駆動回路を配置する駆動回路領域11
2aが設けられる。コラム系制御回路5bおよび5dの
間の領域に、駆動回路領域112bが設けられる。ま
た、第1の中央領域2において、このVREF・チュー
ニング回路領域110と中央制御回路領域6に関して対
向する領域に、駆動回路領域112が配置される。
域に、図7に示す駆動回路を配置する駆動回路領域11
2aが設けられる。コラム系制御回路5bおよび5dの
間の領域に、駆動回路領域112bが設けられる。ま
た、第1の中央領域2において、このVREF・チュー
ニング回路領域110と中央制御回路領域6に関して対
向する領域に、駆動回路領域112が配置される。
【0118】駆動回路領域112aと中央制御回路6の
間に、外部電源電圧を受ける電源パッド114aが配置
され、駆動回路領域112bと中央制御回路領域6の間
に、外部からの電源電圧を受ける電源パッド114bが
配置される。VREF・チューニング回路領域110と
チップ端部の間に、領域110に近接して外部電源電圧
を受ける電源パッド113が配置され、駆動回路領域1
11とチップ端部の間に外部電源電圧を受ける電源パッ
ド115が配置される。これらの電源パッド配置は、実
施の形態1の場合と同様であり、同様の作用効果を奏す
る。
間に、外部電源電圧を受ける電源パッド114aが配置
され、駆動回路領域112bと中央制御回路領域6の間
に、外部からの電源電圧を受ける電源パッド114bが
配置される。VREF・チューニング回路領域110と
チップ端部の間に、領域110に近接して外部電源電圧
を受ける電源パッド113が配置され、駆動回路領域1
11とチップ端部の間に外部電源電圧を受ける電源パッ
ド115が配置される。これらの電源パッド配置は、実
施の形態1の場合と同様であり、同様の作用効果を奏す
る。
【0119】この図9に示す配置において、駆動回路領
域112aに含まれる駆動回路は、コラム系制御回路5
aおよび5cに対して内部電源電圧を供給し、駆動回路
領域112bに含まれる駆動回路は、コラム系制御回路
5bおよび5dに対して内部電源電圧を供給する。駆動
回路領域111に含まれる駆動回路は、データ入出力回
路領域8に含まれるデータ入出力回路に対し、内部電源
電圧を供給する。
域112aに含まれる駆動回路は、コラム系制御回路5
aおよび5cに対して内部電源電圧を供給し、駆動回路
領域112bに含まれる駆動回路は、コラム系制御回路
5bおよび5dに対して内部電源電圧を供給する。駆動
回路領域111に含まれる駆動回路は、データ入出力回
路領域8に含まれるデータ入出力回路に対し、内部電源
電圧を供給する。
【0120】VREF・チューニング回路領域110に
含まれる基準電圧発生回路(VREF)90は、駆動回
路領域112a、112bおよび111それぞれに含ま
れる駆動回路に対し共通に基準電圧を供給する。また、
このVREF・チューニング回路領域110に含まれる
チューニング回路は、これらの駆動回路領域112a、
112bおよび111に含まれる駆動回路に対し共通に
制御信号を伝達する。制御信号は2値信号であり、ま
た、そのレベルも固定されるため、長距離にわたって伝
達されても何らノイズの影響を受けることがなく、各レ
ベルシフト回路のシフト量を正確に設定する。
含まれる基準電圧発生回路(VREF)90は、駆動回
路領域112a、112bおよび111それぞれに含ま
れる駆動回路に対し共通に基準電圧を供給する。また、
このVREF・チューニング回路領域110に含まれる
チューニング回路は、これらの駆動回路領域112a、
112bおよび111に含まれる駆動回路に対し共通に
制御信号を伝達する。制御信号は2値信号であり、ま
た、そのレベルも固定されるため、長距離にわたって伝
達されても何らノイズの影響を受けることがなく、各レ
ベルシフト回路のシフト量を正確に設定する。
【0121】複数の駆動回路に共通な部分を1つの周辺
部に配置する。これにより、各分散して配置される内部
降圧回路の占有面積を低減することができる。特に、広
い面積を必要とする基準電圧発生回路およびチューニン
グ回路を、面積的に余裕のある周辺部領域110に配置
することにより、この半導体装置の他の回路のレイアウ
トに悪影響を及ぼすことなく効率的に配置することがで
きる。また、実施の形態1と同様、中央部に配置する構
成と異なり分散配置により中央部の面積増大は生じず、
テープサイズは増加しない。
部に配置する。これにより、各分散して配置される内部
降圧回路の占有面積を低減することができる。特に、広
い面積を必要とする基準電圧発生回路およびチューニン
グ回路を、面積的に余裕のある周辺部領域110に配置
することにより、この半導体装置の他の回路のレイアウ
トに悪影響を及ぼすことなく効率的に配置することがで
きる。また、実施の形態1と同様、中央部に配置する構
成と異なり分散配置により中央部の面積増大は生じず、
テープサイズは増加しない。
【0122】また駆動回路は、内部電圧調整回路とレベ
ルシフト回路のみを含んでいるため、その占有面積は小
さく、余裕を持って、第2の中央領域3内に配置するこ
とができる。また、駆動回路に隣接して電源パッド11
4a,114bおよび115を配置することにより、実
施の形態1と同様、安定に内部電源電圧を対応の回路へ
供給することができる。
ルシフト回路のみを含んでいるため、その占有面積は小
さく、余裕を持って、第2の中央領域3内に配置するこ
とができる。また、駆動回路に隣接して電源パッド11
4a,114bおよび115を配置することにより、実
施の形態1と同様、安定に内部電源電圧を対応の回路へ
供給することができる。
【0123】図10は、この発明の実施の形態2の半導
体装置の配線レイアウトを概略的に示す図である。図1
0において、コラム系制御回路5aに対して内部電源線
132aaが配置され、コラム系制御回路5cに対し、
内部電源線132abが配置される。これらの内部電源
線132aaおよび132abは、内部電源線136a
により相互接続される。これらの内部電源線132a
a、136a、および132abへは、駆動回路領域1
12aに含まれる駆動回路112abからの内部電源電
圧が供給される。
体装置の配線レイアウトを概略的に示す図である。図1
0において、コラム系制御回路5aに対して内部電源線
132aaが配置され、コラム系制御回路5cに対し、
内部電源線132abが配置される。これらの内部電源
線132aaおよび132abは、内部電源線136a
により相互接続される。これらの内部電源線132a
a、136a、および132abへは、駆動回路領域1
12aに含まれる駆動回路112abからの内部電源電
圧が供給される。
【0124】コラム系制御回路5bに対しては、内部電
源線132baが配設され、コラム制御回路5dに対し
ては内部電源線132bbが配設される。これらの内部
電源線132baおよび132bbは内部配線136b
により相互接続される。これらの内部電源線132b
a、132bbおよび136bは、駆動回路領域112
bに含まれる駆動回路112baにより内部電源電圧が
供給される。
源線132baが配設され、コラム制御回路5dに対し
ては内部電源線132bbが配設される。これらの内部
電源線132baおよび132bbは内部配線136b
により相互接続される。これらの内部電源線132b
a、132bbおよび136bは、駆動回路領域112
bに含まれる駆動回路112baにより内部電源電圧が
供給される。
【0125】中央制御回路領域6に含まれる中央制御回
路6aは、この内部電源線136aおよび136b上の
電源電圧を利用する。
路6aは、この内部電源線136aおよび136b上の
電源電圧を利用する。
【0126】データ入出力回路領域8に含まれるデータ
入出力回路8aは、内部電源線134上の電源電圧を一
方動作電源電圧として動作する。この内部電源線134
へは、駆動回路領域111に含まれる駆動回路111a
から内部電源電圧が供給される。
入出力回路8aは、内部電源線134上の電源電圧を一
方動作電源電圧として動作する。この内部電源線134
へは、駆動回路領域111に含まれる駆動回路111a
から内部電源電圧が供給される。
【0127】第1の中央領域2の周辺部領域100に含
まれる基準電圧発生回路(VREF)110aからの基
準電圧Vrefは、内部配線150aおよび150bを
介して伝達される。この内部配線150a上の基準電圧
Vrefは、駆動回路112abへ与えられる。内部配
線150b上の基準電圧は駆動回路112baに与えら
れる。内部配線150aおよび150bからの基準電圧
Vrefが、駆動回路111aに与えられる。
まれる基準電圧発生回路(VREF)110aからの基
準電圧Vrefは、内部配線150aおよび150bを
介して伝達される。この内部配線150a上の基準電圧
Vrefは、駆動回路112abへ与えられる。内部配
線150b上の基準電圧は駆動回路112baに与えら
れる。内部配線150aおよび150bからの基準電圧
Vrefが、駆動回路111aに与えられる。
【0128】またさらに領域110に含まれるチューニ
ング回路110bからの制御信号SWA〜SWDは、内
部配線152aを介して駆動回路112abへ供給さ
れ、また内部配線152bを介して駆動回路112ba
に与えられる。駆動回路111aへは、内部配線152
aおよび152bを介して制御信号SWA〜SWDが伝
達される。内部電源線は、各回路領域に対し別々に設け
られており、これらの内部電源線間のノイズ伝搬を確実
に防止することができる。特に、各駆動回路に近接して
電源パッド14a,14bおよび15が配設されてお
り、これらの駆動回路は近接した電源パッドから対応の
内部電源線へ安定に電流を供給することができる。
ング回路110bからの制御信号SWA〜SWDは、内
部配線152aを介して駆動回路112abへ供給さ
れ、また内部配線152bを介して駆動回路112ba
に与えられる。駆動回路111aへは、内部配線152
aおよび152bを介して制御信号SWA〜SWDが伝
達される。内部電源線は、各回路領域に対し別々に設け
られており、これらの内部電源線間のノイズ伝搬を確実
に防止することができる。特に、各駆動回路に近接して
電源パッド14a,14bおよび15が配設されてお
り、これらの駆動回路は近接した電源パッドから対応の
内部電源線へ安定に電流を供給することができる。
【0129】また基準電圧Vrefはループ状に配設さ
れる内部配線を介して伝達されるが、この基準電圧Vr
efは、一定電圧レベルであり高速応答特性は何ら必要
とされないため、この第1の中央領域2の周辺部から比
較的長い距離をわたって、駆動回路112abおよび1
12baへ伝達されても、何ら問題は生じない(比較器
の入力段は、MOSトランジスタのゲートであり、電流
消費は生じていない)。駆動回路111aへは、この内
部配線150aおよび150bを介して基準電圧が供給
される。2つの伝搬経路を介して遠方の回路にまで基準
電圧が供給され、安定にこの駆動回路120aへ基準電
圧を供給することができる。また制御信号SWA〜SW
Dについても、基準電圧と同様の利点が得られる。
れる内部配線を介して伝達されるが、この基準電圧Vr
efは、一定電圧レベルであり高速応答特性は何ら必要
とされないため、この第1の中央領域2の周辺部から比
較的長い距離をわたって、駆動回路112abおよび1
12baへ伝達されても、何ら問題は生じない(比較器
の入力段は、MOSトランジスタのゲートであり、電流
消費は生じていない)。駆動回路111aへは、この内
部配線150aおよび150bを介して基準電圧が供給
される。2つの伝搬経路を介して遠方の回路にまで基準
電圧が供給され、安定にこの駆動回路120aへ基準電
圧を供給することができる。また制御信号SWA〜SW
Dについても、基準電圧と同様の利点が得られる。
【0130】以上のように、この発明の実施の形態2に
従えば、比較的広い面積を必要とする基準電圧発生回路
およびチューニング回路を、面積的に余裕のある周辺部
に配置し、電流消費を行なう回路に近接して、実際に内
部電源電圧を発生する駆動回路を配設しているため、内
部電源回路配置による面積増加を伴うことなく内部電源
回路を配設することができる。
従えば、比較的広い面積を必要とする基準電圧発生回路
およびチューニング回路を、面積的に余裕のある周辺部
に配置し、電流消費を行なう回路に近接して、実際に内
部電源電圧を発生する駆動回路を配設しているため、内
部電源回路配置による面積増加を伴うことなく内部電源
回路を配設することができる。
【0131】また、これらの駆動回路に近接して電源パ
ッドを配設することにより、各駆動回路それぞれが、対
応の電源パッドから電流を対応の内部電源線へ供給する
ことができ、高速応答で内部電源電圧の低下を補償する
ことができる。また、電源パッドから電流を消費する回
路までの距離が短くなり、内部電源線の配線抵抗に起因
する電圧降下を抑制することができる。
ッドを配設することにより、各駆動回路それぞれが、対
応の電源パッドから電流を対応の内部電源線へ供給する
ことができ、高速応答で内部電源電圧の低下を補償する
ことができる。また、電源パッドから電流を消費する回
路までの距離が短くなり、内部電源線の配線抵抗に起因
する電圧降下を抑制することができる。
【0132】なお、この実施の形態1および実施の形態
2を組合せることも可能である。すなわち、駆動回路を
活性化指示信号に応答して選択的に活性状態とするとと
もに、この活性化指示信号に従ってレベルシフト回路1
02における電流経路を遮断する。このようなアクティ
ブサイクル時にのみ活性化される駆動回路を利用する場
合、図9の駆動回路領域にアクティブ駆動回路が配設さ
れる。また、領域110において、基準電圧発生回路、
チューニング回路およびスタンバイ時に活性化されるス
タンバイ駆動回路が配設されることになる。
2を組合せることも可能である。すなわち、駆動回路を
活性化指示信号に応答して選択的に活性状態とするとと
もに、この活性化指示信号に従ってレベルシフト回路1
02における電流経路を遮断する。このようなアクティ
ブサイクル時にのみ活性化される駆動回路を利用する場
合、図9の駆動回路領域にアクティブ駆動回路が配設さ
れる。また、領域110において、基準電圧発生回路、
チューニング回路およびスタンバイ時に活性化されるス
タンバイ駆動回路が配設されることになる。
【0133】また上記実施の形態1および2において、
外部電源電圧を降圧して内部電源電圧を生成する内部降
圧回路について説明している。しかしながら、この外部
電源電圧を別の電圧に変換し、この電圧が内部回路で利
用される構成において、電圧変換回路構成が、内部降圧
回路と同じである限り、本発明は適用可能である。
外部電源電圧を降圧して内部電源電圧を生成する内部降
圧回路について説明している。しかしながら、この外部
電源電圧を別の電圧に変換し、この電圧が内部回路で利
用される構成において、電圧変換回路構成が、内部降圧
回路と同じである限り、本発明は適用可能である。
【0134】また、半導体装置としては、ダイナミック
・ランダム・アクセス・メモリ(DRAM)に限定され
ず、内部降圧回路を利用する回路であればよい。また、
さらに、半導体装置として、内部降圧回路と同様の構成
を備える電圧変換回路を有する装置であれば、本発明は
適用可能である。
・ランダム・アクセス・メモリ(DRAM)に限定され
ず、内部降圧回路を利用する回路であればよい。また、
さらに、半導体装置として、内部降圧回路と同様の構成
を備える電圧変換回路を有する装置であれば、本発明は
適用可能である。
【0135】
【発明の効果】以上のように、この発明に従えば、基準
電圧発生回路およびスタンバイ降圧回路または基準電圧
発生回路およびチューニング回路を比較的面積的に余裕
のある周辺部に配置し、電流を消費する回路近傍にそれ
ぞれ、実際に電流を供給して内部電圧を生成するアクテ
ィブ降圧回路または駆動回路を配置しているため、チッ
プ面積を増加させることなくまた、他回路の配線レイア
ウトに悪影響を及ぼすことなく効率的に内部電源電圧発
生回路を配置することができる。
電圧発生回路およびスタンバイ降圧回路または基準電圧
発生回路およびチューニング回路を比較的面積的に余裕
のある周辺部に配置し、電流を消費する回路近傍にそれ
ぞれ、実際に電流を供給して内部電圧を生成するアクテ
ィブ降圧回路または駆動回路を配置しているため、チッ
プ面積を増加させることなくまた、他回路の配線レイア
ウトに悪影響を及ぼすことなく効率的に内部電源電圧発
生回路を配置することができる。
【図1】 この発明の実施の形態1に従う半導体装置の
例を概略的に示す図である。
例を概略的に示す図である。
【図2】 図1に示すスタンバイ降圧回路の構成を概略
的に示す図である。
的に示す図である。
【図3】 図1に示すアクティブ降圧回路の構成を概略
的に示す図である。
的に示す図である。
【図4】 図1に示すコラム系制御回路が制御するコラ
ム系回路の構成を概略的に示す図である。
ム系回路の構成を概略的に示す図である。
【図5】 この発明の実施の形態1における配線レイア
ウトを概略的に示す図である。
ウトを概略的に示す図である。
【図6】 この発明の実施の形態1の変更例における配
線レイアウトを概略的に示す図である。
線レイアウトを概略的に示す図である。
【図7】 この発明の実施の形態2において用いられる
駆動回路の構成を概略的に示す図である。
駆動回路の構成を概略的に示す図である。
【図8】 (A)は、図7に示すチューニング回路の構
成一の例を概略的に示し、(B)は、図7に示す基準電
圧発生回路の構成の一例を示す図である。
成一の例を概略的に示し、(B)は、図7に示す基準電
圧発生回路の構成の一例を示す図である。
【図9】 この発明の実施の形態2に従う半導体装置の
全体のレイアウトを概略的に示す図である。
全体のレイアウトを概略的に示す図である。
【図10】 この発明の実施の形態2における配線レイ
アウトを概略的に示す図である。
アウトを概略的に示す図である。
【図11】 従来の内部降圧回路の構成を概略的に示す
図である。
図である。
【図12】 従来の内部降圧回路の変更例の構成を概略
的に示す図である。
的に示す図である。
1 チップ、2 第1の中央領域、3 第2の中央領
域、4,4a,4b,4c,4d メモリアレイ、5
a,5b,5c,5d コラム系制御回路、6 中央制
御回路領域、7 入力バッファ回路領域、8 データ入
出力回路領域、10基準電圧スタンバイ降圧回路領域、
11,12a,12b アクティブ降圧回路領域、1
3,14a,14b,15 電源パッド、6a 中央制
御回路、8aデータ入出力回路、10a 基準電圧発生
回路、10b スタンバイ降圧回路、11a,12a
a,12ba アクティブ降圧回路、10ba,10b
b スタンバイ降圧回路、90 基準電圧発生回路、9
5 内部電源線、100 駆動回路、102 レベルシ
フト回路、104 内部電圧調整回路、106 チュー
ニング回路、110 基準電圧・チューニング回路領
域、111,112a,112b 駆動回路領域、11
3,114a,114b,115 電源パッド、132
aa,132ab,132ba,132bb,136
a,136b 内部電源線。
域、4,4a,4b,4c,4d メモリアレイ、5
a,5b,5c,5d コラム系制御回路、6 中央制
御回路領域、7 入力バッファ回路領域、8 データ入
出力回路領域、10基準電圧スタンバイ降圧回路領域、
11,12a,12b アクティブ降圧回路領域、1
3,14a,14b,15 電源パッド、6a 中央制
御回路、8aデータ入出力回路、10a 基準電圧発生
回路、10b スタンバイ降圧回路、11a,12a
a,12ba アクティブ降圧回路、10ba,10b
b スタンバイ降圧回路、90 基準電圧発生回路、9
5 内部電源線、100 駆動回路、102 レベルシ
フト回路、104 内部電圧調整回路、106 チュー
ニング回路、110 基準電圧・チューニング回路領
域、111,112a,112b 駆動回路領域、11
3,114a,114b,115 電源パッド、132
aa,132ab,132ba,132bb,136
a,136b 内部電源線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/10 311
Claims (13)
- 【請求項1】 スタンバイサイクルとアクティブサイク
ルとを有する半導体装置であって、 前記半導体装置のチップ上配置領域の周辺部に配置さ
れ、前記スタンバイサイクルおよびアクティブサイクル
の間動作して外部電源電圧を降圧して内部電源線上に内
部電源電圧を生成するスタンバイ降圧回路、および前記
スタンバイ降圧回路の配置領域と異なる領域に配置さ
れ、前記アクティブサイクル時に活性化されて、前記外
部電源電圧を降圧して前記内部電源電圧を前記内部電源
線上に生成する少なくとも1つのアクティブ降圧回路を
備える、半導体装置。 - 【請求項2】 前記アクティブ降圧回路近傍に配置さ
れ、前記アクティブサイクル時前記アクティブ降圧回路
からの内部電源電圧を一方動作電源電圧として動作し、
外部から与えられる制御信号を受けて内部制御信号を生
成する中央制御回路をさらに備える、請求項1記載の半
導体装置。 - 【請求項3】 行列状に配列される複数のメモリセルを
有するメモリアレイと、 外部からの制御信号に従って前記メモリアレイのメモリ
セル列の選択に関連する動作を制御する列系制御回路と
をさらに備え、前記列系制御回路は、前記アクティブ降
圧回路近傍に配置され、前記内部電源線上の内部電源電
圧を一方動作電源電圧として動作する、請求項1記載の
半導体装置。 - 【請求項4】 前記周辺部の領域に配置され、基準電圧
を生成する基準電圧発生回路をさらに備え、 前記アクティブ降圧回路および前記スタンバイ降圧回路
の各々は、前記基準電圧と前記内部電源線上の内部電源
電圧に対応する電圧とを比較し、該比較結果に従って前
記外部電源電圧が供給されるノードから前記内部電源線
へ電流を供給する内部電圧調整回路をさらに備える、請
求項1ないし3のいずれかに記載の半導体装置。 - 【請求項5】 前記半導体装置配置領域は、第1の方向
に沿って延在しかつ前記第1の方向と直交する第2の方
向に関して中央部に配置される第1の中央領域と、前記
第2の方向に沿って延在しかつ前記第1の方向について
の中央に配置される第2の中央領域とにより4つの領域
に分割され、 前記スタンバイ降圧回路は、前記第1の中央領域の周辺
部に配置され、かつ前記アクティブ降圧回路は、少なく
とも前記第2の中央領域に配置される、請求項1記載の
半導体装置。 - 【請求項6】 前記アクティブ降圧回路は、複数個設け
られる、請求項1または5記載の半導体装置。 - 【請求項7】 前記少なくとも1つのアクティブ降圧回
路は、前記第1の中央領域の前記第2の中央領域に関し
て前記周辺部領域と対向する領域に配置されるアクティ
ブ降圧回路を含む、請求項5記載の半導体装置。 - 【請求項8】 前記スタンバイ降圧回路およびアクティ
ブ降圧回路各々に対応して近傍に配置され、前記外部電
源電圧を受けて対応の降圧回路へ供給する電源パッドを
さらに備える、請求項1ないし7のいずれかに記載の半
導体装置。 - 【請求項9】 チップ上に形成される半導体装置であっ
て、 前記チップ上の前記半導体装置配置領域周辺部の第1の
領域に配置され、基準電圧を発生する基準電圧発生回
路、および前記第1の領域と異なる第2の領域に配置さ
れ、各々が対応の内部電源線上に内部電源電圧を生成す
る複数の駆動回路を備え、前記駆動回路の各々は、対応
の内部電源線上の電圧をレベルシフトする、そのシフト
量が調整可能な可変レベルシフト回路と、前記可変レベ
ルシフト回路の出力電圧と前記基準電圧発生回路からの
基準電圧とを比較し、該比較結果に従って外部電源電圧
印加ノードから対応の内部電源線へ電流を供給する内部
電圧調整回路とを含み、さらに前記第1の領域に配置さ
れかつ前記複数の駆動回路の各々に共通に結合され、前
記複数の駆動回路の各々の可変レベルシフト回路のレベ
ルシフト量を設定するチューニング回路を備える、半導
体装置。 - 【請求項10】 前記可変レベルシフト回路の各々は、
対応の内部電源線上の電圧をその抵抗値が調整可能な抵
抗素子によりレベルシフトして低下させる抵抗回路を含
み、 前記チューニング回路は、ヒューズ素子の溶断により各
前記抵抗回路の抵抗素子の抵抗値を調整する信号を発生
するヒューズプログラマブル回路を含む、請求項7記載
の半導体装置。 - 【請求項11】 前記チップは、第2の方向についての
中央に配置されかつ第1の方向に沿って延在する第1の
中央領域と、前記第1の方向についての中央に配置され
かつ前記第2の方向に沿って延在する第2の中央領域と
により4つの領域に分割され、前記第1の領域は前記第
1の中央領域の周辺部に配置されかつ前記駆動回路は少
なくとも前記第2の中央領域に配置される、請求項7ま
たは8記載の半導体装置。 - 【請求項12】 前記外部電源電圧印加ノードに結合さ
れる外部電源パッドは、各前記駆動回路に対応して対応
の駆動回路近傍に配置される、請求項9記載の半導体装
置。 - 【請求項13】 前記複数の駆動回路は、前記第1の中
央領域に前記第2の中央領域に関して前記第1の領域と
対向する領域に配置される駆動回路を含む、請求項9記
載の半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8347664A JPH10189877A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置 |
TW086106943A TW368747B (en) | 1996-12-26 | 1997-05-23 | Semiconductor device |
KR1019970030868A KR100276399B1 (ko) | 1996-12-26 | 1997-07-03 | 반도체장치 |
US08/904,592 US5862096A (en) | 1996-12-26 | 1997-08-01 | Semiconductor memory device having optimally arranged internal down-converting circuitry |
CNB02107979XA CN1267994C (zh) | 1996-12-26 | 1997-09-04 | 半导体装置 |
CN97118410A CN1104052C (zh) | 1996-12-26 | 1997-09-04 | 半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8347664A JPH10189877A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10189877A true JPH10189877A (ja) | 1998-07-21 |
Family
ID=18391756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8347664A Pending JPH10189877A (ja) | 1996-12-26 | 1996-12-26 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5862096A (ja) |
JP (1) | JPH10189877A (ja) |
KR (1) | KR100276399B1 (ja) |
CN (2) | CN1104052C (ja) |
TW (1) | TW368747B (ja) |
Cited By (2)
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KR100859234B1 (ko) * | 2000-06-22 | 2008-09-18 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로 |
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KR20000032290A (ko) * | 1998-11-13 | 2000-06-15 | 윤종용 | 멀티-뱅크 구조를 가지는 반도체 메모리 장치 |
US6661279B2 (en) | 2001-04-11 | 2003-12-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage |
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KR100735010B1 (ko) * | 2005-09-08 | 2007-07-03 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 위한 전압 발생회로 |
KR100715147B1 (ko) | 2005-10-06 | 2007-05-10 | 삼성전자주식회사 | 전류소모를 감소시키는 내부전원전압 발생회로를 가지는멀티칩 반도체 메모리 장치 |
KR100802073B1 (ko) * | 2006-05-31 | 2008-02-12 | 주식회사 하이닉스반도체 | 반도체메모리소자의 내부전압 공급장치 |
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JP2008159128A (ja) * | 2006-12-22 | 2008-07-10 | Elpida Memory Inc | 半導体記憶装置 |
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