KR19980018899A

KR19980018899A - 충전 펌프 및 제어 게이트 구동기 회로 (Control gate driver circuit for a non-volatile memory and memory using same)

Info

Publication number: KR19980018899A
Application number: KR1019970040116A
Authority: KR
Inventors: 브루스 엘. 몰텐; 양밍 수; 쿠오-퉁 창
Original assignee: 빈센트 비. 인그라시아; 모토로라 인코포레이티드
Priority date: 1996-08-23
Filing date: 1997-08-22
Publication date: 1998-06-05
Also published as: KR100518096B1; JP3827418B2; JPH1083692A; TW377444B

Abstract

본 발명의 비휘발성 메모리 제어 회로는 소거 전압, 양의 프로그램 전압 및, 음의 프로그램 공급을 수신한다. 제어 회로는 바이어스 회로를 통해 바이어스 전압을 발생한다. 선택된 메모리 셀에 대한 프로그램 싸이클 동안에, 음의 프로그램 공급은 제어 게이트선에 제공된다. 비선택 메모리 셀에 대한 프로그램 싸이클 동안에는 양의 프로그램 전압이 제어 게이트선에 공급된다. 선택된 메모리 셀에 대한 소거 싸이클 동안에는 바이어스 전압이 제어 게이트선에 공급된다.

비휘발성 메모리 어레이의 드레인 방해 문제와 대역 대 대역 누설을 개선하기 위한 방법을 제공하기 위해, 본 발명은 메모리 어레이의 물리적인 설계를 수정하기 보다는 메모리 어레이가 동작되는 방법을 수정한다.

본 발명에서는 비휘발성 메모리 어레이의 동작만이 변하기 때문에, 메모리 어레이의 배치를 변화시키거나 각 메모리 셀 구조에 대한 설계를 변경하는 것이 비용을 들여 할 필요가 없다.

Description

충전 펌프 및 제어 게이트 구동기 회로

본 발명은 일반적으로 비휘발성(non-volatile) 메모리 제어 회로에 관한 것으로, 특히 메모리 셀(cel1)의 제어 게이트에 양 및 음의 전압을 제공하는 비휘발성 메모리 제어 회로에 관한 것이다.

전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)는 전기 신호를 이용해 소거되고 프로그램되는 비휘발성 메모리 장치이다. EEPROM 장치는 전형적으로 각각이 개별적으로 프로그램되고 소거될 수 있는 수 천개의 메모리 셀을 포함한다. 일반적으로, EEPROM 셀은 플로팅 게이트(floating gate) 트랜지스터와 선택 트랜지스터를 포함한다. EEPROM내의 선택 트랜지스터는 소거되거나 프로그램되어야 하는 각 EEPROM 셀을 선택하는데 사용된다. 장치내의 플로팅 게이트 트랜지스터는 실제적으로 각 특정한 메모리 셀의 디지탈 값을 저장하는 트랜지스터이다.

셀을 프로그램하고 소거하기 위해서는 플로팅 게이트 트랜지스터의 플로팅 게이트 전극에 양 또는 음의 전하를 저장하는데 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 공지된 현상이 일반적으로 사용된다. 예를 들면, 프로그래밍은 플로팅 게이트 트랜지스터의 제어 게이트를 접지에 유지시키면서 선택 게이트 트랜지스터의 드레임과 게이트에 양의 전압을 인가함으로서 이루어진다. 그 결과로, 플로팅 게이트 트랜지스터의 플로팅 게이트로부터의 전자 터널이 드레인으로의 터널 유전체를 통해 플로팅 게이트를 양으로 충전된 상태로 남겨둔다.

EEPROM의 한 특정한 구성은 플래쉬(flash) EEPROM이다. 플래쉬 EEPROM은 전기적으로 소거되고 프로그램되는 능력을 제공하고, 일반적으로 증가된 회로 밀도를 갖는다. 이 증가된 회로 밀도는 전형적으로 단지 플래쉬 EEPROM 어레이를 블록 소거할 수 있는 것을 희생하여 이루어진다. 전형적으로 어레이는 단일 단계나 한 번의 플래쉬 동작으로 소거되고, 그래서 이를 플래쉬 EEPROM이라 칭한다.

플래쉬 EEPROM을 프로그램 및 소거하는데 필요한 고전압을 발생하기 위해서는 충전 펌프가 일반적으로 사용된다. 저전력 공급 전압을 요구하는 응용에서 충전 펌프를 사용하는 것은 더 낮은 동작 전압 응용이 보다 널리 사용되기 때문에 중요한 논의점이 된다. 그러나, 동작 전압이 강하될 때, 이 전압에서 동작될 수 있는 전하 펌프는 설계되기가 더 어렵다. 현재에는 플래쉬 EEPROM이 대략 2.7V의 전압으로 내려가 동작된다. 2.7V 이하에서 동작하는 플래쉬 EEPROM은 매우 바람직하지만, 현재에는 상업적으로 이용가능하지 않다. 종래 기술의 충전 펌프는 전형적으로 증가된 전압을 발생하는 선형 충전 펌프 스테이지를 갖는다. 선형 충전 펌프는 다수의 스테이지를 포함하고, 각 스테이지는 일반적으로 대략 양의 전압 공급 레일(rail)(Vdd)로 제한된 양만큼 이전에 발생되거나 이용가능한 전압을 충전할 수 있다. 예를 들어,3개의 이러한 충전 폄프 스테이지가 사용되고 Vdd가 3V이면, Vdd의 4배인 총 출력 전압은 로딩(loading)이 제공되지 않는 총 이용가능 출력 전압이 된다. 선형 충전 펌프의 사용에 있어 불편한 점은 면적 효율성이 비교적 낮다는 것이다. 면적 효율성은 실행된 충전 펌프가 발생된 전압에서 이용가능하게 갖는 전류량에 비교되는 충전 펌프를 실행할 때 취해진 총 공간으로 정의된다. 그러므로, 종래 기술에서는 증가된 면적 효율성의 충전 펌프에 대한 필요성이 존재한다.

셀의 소거 및 프로그램 상태는 제어 게이트에 큰 전압을 인가함으로서 결정되기 때문에, 이러한 전압 범위로 동작될 수 있는 구동기 회로를 설계하는 것이 어려워진다. 예를 들면, 집적 회로 지형이 감소되기 때문에, 구동 회로에서 트랜지스터의 게이트와 소스 또는 드레인 사이에 인가되는 고전압은 그 자체로 확실성 문제를 일으킨다. 부가하여, 다른 고전압을 인가할 필요가 있으므로 작은 회로 면적의 양으로는 실행되기 어렵다.

집적 회로 EEPROM 장치는 통상 CMOS(complimentary metal oxide semiconductor) 기술로 실행된다. CMOS 기술을 이용해, 소정의 도전형의 트랜지스터는 일반적으로 기판에 형성되고, 반대 도전형의 트랜지스터를 원하는 경우에는 웰(wel1) 또는 튜브(tub)로 공지된 영역이 기판내에 형성되어야 하고 그 웰 또는 튜브내에 트랜지스터가 순차적으로 형성된다. 그러나, 이러한 매우 높은 전압에 노출되는 것은 웰과 기판 사이의 여진 다이오드(parasitic diode)가 손상될 수 있다. 음의 전압에 노출되면, 여진 다이오드는 전방 바이어스(forward bias)된다.

예를 들어, 집적 회로 EPROM이 P-형 기판에 형성되면, 정상적인 N-채널 트랜지스터는 기판에 직접 형성될 수 있는 반면, P-채널 트랜지스터는 N-형 웰을 요구하게 된다. 그러나, N-채널 트랜지스터가 기판에 직접 형성되면, 음의 프로그램 또는 소거 전압으로의 노출로 여진 PN 다이오드는 전방 바이어스된다. 그래서, N-채널 트랜지스터는 P-웰에 놓일 필요가 있고 더 나아가서는 N-웰에 있게 된다. 이러한 웰 구조는 집적 회로 면적을 증가시켜 일반적으로 바람직하지 않다. 그래서, 폭넓게 다른 전압을 축적하지만 이를 최소의 회로 면적으로 행하는 제어 게이트 구동기 회로를 제공할 필요성이 존재한다.

도 1은 메모리 어레이(array)를 도시하는 도면.

도 2는 본 발명과 연관되어 사용될 수 있는 메모리 셀(cel1)의 단면도.

도 3은 본 발명에 따른 메모리 어레이를 동작하기 위한 한 방법을 설명하는 도표.

도 4는 부분적인 블록도와 부분적인 평면도 형태로 본 발명에 따른 메모리 모듈(module)을 설명하는 도면.

도 5는 부분적인 블록도, 부분적인 논리도 및, 부분적인 구성도 형태로 도 4의 메모리 모듈 중 판독과 연관된 디코드 및 감지 증폭기 일부를 설명하는 도면.

도 6은 도전 및 비도전 메모리 셀의 판독 싸이클과 연관된 다양한 신호의 타이밍도.

도 7은 블록도 형태로 도 4의 메모리 모듈에서 사용되기 위한 프로그래밍 구동기를 설명하는 도면.

도 8A 및 도 8B는 부분적인 논리도 및 부분적인 구성도 형태로 도 5 및 도 7을 참고로 설명되는 회로의 일부를 실행하는데 사용될 수 있는 특정한 회로를 설명하는 도면.

도 9는 부분적인 블록도, 부분적인 논리도 및, 부분적인 구성도 형태로 본 발명에 따라 제어 게이트 구동기 회로를 설명하는 도면.

도 10은 구성도 형태로 도 9의 펄스 회로 일부를 실행하는데 사용될 수 있는 특정한 회로를 설명하는 도면.

도 11은 부분적인 블록도 및 부분적인 구성도 형태로 본 발명에 따라 도 9의 제어 게이트 구동기 회로를 위한 공급 전압을 발생하는데 사용되는 충전 펌프를 설명하는 도면.

도 12는 부분적인 블록도 및 부분적인 구성도 형태로 도 11의 전압 이중 스테이지 중 하나를 설명하는 도면.

도 13은 도 12의 전압 이중 스테이지 동작을 이해하는데 유용한 신호의 타이밍도

도 14는 그래프 형태로 도 11의 충전 펌프의 각 스테이지에 연관된 캐패시턴스를설명하는 도면.

* 도면의 주요 부분에 대한 부호의 설명

900 : 제어 게이트 구동기 회로, 910 : 절연 회로/레벨 시프터, 920 : 바이어스 회로 , 930 : 음의 프로그램 전압 공급기, 940 : 펄스 회로, 950 : 디코더, 1120 : 충전 펌프, 1130 : 비선형 스테이지, 1140 : 전압 기준 발생 회로, 1150, 1160 : 선형 스테이지

본 발명에서, 제어 회로는 소거 전압, 양의 프로그램 전압 및 음의 프로그램 공급을 수신한다. 제어 회로는 바이어스 회로를 통해 바이어스 전압을 발생한다. 선택된 메 모리 셀에 대한 프로그램 싸이클 동안에, 음의 프로그램 공급은 제어 게이트선에 제공된다. 비선택 메모리 셀에 대한 프로그램 싸이클 동안에는 양의 프로그램 전압이 제어 게이트선에 공급된다. 선택된 메모리 셀에 대한 소거 싸이클 동안에는 바이어스 전압이 제어 게이트선에 공급된다.

본 발명은 비휘발성 메모리 어레이의 드레인 방해 문제와 대역 대 대역 누설을 개선하기 위한 방법을 제공한다. 이러한 문제점들을 해결하기 위해, 앞서 공지된 장치는 메모리 셀의 배치를 수정하거나 어레이내의 각 메모리 셀 또는 구조를 조정한다. 그러나, 본 발명은 메모리 어레이의 물리적인 설계를 수정하기 보다는 메모리 어레이가 동작되는 방법을 수정한다.

비휘발성 메모리 어레이의 동작만이 변하기 때문에, 메모리 어레이의 배치를 변화시키거나 각 메모리 셀 구조에 대한 설계를 변경하는 것이 비용을 들여 할 필요가 없다. 본 발명은 메모리 어레이에 대한 수정을 포함하지 않으므로, 특정한 EEPROM 셀 구조에만 제한되지 않는다. 이는 본 발명의 프로그램 및 판독 기술이 다양한 비휘발성 메모리 어레이 구조와 사용되는 것을 허용한다.

도 1을 참고로, 본 발명에 따라 비휘발성 메모리 셀을 프로그래밍하는 방법의 상세한 설명이 제공된다. 도 1은 각각이 절연 트랜지스터와 플로팅 게이트 트랜지스터를 갖는 각 메모리 셀로 구성되는 메모리 어레이(25)를 도시한다. 도 1은 비휘발성 메모리 어레이의 구성을 나타내도록 제공되고, 본 발명은 메모리 어레이(25)내에서 메모리 셀의 수나 이와 같은 정확한 구성에 제한되지 않는 것으로 이해되어야 한다. 본 발명의 많은 특성 중 하나는 다음의 동작 기술이 다양한 크기와 구성의 메모리 셀과 호환가능하다는 것이다.

이 특정예에서는 메모리 어레이(25)가 각 행이 4개의 셀을 갖는 두 행의 메모리 셀을 갖도록 배열된다. 점선 박스는 메모리 어레이(25)내에서 두 특정 메모리 셀의 요소를 식별하는데 사용된다. 다음의 논의를 위해서, 메모리 어레이(25)는 선택된 메모리 셀(10)과 선택되지 않은 메모리 셀(30)을 포함한다. 선택된 메모리 셀(10)은 프로그램되거나, 소거되거나, 또는 판독될 메모리 셀을 칭하고, 선택되지 않은 메모리 셀(30)은 인에이블되지 않고 잠재적으로 드레인 방해 현상의 영향을 받는 메모리 어레이(25)내에서의 부근 셀을 칭한다.

메모리 어레이(25)에서 각 메모리 셀은 제어 게이트선, 절연 게이트선, 소스선 및, 드레인선에 의해 인에이블된다. 이러한 신호선 모두는 메모리 어레이(25)의 동작 동안에 각 메모리 셀의 적절한 부분에 필요한 전압을 제공한다. 앞서 기술된 바와 같이, 본 발명의 실시예는 특정한 메모리 셀 구성에 제한되지 않는다. 그러나, 편의상 메모리 어레이(25)에서 사용될 수 있는 메모리 셀의 예로 특정한 메모리 셀 구조가 제공된다. 도 2는 각 메모리 셀 위치를 실행하는데 사용될 수 있는 메모리 셀(10)의 확대 단면도이다.

도 2에 도시된 바와 같이, 메모리 셀(10)은 두 개의 트랜지스터인 절연 트랜지스터(22)와 플로팅 게이트 트랜지스터(23)를 포함한다. 메모리 셀(10)의 구조 및 제작은 여기서 참고로 포함되고 1995년 11월 28일 창(Chang)에 부여된 미국 특허 5,471,422에서 설명된다. 절연 트랜지스터(22)는 소스 단자(12)와 드레인 단자(13) 사이의 채널을 변조하는데 사용되는 게이트 단자(19)를 갖는다. 플로팅 게이트 트랜지스터는 유전 물질(17)에 의해 플로팅 게이트 구조(18)로부터 전기적으로 절연된 게이트 단자(21)를 갖고, 게이트 단자(21)는 소스 단자(13)와 드레인 단자 (14) 사이의 채널을 변조하는 제어 게이트로 사용된다. 절연 트랜지스터(22)의 드 레인 단자(13)는 또한 플로팅 게이트 트랜지스터(23)의 소스 단자로 동작함을 주목한다. 트랜지스터(22 및 23)은 모두 기판(11)과 게이트 단자(19) 및 플로팅 게이트 구조(18) 사이에 전기적인 절연을 제공하는 공통 유전층(16)상에 형성된다.

앞서 공지된 비휘발성 메모리 어레이는 전형적으로 각 메모리 셀의 논리 상태를 저장하는 단일 플로팅 게이트 트랜지스터로 구성된 메모리 셀을 포함한다. 이러한 메모리 어레이는 일반적으로 특정한 열에서 모든 트랜지스터의 드레인 전압이 공유되고 게이트 전압이 공통된 행에서 모든 트랜지스터에 의해 공유되도록 구성된다. 각 메모리 셀을 프로그램하기 위해, 게이트 단자에는 음의 전압이 인가되고, 소스선은 접지되고, 드레인선에는 양의 전압이 인가된다. 어레이 구성에서는 선택된 플로팅 게이트 트랜지스터만이 게이트상의 음의 전압과 드레인상의 양의 전압을 가지므로, 프로그래밍을 촉진하도록 큰 전압 차동을 생성한다. 그러나, 프로그램되고 있는 메모리 셀과 같은 열에 있는 다른 플로팅 게이트 트랜지스터가 또한 드레인상에 양의 전압을 갖게 되는 것은 이미 공지되어 있다. 그러나, 선택되지 않은 메모리 셀은 게이트 단자에 인가된 음의 전압을 갖지 않는다. 그러므로, 이 프로그램되고 있는 메모리 셀 만큼 큰 전압 차동을 갖지 않고, 계속 드레인 방해 문제점을 유도할 만큼 큰 전압 차동을 갖는다.

본 발명의 프로그래밍 기술은 모든 비선택 메모리 셀에 주어진 전압 차동을 줄임으로서 앞서 공지된 메모리 어레이의 이러한 결점을 해결한다. 다음의 예에 대해 다시 도 1을 참고로, 비선택 메모리 셀(30)이 방해받지 않고 남겨져 있는 동안에 선택된 메모리 셀(10)은 프로그램된다. 대부분의 신호선은 이러한 구조에 전압 전위를 제공하는데 사용되므로, 의도적으로 도 2에서 사용된 것과 같은 구조 요소 번호로 식별됨을 주목한다. 본 발명에 따라 선택된 메모리 셀(10)을 프로그램하기 위해서는 약 -5V 내지 -15V인 음의 전압이 제어 게이트선인 게이트 단자(21)에 인가된다. 드레인선(14)은 플로팅 게이트 트랜지스터(23)의 드레인 단자(14)에 약 0.1V 내지 10V인 양의 전압을 인가하는데 사용된다. 절연 게이트선(19)은 전형적으로 0V로 접지되거나, 절연 트랜지스터(22)를 OFF 상태로 만들기에 충분히 낮은 전압을 갖는다. 선택 메모리 셀(10)과 비선택 메모리 셀(30) 모두에 의해 공유되는 소스선(12)은 약 -5V 내지 5V의 전압 전위를 갖는다.

본 발명은 선택된 메모리 셀(10)이 프로그램되고 검증되고 있을 때 선택되지 않은 메모리 셀 (30)의 단자에 다른 전압을 인가함으로서 종래 기술과 다르다. 선택되지 않은 트랜지스터의 게이트 단자를 접지시키는 대신에, 약 0.1V 내지 1OV인 전압이 제어 게이트선(32)을 이용해 선택되지 않은 메모리 셀(30)에 인가된다. 게이트 단자(32)에서의 전압 전위는 게이트 단자(21)에서 보다 더 높은 약 0.1V 내지 20V이므로. 선택되지 않은 메모리 셀(30)에서의 드레인 방해 문제점이 많이 개선된다. 종래 기술에서와 같이 접지되는 것에 반대되어 선택되지 않은 게이트의 게이트 단자에 양의 전압이 인가되므로, 선택되지 않은 게이트의 드레인 단자를 따라 수직 필드가 상당히 줄어든다.

본 발명의 프로그래밍 기술은 각 메모리 셀에서 단일 플로팅 게이트 트랜지스터를 갖는 앞서 공지된 메모리 어레이와 사용될 수 없음이 지적되어야 한다. 이러한 앞서 공지된 메모리 셀은 절연 트랜지스터를 갖지 않기 때문에, 단일 플로팅 게이트 트랜지스터는 메모리 어레이에 주어지는 모든 전압에 노출된다. 선택되지 않은 메모리 셀의 게이트 단자에 양의 전압이 인가되면, 전압은 모든 플로팅 게이트 트랜지스터의 소스 및 드레인 사이에 채널을 유도한다. 이러한 전류 흐름은 많은 양의 전력을 소모할 뿐만 아니라, 선택되지 않은 트랜지스터가 HCI(hot carrier injection)으로 인해 프로그램되게 한다.

본 발명의 프로그래밍 기술은 드레인 방해 문제로부터 선택되지 않은 메모리셀을 보호할 뿐만 아니라, 충전 폄프로부터 흐르는 전류량을 줄인다. 선택되지 않은 모든 메모리 셀의 드레인 단자에서 수직 전기장을 줄임으로서, 기판에서 드레인 단자로 전해지는 전류량이 상당히 줄어든다. 이는 실제로 프로그램 순차 동안에 충전 펌프에 의해 제공되도록 요구되는 전류량을 줄인다. 그러므로, 본 발명은 메모리 어레이의 최종 제작 비용을 줄이는 작은 충전 펌프를 이용해 비휘발성 메모리 어레이가 설계되는 것을 허용한다.

본 발명은 또한 선택된 메모리 셀(10)이 일단 프로그램되면 메모리 어레이(25)를 판독하는 개선된 기술을 제공한다. 선택된 메모리 셀(10)에 저장된 값을 판독하기 위해서는 약 0.1V 내지 5V 전압이 드레인선(14)과 제어 게이트선(21)에 놓인다. 전력 공급 전압(Vdd)은 절연 게이트선(19)에 놓이고, 소스선(12)은 접지된다. 일단 전압이 설정되면, 플로팅 게이트 트랜지스터(23)를 통과하는 전류는 메모리 셀(10)의 상태를 결정하도록 측정된다.

앞서 공지된 판독 기술은 공통적으로 판독 동작 동안에 선택되지 않은 메모리 위치의 게이트 단자를 접지시킨다. 접지 전위에서도 각 메모리 셀을 통과하는 일부 한정된 양의 누설 전류가 있다. 큰 어레이 구성에서는 이러한 여진 누실이 판독 동작의 전력 소모를 증가시키게 된다. 그러나, 본 발명은 이러한 메모리 셀이 도전되지 않음을 보장하도록 비선택 메모리 셀의 절연 트랜지스터 게이트 단자에 공지된 전압 레벨을 놓는다. 예를 들면, 절연 게이트선(31)은 비선택 메모리 셀(30)이 도전되는 것을 방지하도록 접지된다. 이는 충전 펌프에 의해 필요로 되는 전류량을 줄일 뿐만 아니라 메모리 어레이(25)의 전력 소모를 줄인다. 본 발명의 이러한 특성은 비선택 메모리 위치의 제어 게이트가 임의의 전압 전위에 있도록 허용한다. 비선택 메모리 위치는 절연 트랜지스터에 의해 전기적으로 절연되므로 누설 전류에 기여되지 않는다.

도 3은 프로그램, 소거 및, 판독 동작 동안에 선택된 메모리 셀과 비선택된 메모리 셀 모두에 대한 특정한 세트의 조건을 설명하도록 제공된다. 이 특정예는 본 발명에 의해 제공되는 범위내에 들고 출원인 발명의 경계를 결정할 때 어떠한 방법으로도 도 3이 제한되는 것으로 고려되어서는 안됨을 주목한다.

도 4는 본 발명에 따른 메모리 모듈(module)(400)을 부분적인 블록도 및 부분적인 평면도 형태로 설명한다. 메모리 모듈(400)은 일반적으로 제어 및 예비디코드부(410), 저전압 워드 디코드부(420 및 460), 고전압 워드 디코드부(430 및 470), 고전압 예비 디코드부(432 및 472), 비트 셀 어레이(440 및 480), 또한 감지 증폭 기 (앰프)부(450)를 포함한다. 제어 및 예 비 디코드부(410 )는 ADDRESS/CONTROL로 칭하여진 어드레스 및 제어 정보 수신을 위한 입력, DATA로 칭하여진 신호를 도전시키기 위한 양방향성 단자, 또한 저전압 워드 디코드부(420 및 460), 고전압 예비 디코드부(432 및 472) 및, 감지 증폭기(450)에 연결된 출력을 갖는다. 저전압 워드 디코드부(420 및 460)은 비트 셀 어레이(440 및 480)에서 트랜지스터의 선택 게이트에 신호를 제공하도록 비트 셀 어레이(440)와 비트 셀 어레이(480)에 각각 연결된 출력을 갖는다. 고전압 예비 디코드부(432 및 472)는 고전압 워드 디코드부(430)와 고전압 워드 디코드부(470)에 각각 연결된 출력을 갖는다. 고전압 워드 디코드부(430)와 고전압 워드 디코드부(470)는 비트 셀 어레이(440 및 480)에 연결된다.

메모리 모듈(400)는 좌측 반의 비트 셀 어레이(440)와 우측 반의 비트 셀 어레이(480)를 갖는 플래쉬 EEPROM 메모리 어레이이다. 각 비트 셀 어레이는 각각이 제어 게이트선과 선택 게이트선 모두에 의해 나타내지는 행과, 비트선에 의해 나타내지는 열의 교차점에 위치하는 메모리 셀을 포함한다. 비트선은 대응하는 감지증폭기부(450)의 입력에 연결되어 8개의 열을 선택한다. 판독 모드 동안에 감지 증폭기부(450)는 8개의 선택된 비트선으로부터 신호를 감지하고, 감지된 신호를 제어 및 예비 디코드부(410)에 제공하여, 응답으로 DATA를 출력한다. 프로그램 모드 동안에는 DATA가 제어 및 예비 디코드부(410)를 통해 감지 증폭기부(450)로 전해지고, 대응하는 메모리 셀로의 프로그래밍을 위해 8개의 선택된 비트선으로 구동된다. 도 1의 메모리 셀과 동일한 두 개의 대표적인 메모리 셀(10 및 30)이 도 4에서 설명되므로, 같은 참고 번호가 지정된다. 본 논의에서는 선택 게이트 및 절연 게이트란 말이 교환가능하게 사용됨을 주목한다. 드레인 단자(14) 및 같은 열에 위치하는 다른 메모리 셀의 드레인 단자는 감지 증폭기부(450)에 연결된 비트선에 연결된다. 통상 선택된 메모리 셀로 흐르는 방향으로 표시되는 IBIT로 칭하여진 비트 셀 전류는 판독 싸이클과 연관되어, 판독 싸이클의 동작을 이후에 보다 상세히 이해하는데 유용하다.

설명되는 실시예에서, 메모리 모듈(400)은 마이크로제어기(도시되지 않은)의 일부인 마이크로제어기 코어(core)로의 연결을 위해 적용되는 모듈이다. 그러나, 메모리 모듈(400)은 또한 단일 칩의 플래쉬 메모리인 것으로 적용될 수 있음이 명백하다. 제어 및 예비 디코드 블록(410)은 마이크로제어기의 내부 버스로 연결되도록 적용되어, 그로부터 어드레스 및 제어 신호를 수신하는 입력과 마이크로제어기의 내부 버스 중 데이터부로의 양방향성 연결을 포함한다. DATA는 메모리 모듈(400)의 조직에 따라 임의의 수의 신호를 포함할 수 있지만, 설명되는 실시예에서 8개의 데이터 신호를 포함한다.

제어 및 예비 디코드 블록(410)은 수개의 기능을 실행한다. 제어 및 예비 디코드부(410)는 메모리 모듈(400)의 다른 동작을 인에이블시키기 위한 다양한 레지스터를 포함한다. 이러한 동작은 이에 제한되지는 않지만, 충전 펌프 인에이블, 기록 인에이블 및, 소거 인에이블을 포함한다. 부가하여, 제어 및 예비 디코드 블록(410)은 ADDRESS/CONTROL을 수신하고 어드레스를 전부 디코드하는데 요구되는 디코드 기능의 일부를 실행하는 논리를 포함한다. 제어 및 예비 디코드 블록(410)은 또한 이후 도 11에서 설명될 충전 펌프(1120)와 연관되는 전압을 포함하는 다양한 전력 신호의 경로를 지정하기 위한 스위칭 기능을 포함한다. 판독 또는 프로그램 싸이클에 응답해, 제어 및 예비 디코드 블록(410)은 또 다른 디코드를 위해 저전압 워드 디코드 블록(420 및 460)에 프리디코딩된 어드레스를 제공한다. 부가적인 디코드는 전부 디코드된 선택 게이트 구동 신호가 그로부터 출력될 수 있도록 더 실행된다.

부가하여, 저전압 워드 디코드 블록(420 및 460)은 비트 셀 어레이(440 및 480)에 걸쳐 프리디코딩된 신호를 고전압 워드 디코드 블록(430 및 470)에 제공한다. 예를 들어, 도 4는 저전압 워드 디코드부(420)가 비트 셀 어레이(440)를 걸쳐 고전압 워드 디코드부(430)에 제공하는 ''PREDECODED SIGNAL이라 칭하여진 예의 신호를 설명한다. 어레이의 두 끝부분 사이에서 저전압 및 고전압 디코더를 분리하 고 어레이내의 메모리 셀의 이용가능한 피치내에 고정된 신호선에서 프리디코딩된 신호를 전송함으로써, 메모리(400)는 디코드하는데 요구되는 회로 영역을 줄인다.

고전압 예비 디코드 블록(432 및 472)은 각각 고전압 워드 디코드 블록(430 및 470)에서 사용되기 위한 고전압 신호를 제공한다. 고전압 예비 디코드 블록(432 및 472) 각각은 +5V, +15V 및, -12V를 포함하는 3개의 입력 전력 공급 전압을 수신하고, 부가하여 어드레스 일부와 다양한 제어 신호를 수신한다. 고전압 예비 디코드 블록(432 및 472)은 응답하여 각각 고전압 워드 디코드 블록(430 및 470)에 고전압 프리디코딩된 어드레스 신호를 제공한다. 고전압 워드 디코드 블록(430 및 470)은 고전압 워드 디코드 블록(420 및 460)과 고전압 예비 디코드 블록(432 및 472) 모두로부터 프리디코딩된 신호를 수신하여, 실제로 선택된 행에서의 트랜지스터 제어 게이트를 구동시킨다. 제어 게이트는 상기의 도 3을 참고로 설명된 바와 같이 적절한 전압으로 구동된다.

각 비트 셀 어레이(440 및 480)은 메모리 모듈(400)의 각 절반 부분내에서 워드선과 비트선의 유일한 교차점에 위치하는 각 비트 셀을 포함한다. 예를 들면, 비트 셀 어레이(440 및 480)는 각각 256 워드선 대 512 비트선으로 조직된다. 각 워드선에 대해서는 유일한 제어 및 선택 게이트 신호가 사용됨을 주목한다. 512비트선 각각은 감지 증폭기부(450)에 비트선 신호를 제공한다. 도 1의 메모리 셀(10 및 30)에 대응하는 각 쌍의 비트셀은 비트 셀 어레이(440)내에 도시되므로, 같은 참고 번호로 표시된다.

감지 증폭기부(450)는 64개의 감지 증폭기를 포함하고 제어 및 예비 디코드부(410)로의 양방향성 연결을 갖는다. 64개 감지 증폭기 각각은 8개의 비트선에 연결되고, 예비 디코드부(410)로부터의 디코드 정보를 근거로 판독 모드 동안에 8대 1 멀티플렉스(multiplex) 기능을 실행한다. 프로그램 모드나 소거 모드 동안에는 1 대 8 디멀티플렉스(demultiplex) 기능이 발생됨을 주목한다. 64개 감지 증폭기로부터의 8개 멀티플렉스 처리된 출력은 8비트 출력을 제공하도록 더 선택된다. 본 발명의 한 특성에 따라, 감지 증폭기 일부는 프로그램 싸이클 동안에 데이터를 저장하는데 더 사용되어, 도 8을 참고로 이후 더 상세히 설명될 바와 같이 집적 회로 면적을 절약한다.

판독 싸이클 동안에, 제어 및 예비 디코드 블록(410)은 판독 싸이클을 지정하는 입력 어드레스 및 제어 신호를 수신한다. 그 싸이클 동안, 제이 및 예비 디코드 블록(410)은 어레이(440) 또는 어레이(480)만이 활성화되도록 한 바이트의 메모리 셀이 좌측 또는 우측 반쪽의 어레이에서 선택되는가 여부를 결정한다. 판독 싸이클 동안에, 모든 메모리 셀의 제어 게이트는 일정한 전압 레벨로 유지된다. 설명되는 실시예에서, 이 일정 레벨은 V_SS로 칭하여지는 전력 공급 전압 + V_TP로 표시된 P-채널 한계값 + 대략 200nV인 작은 부가 전압과 같다. V_SS는 대략 OV의 명목값을 갖는 약간 음인, 또는 접지된 공급 전력 전압 단자이다. 선택되지 않은 메모리 셀에서는 절연 게이트가 OV에 유지되는 반면, 선택된 메모리 셀에서는 절연 게이트가 V_DD로 칭하여지는 전력 공급 전압 단자의 값으로 구동된다. V_DD는 2.7V의 명목값을 갖는 약간 양인 전력 공급 전압 단자이지만, 이의 실제값은 본 발명에 따라 대략 1.8V로 낮아질 수 있다. 이러한 전압은 비트 셀 어레이 중 한 워드선을 선택한다. 예를 들어, 메모리 셀(10)이 존재하는 워드선이 선택되면, 선택 게이트 1 SGl은 V_DD의 전압으로 구동되고 제어 게이트 1 CG1은 일정한 레벨로 유지된다. 그 결과로, 메모리 셀(10)의 콘덕턴스가 비트선(14)을 방전시키도록 동작된다. 그러나, 메모리 셀(30)의 제어 게이트(CG2)가 일정(DC) 레벨로 유지될 때, 절연 게이트는 대략 OV로 구동된다.

기록 싸이클로 공지된 프로그램 싸이클 동안에, 제어 및 예비 디코드 블록(410)은 기록 싸이클이 진행중인 것을 나타내는 어드레스 및 제어 신호를 수신하고, 판독 싸이클에서와 같이 디코드된 어드레스 신호를 제공한다. 그러나, 기록 싸이클 동안에 데이터의 흐름은 반대로 된다. 감지 증폭기부(450)내의 감지 증폭기는 입력 데이터를 래치(latch)시키고 입력 데이터를 선택된 비트선에 구동시킴으로서 부가 기능을 실행한다. 기록 싸이클 동안에, 선택된 워드선상의 메모리 셀은 적절한 고전압 워드 디코드 블록(430 또는 470)에 의해 OV로 구동된 절연 게이트와 -12V로 구동된 제어 게이트를 갖는다. 그러나, 선택되지 않은 워드선상의 메모리셀은 OV로 구동된 절연 게이트와 3.5V로 절연된 제어 게이트를 갖는다. 3.5V의 전압은 5V 충전 펌프를 적절한 크기의 N-채널 트랜지스터의 N-채널 트랜지스터 한계값 V_TN과 같은 양만큼 줄임으로서 구해짐을 주목한다. 판독 싸이클 동안에는 메모리 셀(10)이 활성화 워드선에 있는가 여부를 절연 게이트 전압이 결정하고, 반면에 프로그램 모드에서는 셀(10)이 활성화 워드선에 있는가 여부를 제어 게이트 전압이 결정한다.

소거 싸이클 동안에는 선택된 워드선, 즉 워드선 중 선택된 블록이나 전체적인 비트 셀 어레이가 소거된다. 소거에 대한 옵션 선택은 실시예마다 변하게 됨을 주목한다. 소거 싸이클 동안에, 제어 게이트에 구동된 전압은 선택된 워드선내의 메모리 셀이 소거되는가 여부를 결정한다. 선택된 워드선내의 메모리 셀은 충분한 양의 시간 동안에 고전압 워드 디코드 블록(430 또는 470)에 의해 15V로 구동된 제어 게이트를 갖는다. 선택된 워드선에서 메모리 셀의 제어 게이트에 인가된 15V는 대략 50ms 동안 유지되어야 함을 주목한다. 마이크로제어기 코어와 사용되도록 적용되는 메모리 모듈(400)에서는 마이크로제어기 코어에 의해 50ms가 결정되어, 이 시간이 경과될 때까지 메모리 모듈(400)이 억세스되지 않음을 보장하여야 한다. 그러나. 메모리 모듈(400)이 독립형 메모리로 실행되면, 소거 모드 동안에 경과된 시간을 측정하는 칩상의 타이머를 포함하는 것이 바람직하다. 소거 모드 동안에, 선택된 워드선의 절연 게이트는 V_DD의 전압으로 구동된다. 또한 소거 모드 동안에는 모든 비트선이 OV의 전압으로 유지된다. 절연 게이트를 V_DD의 값에 유지시키면 채널에 걸쳐 보다 균일하게 터널링이 일어나 확실성을 개선할 수 있다.

도 5는 부분적인 블록도, 부분적인 논리도 및, 부분적인 구성도 형태로 도 4의 메모리 모듈(400) 중 디코드 및 감지 증폭기부(감지 증폭기)(500)를 설명한다. 감지 증폭기(500)는 도 4에서 설명된 감지 증폭기(SA1 내지 SAN)으로 표시된다. 감지 증폭기(500)는 디코드 논리부(510 및 520), P-형 MOS 트랜지스터(542, 544, 562, 564), 인버터(546 및 566), 전류원(548, 550, 568 및 570), 또한 전압 비교기(530)를 포함한다. 디코드 논리부(510)는 트랜지스터(512 및 513)을 포함하는 다수의 N-형 MOS 트랜지스터, 선택 회로(515) 및, 한계 전압 비교기(511)를 포함한다. 트랜지스터(512)는 게이트, 비트 셀 어레이(440)로부터 다수의 비트선 중 하나를 수신하는 제 1 전류 전극 및, 제 2 전류 전극을 갖는다. 트랜지스터(513)는 게이트, 비트 셀 어레이(440)로부터 다수의 비트선 중 하나를 수신하는 제 1 전류 전극 및, 제 2 전류 전극을 갖는다. 선택 회로(515)는 전송 전극(518 및 517)을 포함하는 다수의 전송 게이트를 갖는다. 전송 게이트(518)는 제어 및 디코드부(410)에 연결된 양 및 음의 제어 전극, 트랜지스터(513)의 제 2 전류 전극에 연결된 제 1 전류 전극 및, lNA라 칭하여지는 노드(531)에 연결된 제 2 전류 전극을 갖는다. 전송 게이트(517)는 제어 및 디코드부(410)에 연결된 양 및 음의 제어 전극, 트랜지스터(512)의 제 2 전류 전극에 연결된 제 1 전류 전극 및, 노드(INA)(531)에 연결된 제 2 전류 전극을 갖는다.

디코드 논리(520)는 트랜지스터(522 및 523)을 포함하는 다수의 N-형 MOS 트랜지스터, 선택 회로(525) 및, 한계 전압 발생기(521)를 갖는다. 트랜지스터(522)는 게이트, 비트 셀 어레이(480)로부터 다수의 비트선 중 하나를 수신하는 제 1 전류 전극 및, 제 2 전류 전극을 갖는다. 트랜지스터(523)는 게이트, 비트 셀 어레이(480)로부터 다수의 비트선 중 하나를 수신하는 제 1 전류 전극 및, 제 2 전류 전극을 갖는다. 선택 회로(525)는 전송 게이트(528 및 527)을 포함하는 다수의 전송 게이트를 갖는다. 전송 게이트(528)는 제어 및 디코드부(410)에 연결된 양 및 음의 제어 전극, 트랜지스터(523)의 제 2 전류 전극에 연결된 제 1 전류 전극 및, INB로 칭하여지는 노드(532)에 연결된 제 2 전류 전극을 갖는다. 전송 게이트(527)는 제어 및 디코드부(410)에 연결된 양 및 음의 제어 전극, 트랜지스터(522)의 제 2 전류 전극에 연결된 제 1 전류 전극 및, 노드(INB)에 연결된 제 2 전류 전극을 갖는다.

트랜지스터(542)는 게이트, V_DD에 연결된 소스 및, 드레인을 갖는다. 트랜지스터(544)는 노드(INA)(531)에 연결된 게이트, 트랜지스터(542)의 드레인에 연결된 소스 및, 노드(lNA)에 연결된 드레인을 갖는다. 인버터(546)는 RIGHT ARRAY ENABLE(584)로 칭하여지는 신호를 수신하는 입력 단자와, 트랜지스터(542)의게이트에 연결된 출력 단자를 갖는다. 전류원(548)은 신호 LEFT ARRAY ENABLE (580)을 수신하는 인에이블 입력 단자, V_DD에 연결된 제 1 전류 단자 및, 노드(INA)(531)에 연결된 제 2 전류 단자를 갖는다. 전류원(550)은 신호 RlGHT ARRAY ENABLE(584)을 수신하는 인에이블 입력 단자, 노드(INA)(531)에 연결된 제 1 전류 단자 및, Vss에 연결된 제 2 전류 단자를 갖는다.

P-형 MOS 트랜지스터(562)는 게이트, V_DD에 연결된 소스 및, 드레인을 갖는다 .P-형 트랜지스터(564)는 노드(lNA)에 연결된 게이트, 트랜지스터(562)의 드레인에 연결된 소스 및, 단자(lNA)에 연결된 드레인을 갖는다. 인버터(566)는 LEFT ARRAY ENABLE(584)을 수신하는 입력 단자와, 트랜지스터(562)의 게이트에 연결된 제 2 출력을 갖는다. 전류원(568)은 RIGHT ARRAY ENABLE(580)이라 칭하여지는 신호를 수신하는 인에이블 신호, V_DD에 연결된 제 1 전류 단자 및, 노드(INB)에 연결된 제 2 전류 단자를 갖는다. 전류원(570)은 LEFT ARRAY(584)라 칭하여지는 신호를 수신하는 인에이블 단자, 접지에 연결된 제 1 전류 단자 및, 노드(INA)에 연결된 제 2 전류 단자를 갖는다. 전압 비교기(530)는 COMPARE ENABLE(582)이라 칭하여지는 신호를 수신하는 제어 입력 단자, 노드(INA)에 연결된 제 1 입력 단자, 노드(lNB)에 연결된 제 2 입력 단자 및, DATA OUT (534)이라 칭하여지는 신호를 제공하는 출력 단자를 갖는다.

감지 증폭기(500)는 감지 증폭기(450) 중 한 감지 증폭기 부분을 나타낸다. 감지 증폭기(500)에서 설명된 소자는 판독 모드에 관련된 감지 증폭기 일부이다.

동작시 판독 싸이클의 시간 동안에, 전압 비교기(530)의 한 측에서 노드(531 및 532)의 전압 레벨은 도 5에서 도시되지 않은 회로에 의해 V_DD로 등화된다. 감지 증폭기(500)는 노드(INA)(531)와 노드(lNB)(532) 사이에 다른 충전 비율을 생성함으로서 전압 비교기(530)에서 비트 셀내의 적절한 저장 데이터 상태를 감지하고

응답으로 신호 DATA OUT(534)를 구동할 수 있다.

비트 셀 어레이(440)로부터 정보를 수신하기 위해 노드(INA)(531)가 선택되고, 어레이(440)의 비도전성 비트 셀이 선택되면, 노드(INA)(531)에는 충전 비율이 없다. 그 결과로, 비트 셀 어레이(480)로부터 정보를 수신하기 위해 선택되지 않은 노드(lNB)(532)는 소정의 비율로 충전하도록 허용되므로, 전압 비교기가 노드(lNA)(531)에서 보다 노드(lNB)(532)에서의 더 낮은 전압을 검출하도록 허용한다. 그 비교를 근거로, 전압 비교기(530)는 시스템에 의해 지정된 바와 같은 고논리 레벨이나 저논리 레벨 신호로 신호 DATA OUT(534)를 제공한다.

비트 셀 어레이(440)로부터 정보를 수신하기 위해 노드(INA)(531)가 선택되고, 어레이(440)의 도전성 비트 셀이 선택되면, 노드(INA)(531)에서는 방전 비율이 발생된다. 감지 증폭기(500)는 노드(INA)(531)에서의 방전 비율이 노드(INB)(532)에서의 방전 비율 보다 더 크도록 설계된다. 방전 비율에서의 이러한 차이는 전압 비교기(530)가 노드(INB)(532)에서 보다 노드(INA)(531)에서의 더 낮은 전압을 검출하도록 허용한다. 그 결과로, 전압 비교기(530)는 비도전성 비트 셀이 판독될 때 판독된 것에 상보되는 상태를 검출하게 된다.

데이터가 비트 셀 어레이(440)로부터 판독될 때 기준으로 동작하는 노드(INB)(532)의 방전 비율은 LEFT ARRAY ENABLE(580)이 판독 싸이클의 시작을 나타내도록 주장될 때 인에이블되는 전류원(570)에 의해 실질적으로 고정된 비율로 제어된다. 또한, 신호 LEFT ARRAY ENABLE(580)의 활성화는 전류원(548)을 인에이블시켜, 선택될 때 소정의 비율로 노드(INA)(531)를 충전하도록 전류를 제공한다. 전류원(548)이 노드(lNA)(531)로의 충전을 제공하는 비율은 비도전성 비트 셀이 어레이(440)에서 선택될 때 노드가 미리 충전된 V_DD전압을 유지하도록 하는 것이다. 부가하여, 전류원(548)이 노드(lNA)(531)로의 충전을 제공하는 비율은 도전성 비트가 감지될 때 노드(lNA)(531)에서의 방전 비율이 노드(INB)(532)에서의 방전 비율보다 더 크도록 전류원(570)의 방전 비율과 크기가 다르다.

전류원(548 및 570)의 관계는 노드(lNB)(532) 및 노드(INA)(531)가 방전될 때 전압 비교기(530)가 비트 셀의 도전 상태를 감지하도록 허용한다. 이러한 관계는

방전이 비교적 짧은 시간 주기에 걸쳐 발생되는 점에서, 높은 동작 주파수에서 동작할 때 유용하다. 시간을 지나 노드(531 및 532)가 완전히 OV로 방전되도록 허용되면, 감지 증폭기(500)는 도전성 비트 셀을 판독할 수 없고, 그에 의해 전압 비교기(530)가 정확한 데이터를 판독하는 것이 방지된다. 이 문제점을 해결하기 위해, 감지증폭기(500)는 다이오드가 연결된 P-채널 트랜지스터(564)와 인에이블 P-채널 트랜지스터(562)로 형성된 클램핑(clamping) 회로를 포함한다. 트랜지스터(562 및 564)는 소정의 전압으로 노드(lNB)(532)를 클램프시키므로, 전류원(570)이 완전히 노드(532)를 방전시키는 것을 방지한다. 그 결과로, 느린 시스템에서 노드(531 및 532)가 방전을 끝내는 경우, 노드(INB)(532)는 노드(lNA)(531) 보다 더 높은 전압 레벨을 유지하게 되어 전압차가 전압 비교기(530)에 의해 감지될 수 있다. 반대로, 비도전성 비트가 판독될 때, 노드(lNB)(532)는 노드(lNA)(531) 보다 더 낮은 전압이 된다.

상술된 방법으로 데이터를 감지하기 위해서는 어레이(440)내의 비트 셀로부터 감지된 전류를 노드(lNA)(531)에서의 전압으로 변환할 필요가 있다. 감지 증폭기(500)는 로딩 기능으로부터 전류-전압 변환 기능을 분리시키고 이를 선택 회로(515)의 다른 측에 분포함으로서 매우 낮은 전력 공급 전압에서의 동작을 허용하는 방법으로 이러한 감지 기능을 이룬다. 감지 증폭기(500)는 전압 강하를 발생하도록 더 낮은 전류를 갖는 종래의 기술에 반대되어, 전압 비교기(530)에서 감지된 전압 강하량을 최적화하는 것을 보장함으로서 저전압 동작을 허용한다.

이러한 구성 성분간의 전압 변환 관계는 전송 게이트(517)가 선택될 때 시작된다. 전송 게이트(517)는 비트 셀 어레이(440)로부터 8 비트 게이트 중 하나를 선택하도록 디코드 논리에 의해 제어되는 좌측 비트 디코드 블록(519)에서 8개 전송선 중 하나임을 주목한다. 일단 선택되면, 선택된 비트선으로부터 감지된 전류는 전압 기준(511)에 의해 Vss 이상의 레벨 2 N-채널 한계값에 바이어스된 N-채널 트랜지스터(512)를 통해 흐르도록 허용된다. 이는 낮은 입력 임피던스와 비교적 높은 출력 임피던스를 갖는 공통 게이트 증폭기와 유사한 방법으로 N-채널 트랜지스터(512)가 동작되도록 허용한다. 트랜지스터(512)의 저입력 임피던스 특징은 트랜지스터(512)의 비트선 측이 판독 싸이클의 시작부에 빨리 미리 충전되도록 허용하고, 전류원(548)의 매우 높은 임피던스 특성과 조합되는 높은 임피던스 출력 특성은 노드(INA)(531)에 대해 트랜지스터(512)에 걸친 높은 전압 이득을 허용한다.

감지 증폭기 기능의 분포 결과로, 본 실시예에서의 트랜지스터(512)는 비트선에 대해 종래 기술에 의해 제공되는 것 보다 더 낮은 임피던스를 제공한다. 이러한 방법에서 전류-전압 변환기의 위치를 정하는 것의 이점은 전송 게이트(517)에 걸쳐 더 적은 전압 강하가 있어서, 더 적은 비트선 충전 시간이나 더 작은 예비 충전 트랜지스터를 요구하는 점이다. 종래 기술에 대한 본 발명의 또 다른 이점은 노드(lNA)(531)가 판독 싸이클의 시작에 앞서 V_DD로 충전된다는 사실이다. 그 결과로, 전송 게이트(517)가 선택될 때, 트랜지스터 게이트(517)의 P-채널 게이트 대소스 전압은 완저한 전력 공급 V_DD이다. 이는 전압 전송 게이트(517)의 P-채널부가 완전히 도전성이 되도록 허용한다. 종래 기술에서는 게이트 대 소스가 V_DD-장치의 한계값에 매우 가까운 게이트 드라이브를 제공하는 비트선 동작 레벨로 제한된다. 그 결과로, 종래 기술의 전송 게이트는 차단 부근에서 동작한다. 본 발명에서는 확실하게 느린 동작 메모리 싸이클 동안에 노드(INA)(531)가 완전히 접지로 방전되도록 허용된다. 게이트의 N-채널부가 없으면, 이는 발생되도록 허용되지 않는다.

메모리 어레이부(440)로부터의 판독에 초점이 맞추어진 상기의 논의에서, 데이터가 메모리 어레이부(480)로부터 판독될 때, 회로는 유사하게 반영된 형태로 동작한다.

도 6은 도전성 및 비도전성 메모리 셀의 판독 싸이클과 연관된 다양한 신호의 타이밍도를 설명하는 것으로, 도 5의 감지 증폭기(500)의 동작을 이해하는데 유용하다. 수평축은 각 그래프 부분에서 시간을 나타낸다. 도전성 비트 판독 및 비도전성 비트 판독은 각각 3개 그래프 부분으로 표시된다. 첫 번째 그래프 부분은 수직 억세스에서 전압을 나타내고, 제 2 그래프 부분은 전류를 나타내고, 또한 세 번째 그래프 부분은 비교기 출력 상태를 나타낸다.

도 6은 도전성 비트 판독 및 비도전성 비트 판독에 대해 도 5를 참고로 논의된 신호 관계를 설명한다. 도 6에서 설명된 신호의 관계값이 메모리 모듈(400)의 동작을 이해하는데 유용하지만, 이는 반드시 일정 비율로 정해지도록 그려지지 않는다. 상술된 바와 같은 도전성 비트 판독 동안에 데이터가 노드(INA)(531)에서 판독될 때, 노드(INB)(532)에서의 전압 레벨은 노드(lNA)(531)에서의 신호와 다른 비율로 방전되고 완전히 접지로 방전되지 않는다. 그 결과로, 전압 비교기(530)는 비교기(530)의 내부 전압 오프셋(offset)에 의해서만 왜곡되는 노드(INA)(531)와 노드(INB)(532) 사이의 전압을 감지함으로서 선택된 메모리 셀의 상태를 판독할 수 있다.

유사하게, 그래프(600)는 IBIT(612)로 칭하여지는 어레이(440)의 비트 셀과 연관된 메모리 셀 전류의 표시 ; SI(614)로 칭하여지는 전류원(548 및 568)을 통한 전류의 표시 ; 및 SI(614)로 칭하여지는 전류원(550 및 570)을 통한 전류의 표시를 설명한다. 유사하게, 그래프(600)에는 비도전성 비트 판독에 대한 그래프

정보가 또한 제공된다.

도 7은 블록도 형태로 도 4의 메모리 모듈(400)에서 사용되는 프로그래밍 구동기(700)를 설명한다. 프로그래밍 구동기(700)는 도 5의 감지 증폭기(500) 일부를 형성하고, 판독 싸이클에 공통된 소자와 기록 싸이클에 유일한 소자를 모두 포함한다. 프로그래밍 구동기(700)는 도 5의 전압 비교기(530) 일부, 프로그램 구동기(710), 디코더(720 및 760), 또한 강제 회로(740 및 780)를 포함한다. 프로그래밍 구동기(700)에 관련된 전압 비교기(530) 일부는 절연 회로(730 및 770)과 균형 래치(balanced latch)(750)를 포함한다. 절연 회로(730)는 노드(731)에 연결된 입력과, 노드(INA)(531)에 연결된 출력을 갖는다. 절연 회로(770)는 노드(771)에 연결된 입력과 단자(lNB)를 갖는다. 균형 래치(750)는 READ LATCH, READ LATCHB, PROGRAM LATCH, PROGRAM LATCHB라 칭하여지는 신호를 수신하는 제어 입력 단자, 노드(731 및 771)에 연결된 데이터 입력 단자 및, 신호 DATA OUT(534)를 제공하기 위한 출력 단자를 갖는다.

강제 회로(740)는 DATAL라 칭하여지는 신호를 수신하는 입력 단자 및, 노드(731)에 연결된 출력 단자를 갖는다. 강제 회로(780)는 DATAR이라 칭하여지는 신호를 수신하는 입력 단자 및, 노드(771)에 연결된 출력 단자를 갖는다. 프로그램 구동기(710)는 VPGM이라 칭하여지는 충전 펌프화된 기준 전압을 수신하는 전압 기준 입력 단자, 노드(731)에 연결된 IN1이라 칭하여지는 제 1 입력 단자, 노드(771)에 연결된 lN2라 칭하여지는 제 2 입력 단자, VOUTL이라 칭하여지는 제 1 출력 신호를 제공하기 위한 OUT1이라 칭하여지는 제 1 출력 단자 및, VOUTR 이라 칭하여지는 신호를 제공하기 위한 OUT2라 칭하여지는 제 2 출력 단자를 갖는다.

동작시, 프로그래밍 구동기(700)는 도 5의 감지 증폭기(500)와 공통된 소자를 포함하여 회로 면적을 절약한다. 도 7에 도시된 바와 같이, 전압 비교기(530)는 또한 프로그램 모드 동안에 사용되고, 균형 래치(750)와 두 개의 절연 회로(730 및 770)를 포함한다. 균형 래치(750)는 강제 회로(740 및 780)로부터 선택된 비트선에 구동되는 데이터를 수신한다. 프로그램 모드일 때, 신호 DATAL 및 DATAR은 모두 구동되지만, 상보적인 형태로 구동된다. 신호 DATAL과 DATAR 중 어느 것이 참이고 어느 것이 상보상태인가는 선택된 어레이 반쪽에 의존한다. 이 상태는 PGM LATCH 및 PGM LATCHB라 칭하여지는 신호가 활성화될 때 래치에 저장된다.

래치된 데이터는 선택된 비트선이 위치하는 비트선 디코더에 적절한 전압 레벨을 제공하는 프로그램 구동기(710)에 의해 수신된다. 유사하게, 기록 모드 동안에 우측 비트 셀 어레이(480)가 선택될 때, 강제 회로(780)는 적절한 상태를 래치(740)로 구동시키고, 프로그램 구동기(710)는 비트선 디코더(760)에 적절한 신호를 제공한다.

프로그램 구동기(710)는 입력(IN1 및 IN2)에서 각각 노드(731 및 771)상의 신호를 수신하고 각각(OUT1 및 OUT2)라 칭하여지는 출력 전압을 제공하도록 적용된다. (OUT1) 및 (OUT2)에서의 전압은 수신된 전압보다 더 큰 전압 레벨에 있다. 더 큰 전압 레벨은 대략 5V인 입력 전압 신호(VPGM)에 의해 결정된다. 프로그램 구동기(710)의 동작 때문에, 전압 비교기(530)는 더 높은 전압의 신호(OUT1 및 OUT2)가 균형 래치(750)의 회로를 손상시키는 것을 방지하도록 절연 회로(730 및 770)에 요구한다. 또한, 프로그램 싸이클 동안에, 선택된 메모리 셀의 전류 요구는 VPGM의 전압에 상당한 영향을 주므로, VPGM으로부터 분리되는 안정된 V_DD공급으로부터 균형 래치(750)에 전력을 가하는 것이 중요하다. 전압 비교기(530)의 재사용은 회로 면적의 감소를 허용하고, 프로그램 구동 기능이 비교적 작은 피치(pitch)내에서, 즉 감지 증폭기와 연관된 8 비트선의 피치내에서 이루어지도록 허용한다.

도 8은 부분적인 논리도 및 부분적인 구성도 형태로 도 7의 프로그래밍 구동기(700)와 도 5의 감지 증폭기(500) 일부를 실행하는데 사용되는 특정한 회로를 설명한다. 도 8의 회로는 이러한 회로의 특정한 예이기 때문에, 도 8의 신호와 도 5의 신호 사이에 반드시 일 대 일 대응이 있을 필요는 없다. 예를 들면, 도 5의 신호 COMPARE ENABLE(582)는 도 8 중 상보적인 신호 SALATB와 SALAT를 이용해 실행된다. 신호 DATA OUT(534)는 버스의 일부를 형성하는 도 8의 상보적인 신호 DATAL 및 DATAR로 실행된다. 도 8의 신호 CDECL 및 CDECR은 각각 도 5의 INA(531) 및 노드 lNB(532)이다. 도 5 및 도 7 의 소자에 대응하는 다른 소자는 같은 참고번호로 식별된다.

도 9는 부분적인 블록도, 부분적인 논리도 및, 부분적인 구성도 형태로 본 발명에 따른 제어 게이트 구동기 회로(900)를 설명한다. 제어 게이트 구동기 회로 (900)는 도 4의 고전압 워드 디코드부(430) 일부를 나타낸다. 제어 게이트 구동기 회로(900)는 절연 회로/레벨 시프터(level shifter)(910), 전압 기준 스위치(912), P-형 MOS 트랜지스터(925, 932, 934 및, 936), 바이어스 회로(920), 소거 전압 공급기(914), 양의 프로그램 전압 공급기(916), 음의 프로그램 전압 공급기(930), 펄스 회로(940) 및, 고전압 로우(row) 디코더(950)를 포함한다.

절연 회로/레벨 시프터(910)는 PROGRAM/ERASE DECODE(964)로 칭하여지는 신호를 수신하는 제 1 입력 단자, READ SIGNAL(962)로 칭하여지는 신호를 수신하는 제 2 입력 단자, 제 1 전압 기준 단자, 접지 전위에 연결된 제 2 전압 기준 단자 및, 출력 단자를 갖는다. 전압 기준 스위치(912)는 제 1 입력 전압 기준 단자, 제 2 입력 전압 기준 단자 및, 제 3 입력 전압 기준 단자와, 절연 회로(910)의 제 1 전압 기준 단자에 전압 기준 출력 제공하도록 연결된 출력 단자를 갖는다.

트랜지스터(925)는 접지 전위에 연결된 게이트, 접지 전위에 연결된 드레인, 전압 기준 스위치(912)의 제 1 입력 전압 기준 단자에 연결된 소스 및, 벌크(bulk)단자를 갖는다. 바이어스 단자(920)는 트랜지스터(925)의 소스에 연결된 제 1 단자와, 트랜지스터(925)의 벌크 단자에 연결된 제 2 단자를 갖는다. 바이어스 단자(920)는 레지스터(921 및 922)를 포함한다. 레지스터(921)는 V_DD에 연결된 제 1 단자와, 트랜지스터(925)의 벌크 전극에 연결된 제 2 단자를 갖는다. 레지스터(922)는 트랜지스터(921)의 제 2 단자에 연결된 제 1 단자와, 트랜지스터(925)의 소스에 연결된 제 2 단자를 갖는다.

소거 전압 공급기(914)는 접지 기준 전위에 연결된 제 1 단자와, 전압 기준 스위치(912)의 제 2 전압 기준 입력에 연결된 제 2 단자를 갖는다. 양의 프로그램 전압 공급기(916)는 접지 전위 기준에 연결된 제 1 전압 단자와, 전압 기준 스위치(912)의 제 3 입력 전압 기준 단자에 연결된 제 2 전압 기준 단자를 갖는다. 트랜지스터(936)는 접지 기준 전위에 연결된 게이트, 절연 회로(912)의 출력 단자에 연결된 제 1 전류 전극, 선택된 행을 따라 트랜지스터의 제어 게이트에 연결된 제 2 전류 전극 및, 제 1 전류 전극에 연결된 벌크 전극을 갖는다. 트랜지스터(934)는 게이트, 제 1 전류 전극, 트랜지스터(936)의 제 2 전류 전극에 연결된 제 2 전류 전극 및, 트랜지스터(936)의 제 1 전류 전극에 연결된 벌크 전극을 갖는다. 트랜지스터(932)는 게이트, 제 1 전류 전극, 트랜지스터(934)의 제 1 전류 전극에 연결된 제 2 전류 전극 및, 트랜지스터(936)의 제 1 전류 전극에 연결된 벌크 전극을 갖는다. 음의 프로그래밍 전압 공급기(930)는 접지 전압 공급에 연결된 제 1 단자와, 트랜지스터(932)의 제 1 전류 전극에 연결된 제 2 단자를 갖는다. 펄스 회로(940)는 DECODED ADDRESS라 칭하여지는 신호를 수신하는 입력을 갖고, 트랜지스터(932)의 게이트에 연결된 제 1 출력 단자 및 트랜지스터(934)의 게이트에 연결된 제 2 출력 단자를 갖는다. 고전압 로우 디코더(950)는 ADDRESS(960)로 칭하여지는 신호를 수신하는 입력과, DECODED ADDRESS 신호를 펄스 회로(940)에 제공하는 출력을 갖는다.

도 9에 도시된 바와 같이, 제어 게이트 구동기 회로(900)는 고전압 예비 디코드 블록(432)과 고전압 워드 디코더(430) 일부를 포함함을 주목한다. 그러나, 다른 실시예에서는 이러한 기능의 지정이 다를 수 있다. 그러므로, 제어 게이트 구동기 회로(900)에 의해 전체적으로 실행되는 기능을 인식하는 것이 중요하다.

동작시, 제어 게이트 구동기 회로(900)는 도 3에 지정된 바와 같이, 또한 도 4를 참고로 더 기술되는 바와 같이 제어 게이트를 구동시킨다. 판독 모드 동안에, 전압 기준 스위치(912)는 트랜지스터(925)의 소스에 전기적으로 연결되도록 제 1위치로 설정된다. 또한, 판독 모드 동안에는 READ SIGNAL(962)가 활성화되어 절연 회로/레벨 시프터(910)가 제 1 전압 기준 단자에서의 전압과 같은 전압을 출력 단자에서 제공하게 된다. 이 전압은 트랜지스터(925)의 P-채널 한계값 전압 + 약간 부가되는 양과 같다. 약간 부가되는 양은 트랜지스터(921 및 922)의 상대적인 크기와 트랜지스터(925)의 특성에 의해 결정된다. 바이어스 회로(920)는 트랜지스터(925)의 한계값이 약간 증가되게 하도록 MOSFET의 인체 효과(body effect)를 사용하므로, 다이오드가 연결된 트랜지스터(925)의 소스에서의 전압은 도전성이 되도록 트랜지스터(936)의 소스에서 요구되는 전압보다 약간 더 높게 된다. 트랜지스터(925) 및 트랜지스터(936) 사이의 바이어스에서의 차이가 증가되기 때문에, 트랜지스터(936)는 약간 도전성이 된다. 트랜지스터(936)를 약간 도전성으로 만드는 이러한 제어는 바이어스 회로(920)를 통해 소스 약간 위로 트랜지스터(925)의 벌크를 바이어스 처리하고 트랜지스터(925 및 936)간을 정합시킴으로써 이루어진다. 양호하게, 트랜지스터(925 및 936)에는 같은 게이트 폭과 게이트 길이 크기가 주어지고, 집적 회로에서 같은 방향을 향한다. 부가하여, 모든 기대되는 처리 변화에 대해 트랜지스터(936)가 도전성이 되도록 보장하기 위해 양호하게 약간 부가되는 전압이 선택된다.

소거 모드 동안에, 전압 기준 스위치(912)는 소거 전압 공급기(914)과 절연 회로/레벨 시프터(910)의 제 1 전압 기준 단자를 전기적으로 연결시키도록 제 2 위치로 설정된다. 소거 모드 동안에는 READ SIGNAL(962)이 비활성화 상태이므로, 절연 회로/ 레벨 시프터(910)가 제어 게이트에 +15V를 제공하는가 여부는 PGM/ERASE DECODE SIGNAL(964)에 의해 결정된다. PGM/ERASE DECODE SlGNAL(964)은 저전압 워드 디코드 블록(420 또는 460)으로부터 수신되는 프리디코딩된 신호와 프로그램/소거 신호의 논리적인 조합을 나타낸다. 소거모드 동안에 PGM/ERASE DECODE SIGNAL(964)이 활성화 상태이면, 제어 게이트 구동기(900)는 대응하는 제어 게이트를 소거 전압 공급기(914)에 의해 발생된 +15V 레벨로 구동시킨다.

프로그램 모드 동안에, 전압 기준 스위치(912)는 양의 프로그램 공급 전압(916)과 절연 회로/ 레벨 시프터(910)의 제 1 전압 기준 단자를 전기적으로 연결시키도록 제 3 위치에 설정된다. 소거 모드와 다르게, 신호 PGR / ERASE DECODE(964) 프로그램 모드 동안에 대응하는 제어 게이트가 선택된 행에 위치하지 않을 때 활성화된다. 선택되지 않은 행을 구동시킬 때, 절연 회로/ 레벨 시프터(910)는 양의 프로그램 공급기(916)에 의해 제공되는 3.5V와 같은 전압을 구동시킨다. 트랜지스터(936)의 제 1 전류 전극에 인가되는 3.5V 신호는 트랜지스터(936)가 도전성이 되도록 하고, 그에 의해 프로그램하도록 선택되지 않은 셀의 제어 게이트에 3.5V의 전압을 공급한다.

신호 PGM/ERASE DECODE(964)가 비활성화되어 대응하는 제어 게이트가 선택된 행에 위치함을 나타낼 때, 절연 회로/ 레벨 시프터(910)는 Vss를 트랜지스터(936)의 제 1 전류 전극에 구동시켜 트랜지스터(936)를 비도전성으로 만든다. 동시에, 고전압 로우 디코더(950)는 신호 DECODED ADDRESS를 펄스 회로(940)로 활성화시킨다. 펄스 회로(940)는 트랜지스터(932 및 934)를 도전성으로 만듦으로, 음의 프로그램 전압 공급기(930)가 제어 게이트에 연결된다. 이러한 형태로 선택될 때, 트랜지스터(936)는 음의 프로그램 공급기(930)에 의해 제공된 -12V가 절연 회로/ 레벨 시프터(910)의 출력 단자에 이르는 것을 방지하도록 절연 트랜지스터로 동작한다.

3.5V 바이어스를 프로그램하도록 선택되지 않은 셀에 제공함으로서, 제어 게이트 구동기 회로(900)는 두가지 목적을 이룬다. 첫 번째로, 이는 플로팅 게이트의 모서리 부근에서 전기장에 의해 영향을 받는 비트 셀 접합 누설 전류의 일부를 줄인다. 이와 같이 누설 전류를 줄이면, 실제로 프로그래밍 전력 공급으로부터의 전류 요구가 줄어든다. 제어 게이트 구동기 회로(900)는 또한 프로그램하도록 선택된 비트선에서 선택되지 않은 셀의 산화 터널에 걸쳐 전기장을 완화시키도록 선택되지 않은 제어 게이트에서 3.5V 바이어스를 또한 사용한다. 이는 비트선 전압이 프로그램되는 비트선 중 선택되지 않은 셀에 저장된 데이터 상태를 방해하는 비율을 줄인다.

음의 프로그램 전압 공급기(930), 양의 프로그램 공급기(916) 및, 소거 전압 공급기(914)는 좌측 반의 비트 셀 어레이(440)와 우측 반의 비트 셀 어레이(480) 모두에 공통된다. 고전압 워드 디코드 블록(430)내에는 그 중에 트랜지스터(932)가 대표적인 4개의 트랜지스터가 있다. 더욱이, 트랜지스터(934)에 대응하는 트랜지스터는 각 워드선에 대응한다.

프로그램 모드 동안 연속적인 활성화 신호를 선택된 워드선에 제공하는 대신에, 펄스 회로(940)는 선택된 워드선에서 -12V의 프로그램 전압을 점차적으로 나타내도록 선택 트랜지스터(932 및 934)에 펄스열을 제공한다. 음의 프로그램 공급기(930)를 연결시키는 회로는 판독 모드의 중요한 속도 경로에 있지 않기 때문에, 펄스회로(940)가 필요로 하는 -12V를 점차적으로 나타내도록 허용하는 속도를 최대화할 필요가 없다. 부가하여, 트랜지스터(932 및 934)는 더 작게 만들어질 수 있다. 설명되는 실시예에서, 트랜지스터(934)는 메모리 셀의 피치내에 알맞도록 충분히 작다. 더욱이, 이러한 펄스 작동은 음의 프로그램 전압 공급기(930)로 동작하거나 그를 발생하는 충전 펌프에서의 캐패시터가 또한 더 작게 만들어질 수 있도록 허용한다.

도 10은 도 9의 펄스 회로(940) 일부를 실행하는데 사용되는 특정한 회로를 구성도 형태로 설명한다. 이 회로는 단지 한 예이고, 다른 회로가 사용될 수 있음을 주목한다. 도 10은 또한 트랜지스터(934) 및 P-채널 트랜지스터(1002)를 설명한다. 트랜지스터(1002)는 트랜지스터(934)와 유사하지만, 트랜지스터(934)와 다른 워드선에서 제어 게이트를 구동시킨다. 트랜지스터(934)는 CGO이라 칭하여지는 제어 게이트 드라이브 신호를 제공하는 반면, 트랜지스터(1002)는 CG1으로 칭하여지는 다른 제어 게이트 신호를 제공한다. 이는 본 발명의 특정한 실행이므로, 도 10의 신호와 도 9의 신호 사이에 반드시 일 대 일 대응이 있을 필요는 없다.

도 11은 부분적인 블록도 및 부분적인 구성도 형태로 본 발명에 따른 도 9의 제어 게이트 구동 회로(900)에 공급 전압을 발생하는데 사용되는 충전 펌프(1120)를 설명한다. 충전 핌프(1120)는 비선형 스테이지(1130), 기준 전압 발생 스테이지(1140) 및, 선형 스테이지(1150 및 1160)를 포함한다. 전압 기준 발생 회로(1140)는 제 1 전압 기준 단자(V_DD)에 연결되고, V_Z라 칭하여지는 기준 전압을 만든다. V_DD는 2.7V의 명목값을 갖는 보다 큰 양의 전력 공급 전압 단자이지만, 훨씬 더 낮은 값을 갖을 수 있다. 스테이지(1130)는 V_DD에 연결되고, 기준 전압(V_Z)과 PROGRAM/ERASE CONTROL 이라 칭하여지는 신호를 수신하고, 또한 '' PRO- GRAM VOLTAGE1 이라 칭하여지는 신호와 ΦA, ΦB, ΦC 및, ΦD라 칭하여지는 신호를 제공한다. 선형 스테이지(1150)은 신호 ΦC, ΦD 및, PROGRAM VOLTAGE1을 수신하여 ERASE VOLTAGE라 칭하여지는 출력 신호를 발생한다. 선형 스테이지(1160)는 신호 ΦA 및 ΦB를 수신하여 PROGRAM VOLTAG E2라 칭하여지는 신호를 발생한다. 도 3에서 지정된 바와 같이, PROGRAM VOLTAGE1은 대략 5V이고, PROGRAM VOLTAGE2는 대략 -12V이므로, 이들은 도 1의 EEPROM 셀을 프로그램하는데 사용되기 적합하다. ERASE VOLTAGE는 또한 대략 15.5V로 설정된다.

비선형 스테이지(1130)는 V_DD에 연결된 입력, 전압 기준 신호를 수신하기 위한 V_Z라 칭하여지는 입력 및, 입력에서 수신된 전압을 대략 두배로 하는 출력 전압을제공하기 위한 출력을 갖는 정규화 전압 이중 스테이지(1132) ; 스테이지(1132)의 출력에 연결된 입력, 전압 기준 신호를 수신하기 위한 V_Z라 칭하여지는 입력 및, 입력에서 수신된 전압을 대략 두배로 하는 출력 전압을 제공하기 위한 출력을 갖는 전압 이중 스테이지(1134) ; 스테이지(1134)의 출력에 연결된 입력, 전압 기준 신호를 수신하기 위한 ''V_Z''라 칭하여지는 입력, 신호 PROGRAM VOLTAGE1을 제공하기 위한 출력 및, 위상 신호 ΦA, ΦB, ΦC, ΦD를 갖는 전압 이중 스테이지(1136)을 포함한다.

양호하게, 전압(V_Z)는 PROGRAM VOLTAGE1에 의해 요구되는 바와 같이 스테이지가 5V 보다 더 큰 출력을 만드는 것을 제한하도록 선택된다. 본 발명의 실시예에서, 각 스테이지는 모두 같은 전압 V_Z를 수신할 때 같은 전압 기준을 수신한다. 다른 실시예에서는 다른 기준 전압이 각 스테이지에 대해 사용될 수 있다. 정규화 전압 이중 스테이지(1136)은 PROGRAM VOLTAGE1과 대략 같은 전압 진폭을 갖는 일련의 구동 신호를 발생한다. 이러한 구동 신호는 선형 스테이지(1150 및 1160)에 타이밍 및 전력을 제공하는데 사용된다.

전압 기준 발생 회로(1140)는 정규화 전압 이중 스테이지(1144)에 연결된 정규화 전압 이중 스테이지(1142)를 포함한다. 스테이지(1144)는 선형 스테이지(1146)에 연결된다. 스테이지(1146)는 V_SS로 칭하여지는 전력 공급 전압 단자에 연결된 전류 단락 정규화 회로(1148)에 연결된다. V_SS는 일반적으로 V_DD보다 더 낮은 전위인 OV의 명목값을 갖는다. 정규화 전압 이중 스테이지(1142 및 1144)는 비정규화 형태로 사용된다. 스테이지(1144)와 같이 스테이지(1142)는 입력에서 제공된 전압을 두배로 만든다. 유사하게, 선형 스테이지(1146)도 또한 비정규화된다.

그러나, 종래 기술에 숙련된 자는 스테이지(1142, 1144 및, 1146) 중 하나가 이에부여된 트랜지스터의 파손을 방지하기 위해 2차 정규화를 갖을 필요가 있음을 이해하게 된다. 스테이지(1142,1144 및,1146)은 소정의 응용에 대한 전류 및 면적 제한에 의존하는 선형 및 전압 이중 스테이지의 다양한 조합이 될 수 있는 것으로 이해된다. 충전 펌프(1120)를 위해, 스테이지(1142, 1144 및, 1146)은 절연 파괴되도록 다이오드(1148)를 바이어스시키기에 충분한 전압(V_Z)을 발생하고, 그에 의해 기준 전압(V_Z)을 제공한다.

선형 스테이지(1150 및 1160)은 각각 ERASE VOLTAGE 및 PROGRAM VOLTAGE2를 발생하는데 사용된다. 스테이지(1150 및 1160)은 종래 기술에서 이미 공지된 딕슨(Dickson)형 선형 충전 폄프이다.

도 12는 부분적인 블록도 및 부분적인 구성도 형태로 전압 이중 스테이지(1132)를 설명한다. 전압 이중 스테이지(1132)는 도 11의 다른 전압 이중 스테이지 중 하나로 사용될 수 있음을 주목한다. 전압 이중 스테이지(1132)는 캐패시터(1282(C1), 1292(C2) 및, 1204(C3)), P-형 트랜지스터(1283, 1284, 1285, 1286, 129 3, 1294, 1295, 1296 및, 1202), N-채널 트랜지스터(1287, 1297 및, 1206), 또한 레벨 시프터(1270)를 포함한다. 캐패시터(C1)는 제 1 전극과 제 2 전극을 갖는다. P-형 트랜지스터(1283)는 CK3이라 칭하여지는 신호를 수신하기 위한 제어 전극, 제 1 전류 전극, 캐패시터(C1)의 제 1 전극에 연결된 제 2 전류 전극 및, 제 1 전류 전극에 연결된 N-형 벌크 단자를 갖는다. 트랜지스터(1284)는 CK7이라 칭하여지는 신호를 수신하도록 연결된 제어 전극, 제 1 전류 전극, 캐패시터(C1)의 제 1 전극에 연결된 제 2 전류 전극 및, 트랜지스터(1283)의 벌크 단자에 연결된 N-형 벌크 단자를 갖는다. P-형 트랜지스터(1285)는 CK6라 칭하여지는 신호를 수신하도록 연결된 제어 전극, 트랜지스터(1284)의 제 2 전류 전극에 연결된 제 1 전류 전극, V_IN이라 칭하여지는 입력 전압을 수신하도록 연결된 제 2 전류 전극 및 P-형 트랜지스터(1283)의 N-벌크 단자에 연결된 N-벌크 단자를 갖는다. P-형 트랜지스터(1286)는 CK5라 칭하여지는 신호를 수신하도록 연결된 제어 전극, 트랜지스터(1285)의 제 2 전류 전극에 연결된 제 1 전류 전극, C1의 제 2 전극에 연결된 제 2 전류 전극 및, 입력 전압(V_IN)을 수신하도록 연결된 N-벌크 단자를 갖는다. 트랜지스터(1287)는 CK1이라 칭하여지는 신호를 수신하도록 연결된 제어 전극, 트랜지스터(1286)의 제 2 전류 전극에 연결된 제 1 전류 전극 및, 제 1 전압 기준 단자에 연결된 제 2 전류 전극을 갖는다. 트랜지스터(1294)는 CK8 이라 칭하여지는 신호를 수신하도록 연결된 제어 전극, 트랜지스터(1284)의 제 1 전류 전극에 연결된 제 1 전류 전극, 제 2 전류 전극 및, P-형 트랜지스터(1283)의 N-벌크 단자에 연결된 N-벌크 단자를 갖는다. P-형 트랜지스터(1295)는 트랜지스터(1286)의 제어 전극에 연결된 제어 전극, 트랜지스터(1294)의 제 2 전류 전극에 연결된 제 1 전류 전극, V_IN을 수신하도록 연결된 제 2 전류 전극 및, 트랜지스터(1283)의N-벌크 단자에 연결된 N-벌크 단자를 갖는다. P-형 트랜지스터(1296)는 트랜지스터(1285)의 제어 전극에 연결된 제어 전극, 트랜지스터(1285)의 제 2 전류 전극에 연결된 제 1 전류 전극, 제 2 전류 전극 및, V_IN을 수신하도록 연결된 N-벌크 단자를 갖는다. 트랜지스터(1297)는 CK2라 칭하여지는 신호를 수신하도록 연결된 제어 전극, 트랜지스터(1296)의 제 2 전류 전극에 연결된 제 1 전류 전극 및, 제 1 전압 기준 단자에 연결된 제 2 전류 전극을 갖는다. C2는 트랜지스터(1294)의 제 2 전류 전극에 연결된 제 1 전극과, 트랜지스터(1296)의 제 2 전류 전극에 연결된제 2 전극을 갖는다. 트랜지스터(1293)는 CK4라 칭하여지는 클럭 신호를 수신하도록 연결된 제어 노드, 트랜지스터(1283)의 제 1 전류 전극에 연결된 제 1 전류전극, C2의 제 1 전극에 연결된 제 2 전류 전극 및, 트랜지스터(1283)의 N-벌크 단자에 연결된 N-벌크 단자를 갖는다.

트랜지스터(1202)는 제 1 전압 기준 단자에 연결된 제어 전극, 트랜지스터(1283)의 제 1 전류 전극에 연결된 제 1 전류 전극, 트랜지스터(1294)의 제 1 전류 전극에 연결된 제 2 전류 전극 및, 트랜지스터(1283)의 N-벌크 단자에 연결된 N-벌크 단자를 갖는다. 캐패시터(C3)는 트랜지스터(1202)의 제 2 전류 전극에 연결되어 그에 UNREGULATED OUTPUT VOLTAGE라 칭하여지는 신호를 제공하는 제 1 전극과, 제 1 전압 기준 단자에 연결된 제 2 전극을 갖는다. 트랜지스터(1206)는 전압(V_Z)을 수신하도록 연결된 제어 전극, C3의 제 1 전극에 연결된 제 1 전류 전극 및, REGULATED OUTPUT VOLTAGE라 칭하여지는 출력을 제공하기 위한 제2 전류 전극을 갖는다. 레벨 시프터(1270)는 트랜지스터(1206)의 제 1 단자 전극에 연결되고, V_IN, Φ1 내지 Φ4를 수신하고, 또한 신호(CK3, CK4, CK5, CK6, CK7 및, CK8)를 제공한다.

동작시, 전압 기준 회로(1140)는 비선형 스테이지(1130)의 각 전압 이중 스테이지(1132,1134 및,1136)에 기준 전압(V_Z)을 제공한다. V_Z만이 전압 기준을 제공하므로, 최소량의 충전만이 회로(1140)에 의해 제공될 것을 필요로 한다. 비선형 스테이지(1130)는 PROGRAM VOLTAGE1을 제공하므로, 외부 로드(도시되지 않은)가 필요로 하는 충전을 제공한다. 비선형 스테이지를 이용함으로서, 더 얇은 유전층을 갖는 제 1 스테이지는 이러한 제 1 스테이지에서의 상당히 더 낮은 전압때문에 반도체 장치상에 형성될 수 있다. 더 얇은 유전체는 도 14를 참고로 이후 기술될 바와 같이 캐패시터가 더 높은 캐패시턴스를 갖도록 허용한다. 이는 충전 펌프가 더 적은 반도체 영역을 사용하도록 허용한다.

도 13은 도 12의 전압 이중 스테이지(1132)의 동작을 이해하는데 유용한 신호의 타이밍도를 설명한다. 도 12는 도 12의 정규화 전압 이중 스테이지(1142)의 동작을 제어하는 신호 CK1-CK8 및 Φ1-Φ4의 타이밍 관계를 설명한다. 이제 도 12와 연관되어 도 13을 고려해 보면, 각 클럭 신호는 클럭 싸이클의 특정 시간이나 일부 동안에 활성화 또는 비활성화된다. 클럭 싸이클 부분은 (t1), (t2), (t3), (t4)라 참고된다. CK1은 (t1) 및 (t2) 동안에 고활성화 상태이다. CK4는 (t1) 동안에 저활성화 상태이다. CK6는 시간(t1) 동안에 저활성화 상태이다. CK8은 주기(tl) 동안에 저활성화 상태이다. CK2는 주기(t3 및 t4) 동안에 고활성화 상태이고, CK3는 (t3) 동안에 저활성화 상태이다. CK5는 (t3) 동안에 저활성화 상태이다. CK7은 주기(t3) 동안에 저활성화 상태이다. 도 13의 화살표는 (t2) 또는 (t4) 동안에 실질적으로 유사한 시간에 모서리가 발생되는 때를 나타내지만, 사실상 같은 실제 시간에서 발생되는 또 다른 모서리를 따르는 것을 주목한다. 예를 들면, 시간(t2)에서 CK4의 상승 모서리는 시간(t2) 동안에 CK6의 상승 모서리 이후에 발생한다. 이는 사실상 CK6에 의해 제어되는 트랜지스터가 비활성화 상태인 CK4에 앞서 전이됨을 보장한다. CK1 및 CK2는 각각 시간(t2 및 t4)의 종료시 저활성화 상태로 전이된다. 도 13의 타이밍은 캐패시터(1282 및 1292)가 트랜지스터(1206)를 통해 REGULATED OUTPUT VOLTAGE를 제공하면서 입력 신호에 의해 다른 방법으로 충전되도록 허용한다.

(t1) 동안에, 일단 정상 상태 조건이 얻어지면, 캐패시터(C1)은 충전되고, 캐패시터(C2)는 방전된다. 트랜지스터(1284, 1286 및, 1283)이 비활성화 상태로 구동되는 동안 트랜지스터(1285 및 1287)은 활성화 상태로 구동되기 때문에, 캐패시터(C1)의 충전이 용이하다. 이는 회로(1132)의 나머지 부분으로부터 캐패시터(C1)를 절연시키면서 V_IN과 제 1 전압 기준 사이에 캐패시터(C1)를 연결시킨다. 그 결과로, 전하는 전압 V_IN으로 충전될 때까지, 또는 싸이클이 종료될 때까지 C1으로 흐른다. (t3) 동안에는 캐패시터(C2)가 V_IN과 유사한 방법으로 충전된다.

(tl) 동안에, C2는 UNREGULATED OUTPUT VOLTAGE를 제공하는데 필요한 이중 전압을 발생한다. 이는 트랜지스터(1297, 1295, 1284, 1286)이 비활성화 상태로 구동되는 동안 활성화 상태로 구동되는 트랜지스터(1293,1296 및,1294)에 의해 용이해진다. 이는 회로(1132)의 나머지 부분으로부터 캐패시터(C2)를 절연시키면서 UNREGULATED OUTPUT VOLTAGE 단자와 V_IN사이에 C2를 연결시킨다. 비정규학된 출력 전압을 나타내는 트랜지스터(1294)의 제 1 전극에서 만들어진 전압은 V_IN과 C2 에 걸친 전압의 합이다. 상술된 바와 같이, C2에 걸친 전압은 대략 V_IN이므로, 두배 또는 이중화된 V_IN전압을 제공한다. 비정규화된 출력 전압은 REGULATED OUTPUT VOLTAGE를 제공하도록 기본적으로 상수인 전압 V_Z에 의해 바이어스된 트랜지스터(1206)에 의해 정규화된다. (t3) 동안에, 캐패시터(C1)는 유사한 방법으로 V_IN과 출력 단자 사이에 연결된다.

시간(t2) 동안에는 전하가 트랜지스터(1286 및 1287)에 공통된 전극에서 주입되는 것을 방지하기 위해, 트랜지스터(1287)를 활성화 상태에 유지시킬 필요가 있다. 이는 전극이 접지에 유지되는 것을 보장하고, 그에 의해 전극에 의해 표시되는 드레인 대 기판 접합이 전방 바이어스되지 않도록 보장한다. 예를 들면, 트랜지스터(1284, 1285 및, 1286)가 트랜지스터(1287)를 비활성화 상태로 동조시키기 전에 완전히 전이되도록 보장함으로서, 기판 접합이 전방 바이어스될 가능성을 방지한다. 유사하게, 트랜지스터(1294, 1295 및, 1296)가 시간(t4) 동안에 전이될 때, 트랜지스터(1296 및 1297)에 공통된 노드에서 같은 효과를 방지하도록 트랜지스터(1297)는 활성화 상태로 유지된다.

트랜지스터(1283, 1284, 1285, 1293, 1295 및, 1202)는 공통된 N-벌크 단자를 갖는다. 본 발명의 한 실시예에 따라 N-벌크 단자는 실질적으로 N-웰(wel1)이다. 이러한 N-웰은 시간(t3 및 t1) 동안에 각각 활성화 상태인 트랜지스터(1283 및 1293)을 통해 UNREGULATED OUTPUT VOLTAGE로 충전된다. 트랜지스터(1202)는 N-웰 전압이 REGULATED OUTPUT VOLTAGE 이상으로 두드러지게 상승되지 않고 오랜 시간 주기 동안 거기에 머물도록 보장하는데 사용되는 약한 트랜지스터이다. 예를 들면, 시작할 때, 또는 출력 로드가 충전 펌프의 출력에 인가될 때는 N-웰이 UNREGULATED OUTPUT VOLTAGE 이상의 전압으로 두드러지게 충전되는 상황이 존재하게 된다. 이러한 전압 차동은 MOS 트랜지스터가 다른 것보다 덜 도전성이 되도록 한다. 지속되면, 이러한 상태는 펌프의 전체적인 출력을 감소시키게 된다. 그러므로, 트랜지스터(1202)는 전압 차동이 단순히 일시적인 특성이 되도록 보장한다. N-벌크를 UNREGULATED OUTPUT VOLTAGE로 구동시키고 이를 모든 싸이클로 충전 및 방전시키지 않게 함으로서, 웰과 연관된 전기 용량 여진으로 인하여 전하가 손실되지 않으므로, 효율성이 증대된다.

시간(t2 및 t4) 동안에는 CK4가 전이되고 CK1은 전이되지 않은 경우가 한 시간 주기인 것이 가능하다. 이 시간 동안에는 REGULATED OUTPUT VOLTAGE가 트랜지스터(C1 또는 C2)로부터 전압을 수신하는 것이 가능하지 않으므로, 이 시간 주기 동안에 갭(gap)을 연결시키기 위해 캐패시터(C3)가 필요로 되고, (t2) 및 (t4) 동안에 레벨 시프터(1270)에 의해 요구되는 전하를 공급한다. 일반적으로,(t2)로 나타내지는 시간이 (t1) 보다 훨씬 작을 때, 캐패시터(C3)는 캐패시터(C1 및 C2)보다 훨씬 작게 된다. 유사하게, C3는 시간(t4) 동안에 필요로 하는 전압을 제공한다.

레벨 시프터(1270)는 도 13에 도시된 바와 같이 신호 Φ1 내지 Φ4를 수신한다. Φ1은 시간(t1) 동안의 활성화 신호를 나타낸다. 신호(O2)는 시간 주기(t2) 동안의 활성화 신호를 나타낸다. 신호(Φ3)는 시간(t3) 동안의 활성화 주기를 나타낸다. 신호(Φ4)는 시간(t4) 동안의 활성화 신호를 나타낸다. 이러한 신호는 CK1 내지 CK8에 대해 적절한 활성화 신호 및 비활성화 신호를 발생하도록 조합된다. CK1 및 CK2는 O 또는 접지인 비활성화 저전압과, V_DD인 활성화 고전압 기준을 갖는다. CK3 내지 CK8은 활성화 또는 비활성화인 경우에 O 또는 접지와 같은 저신호를 갖고, 고상태는 활성화 또는 비활성화인 경우에 캐패시터(C3)의 제 1 전극에 나타나는 UNREGULATED OUTPUT VOLTAGE와 같다. 부가하여, CK1 및 CK2는 각각 신호 Φ1과 Φ2 및 신호 Φ3과 Φ4를 조합함으로서 발생된다. 이와 같이, 레벨 시프터는 도 11의 충전 펌프(1120)내에서 스테이지를 구동하는데 필요한 적절한 전압 레벨을 인가한다.

도 11을 다시 참고로, 스테이지(1142 및 1144)는 도 12의 정규화 전압 이중 스테이지 회로(1132)를 이용해 실행된다. 그러나, 딕슨형(Dickson type) 스테이지(1146)를 구동하기 위해 두 신호 Φ5 및 Φ6을 구동하도록 블록(1144)이 도시된다. 딕슨 스테이지(1146)의 요구조건 때문에, 신호 Φ5 및 Φ6은 실질적으로 스테이지(1144)의 바이어스 또는 출력 전압과 같아야 한다. 이러한 조건이 일치되면, 3개의 내부 스테이지를 갖는 딕슨 스테이지(1146)는 입력 전압의 4배인 출력 전압을 제공하지만, 임의의 경우에서는 다이오드(1148)의 파괴 전압으로 제한된다.

비선형 스테이지(1130)의 스테이지(1132, 1134 및, 1136)은 도 12의 정규화 전압 이중 스테이지 회로(1132)를 사용한다. 이러한 경우의 각각에서, 정규화 전압 Vz는 임의의 스테이지에 의해 발생된 전압을 5V로 제한한다. 비선형 스테이지(1130)의 최종 스테이지는 부가적인 위상 신호 ΦA, ΦB, ΦC 및, Φ D를 제공한다.

이러한 신호는 REGULATED OUTPUT VOLTAGE 노드와 접지 사이에 연결된 두 개의 N 및 P 트랜지스터쌍(도시되지 않은)을 이용해 회로(1132)로부터 발생된다. 타이밍은 도 13의 타이밍 신호에 의해 제어된다. 선택된 N 및 P 트랜지스터쌍은 실제로 PROGRAM/ ERASE CONTROL 신호에 의해 제어된다. 선택된 N 및 P 트랜지스터쌍은 딕슨형 충전 펌프(1150 및 1160)가 동작되도록 허용하는데 필요한 상보적인 출력 신호를 발생하게 된다. 스테이지(1150 및 1160)의 동작은 단 하나의 스테이지만이 소정의 시간에 구동되는 점에서 서로 배타적임을 주목하여야 한다.

각각의 정규화 전압 이중 스테이지(1132, 1134, 1136, 1142 및, 1148)에 대해 C1 및 C2의 캐패시터값을 추정하기 위해서는 다음의 수학식이 사용될 수 있다 :

Q = lout/Freq

V(n) = V_DD* (Vout/V_DD)**(n/N)

Vc(n) = 2 * V(n-1) - V(n)

C(n) = QE12 * ((2**(N-n))*(eff**(n-1-N)))/Vc(n)

Ctotal(N) = 모든 C(n)의 합, n=1 내지 N.

여기서 : V_DD는 공급 전압 ;

N은 충전 펌프에서의 스테이지 수 ;

Iout는 원하는 출력 전류 ;

Vout는 원하는 출력 전압 ;

eff는 회로의 효율;

Freq는 충전 펌프가 교환되는 주파수이다.

수학식 1은 충전 펌프 출력에서 이용가능한 전하량을 나타낸다. 수학식 2는 균일한 스테이지 대 스테이지 전압 이득을 제공하도록 스테이지가 크기 조절되면 소정의 스테이지 n의 출력에서의 전압을 나타낸다. 수학식 3은 C1 또는 C2와 같은 캐패시터의 충전 및 방전을 포함하는 펌프 싸이클 동안과 소정의 스테이지의 캐패시터에 걸친 전압에서의 변화이다. 수학식 4는 pF으로 표시되는 충전 펌프와 소정의 스테이지의 총 캐패시턴스이다. 값 C(n)은 C1 및 C2의 캐패시턴스의 합이다. 일반적으로, C1 및 C2는 실질적으로 유사하다. 예를 들면, 1.8V의 V_DD와 세 스테이지 충전 펌프에 대해 요구되는 출력 전류는 1μA, 요구되는 출력 전압은 4.5V이고, 1MHz의 클럭 신호와 98%의 회로 효율도에서는 제 1 스테이지에 대한 캐패시터값이 출력 전류의 μA 당 3.7pF이다. 스테이지 2는 출력 전류의 μA 당 1.3pF인 캐패시터 요구조건을 갖고, 스테이지 3은 출력 전류의 μA 당 O.5pF인 캐패시터 요구조건을 갖는다. 이는 C1 및 C2의 조합된 캐패시턴스에 대해 요구되는 캐패시터값이 된다.

상술된 바와 같이 선택된 캐패시턴스값은 본 발명의 비선형 충전 펌프를 사용하는 이점을 나타낸다. 스테이지 1의 캐패시터는 조합된 스테이지 2 또는 스테이지 3에서 요구되는 캐패시터보다 상당히 더 크다. 이러한 관계는 그래프 형태로 도 11의 층전 펌프(1120)의 각 스테이지와 연관된 캐패시턴스를 설명하는 도 14에서 나타난다. 이점은 제 1 스테이지의 동작 전압이 제 2 및 제 3 스테이지보다 상당히 더 낮고, 그에 의해 캐패시터(C1)의 형성시 더 얇은 유전층이 사용될 수 있는 점이다. 예를 들면, 본 발명의 한 실시예에서, 캐패시터(C1)의 유전층은 비트셀에서 사용되는 산화 터널 유전 물질과 같은 두께가 될 수 있다. 이는 더 큰 전압이 연관되기 때문에 스테이지 C2 및 C3에서 요구되는 바와 같이 두꺼운 막의 유전 물질을 이용하는 것보다 훨씬 더 작은 표면적을 이용한 캐패시터의 형성을 허용한다.

본 발명은 양호한 실시예의 내용에서 설명되었지만, 종래 기술에 숙련된 자에게는 본 발명이 다양한 방법으로 수정될 수 있고 특별히 설정되고 상술된 것 이외의 많은 실시예를 가정할 수 있음이 명백하다. 예를 들면, 메모리 셀을 프로그램하는데 다른 전압 레벨이 사용되거나, 다른 수의 제어 게이트가 제어 회로로 제어될 수 있다. 따라서, 본 발명의 진정한 의도 및 범위에 드는 본 발명의 모든 수정은 첨부된 청구항에 의해 포함되도록 의도된다.

Claims

대응하는 기준 전압을 제공하기 위해 적어도 하나의 출력 단자를 갖는 전압 기준 발생 회로(1140), 전력 공급 전압 단자에 연결된 전압 입력 단자, 제 1 기준 전압을 수신하기 위해 상기 전압 기준 발생 회로에 연결된 기준 입력 단자 및, 제 1 정규화 전압을 제공하는 전압 출력 단자를 갖고, 상기 제 1 정규화 전압을 제공하도록 상기 전압 입력 단자에서 전압을 두배로 하는데 사용되는 제 1 캐패시터(1282, 1292)를 갖는 제 1 정규화 전압 이중 충전 펌프 스테이지(1132) 및, 상기 제 1 정규화 전압 이중 충전 펌프 스테이지(1132)의 상기 전압 출력 단자에 연결된 전압 입력 단자, 제 2 기준 전압을 수신하기 위해 상기 전압 기준 발생 회로에 연결된 기준 입력 단자 및, 제 2 정규화 전압을 제공하는 출력 단자를 갖고, 상기 제 1 정규화 전압을 제공하도록 상기 전압 입력 단자에서 전압을 두배로 하는데 사용되는 제 2 캐패시터(1282, 1292)를 갖는 제 2 정규화 전압 이중 충전 폄프 스테이지(1134)을 구비하고, 상기 제 1 캐패시터가 상기 제 2 캐패시터 보다 더 얇은 산화물을 이용해 형성되어 회로 면적을 절약하는 것을 특징으로 하는 충전 펌프(1120).
판독 모드 동안에 소거가능하고 프로그램가능한 비휘발성 메모리 셀의 제어 게이트에 소정의 전압을 제공하도록 적용되는 제어 게이트 구동기 회로에 있어서, 제 1 전압 기준 단자에 연결된 게이트 전극, 제 1 전류 전극, 제어 게이트에 연결된 제 2 전류 전극 및, 제 1 전류 전극에 연결된 벌크(bulk) 전극을 갖는 소정의 도전형의 패스(pass) 트랜지스터(936) 및, 패스 트랜지스터의 제 1 전류 전극에 연결된 출력 단자를 갖고, 패스 트랜지스터(936)의 한계 전압 +증가 전압과 실질적으로 같은 소정의 전압을 출력 단자에서 발생하는 바이어스 회로(920)를 포함하는 것을 특징으로 하는 제어 게이트 구동기 회로(900).
프로그램 모드 동안에 소거가능하고 프로그램가능한 비휘발성 메모리 셀의 제어 게이트에 소정의 전압을 제공하도록 적용되는 제어 게이트 구동기 회로에 있어서, 제 1 프로그래밍 전압을 제공하기 위해 기준 단자를 갖는 제 1 프로그램 전압 소스(930), 제어 전극, 기준 단자에 연결된 제 1 전류 전극 및, 제어 게이트를 구동시키기 위한 제 2 전류 전극을 갖는 소정의 도전형의 제 1 패스 트랜지스터(932, 934), 제 1 패스 트랜지스터(932, 934)의 제어 전극에 연결된 펄스화 출력 단자 및 적어도 하나의 데이터 신호를 수신하는 데이터 입력을 갖고, 펄스화 출력 단자에서 적어도 하나의 데이터 신호의 펄스화된 표시를 제공하는 펄스 회로(940) 및, 어드레스 신호를 수신하는 어드레스 입력 및, 펄스 회로(940)의 데이터 입력에 연결된 디코드된 출력을 갖고, 프로그램 모드 동안에 어드레스 입력을 디코드하는 디코더(950)를 구비하는 것을 특징으로 하는 제어 게이트 구동기 회로(900).
제 3 항에 있어서, 전력 공급 전압 단자에 연결된 전압 입력 단자 및, 정규화 전압을 제공하는 전압 출력 단자를 갖고, 직렬로 연결된 다수의 정규화 전압 이중 스테이지(1132, 1134, 1136)를 구비하는 비선형 스테이지(1130) 및, 상기 비선형 스테이지(1130)의 상기 전압 출력 단자에 연결된 전압 입력 단자 및, 소정의 전압을 제공하는 출력 단자를 갖는 선형 스테이지(1150)를 구비하는 충전 펌프(1120)가 소정의 전압을 발생하는 것을 특징으로 하는 제어 게이트 구동기 회로(900).
소거가능하고 프로그램가능한 비휘발성 메모리 셀의 제어 게이트에 제어 게이트 전압을 제공하기 위한 제어 게이트 전압 단자를 갖는 제어 게이트 구동기 회로에 있어서, 1) 판독 전압 단자(962), 2) 소거 전압 단자(914), 3) 프로그램 선택 전압 단자(916), 4) 프로그램 비선택 전압 단자(964), 5) 어드레스 및 제어 신호를 수신하고, 판독 전압 단자, 소거 전압 단자 및, 프로그램 비선택 전압 단자에 연결되고, 제 1 전압 출력을 갖고, 메모리 셀의 제어 게이트와 연관되고, 또한 5-1) 메모리 셀이 선택되고 제어 신호가 소거 모드를 나타낼 때 제 1 디코드부가 소거 전압 단자를 제 1 전압 출력에 연결시키는 소거 모드, 5-2) 메모리 셀이 선택되고 제어 신호가 소거 모드를 나타낼 때 제 1 디코드부가 판독 전압 단자를 제 1 전압 출력에 연결시키는 프로그램 선택 모드, 5-3) 메모리 셀이 선택되지 않고 제어 신호가 소거 모드를 나타낼 때 제 1 디코드부가 프로그램 선택 전압 단자를 제 1 전압 출력에 연결시키는 프로그램 비선택 모드 및, 5-4) 제어 신호가 판독을 나타낼 때 제 1 디코드부가 판독 전압 단자를 제 1 전압 단자에 연결시키는 판독 모드를 포함하는 다수의 모드를 어드레스 및 제어 신호를 근거로 지지하는 제 1 디코드부(910), 6) 어드레스 및 제어 신호를 수신하고, 프로그램 전압 단자에 연결되고, 제 2 전압 출력을 갖고, 메모리 셀의 제어 게이트와 연관되고, 또한 메모리 셀이 선택되고 제어 신호가 프로그램 모드를 나타낼 때 프로그램 전압을 제 2 전압 출력에 제공하는 제 2 디코드부(950) 및 7) 제 1 전압 기준에 연결된 제어 전극, 제 1 전압 출력에 연결된 제 1 전류 전극, 제 2 전압 출력에 연결되고 제어 게이트 전압 단자를 제공하는 제 2 전류 전극 및, 제 2 전류 전극에 연결된 벌크 전극을 갖는 소정의 종류의 트랜지스터(936)를 구비하는 것을 특징으로 하는 제어 게이트 구동기 회로(900).