JP2002197894A - 半導体集積回路 - Google Patents
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Abstract
(57)【要約】
【課題】 ストレステスト時に、構成するポンプ回路内
の各キャパシタにストレスを掛けることのできる半導体
記憶装置を提供する。 【解決手段】 昇圧電源(Vpp)発生回路を構成する
ポンプ回路310は、昇圧電源を発生する第1のポンプ
311,第2のポンプ312およびリングオシレータか
ら入力される信号Φ2とテスト信号TM1とTM2とに
より第1のポンプ311,第2のポンプ312にかかる
ストレスを制御するテスト回路400を備える。本発明
による半導体記憶装置によれば、ストレステスト時に構
成するポンプ回路の各キャパシタに対して所望のストレ
スを掛けることができ、ストレステストの効率向上およ
び半導体集積回路の信頼性向上が図れる。
の各キャパシタにストレスを掛けることのできる半導体
記憶装置を提供する。 【解決手段】 昇圧電源(Vpp)発生回路を構成する
ポンプ回路310は、昇圧電源を発生する第1のポンプ
311,第2のポンプ312およびリングオシレータか
ら入力される信号Φ2とテスト信号TM1とTM2とに
より第1のポンプ311,第2のポンプ312にかかる
ストレスを制御するテスト回路400を備える。本発明
による半導体記憶装置によれば、ストレステスト時に構
成するポンプ回路の各キャパシタに対して所望のストレ
スを掛けることができ、ストレステストの効率向上およ
び半導体集積回路の信頼性向上が図れる。
Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に昇圧電源発生回路の構成に関するものである。
し、特に昇圧電源発生回路の構成に関するものである。
【0002】
【従来の技術】従来より、DRAM(Dynamic Random A
ccess Memory)をはじめとする半導体集積回路におい
て、トランジスタのしきい値電圧の影響をなくすために
昇圧電源が広く用いられている。DRAMにおいては、
主にワード線電圧等に昇圧電源Vppが用いられてい
る。
ccess Memory)をはじめとする半導体集積回路におい
て、トランジスタのしきい値電圧の影響をなくすために
昇圧電源が広く用いられている。DRAMにおいては、
主にワード線電圧等に昇圧電源Vppが用いられてい
る。
【0003】図14は、昇圧電源発生回路500(以下
Vpp発生回路と記す)のブロック図である。
Vpp発生回路と記す)のブロック図である。
【0004】Vpp発生回路500はディテクタ回路1
00とリングオシレータ回路200とポンプ回路300
とを含む。
00とリングオシレータ回路200とポンプ回路300
とを含む。
【0005】ディテクタ回路100はVpp電圧発生
時、半導体集積回路の電流消費等によりその電圧が一定
レベル以下まで低下したことを検出し、信号Φ1を発生
する回路である。
時、半導体集積回路の電流消費等によりその電圧が一定
レベル以下まで低下したことを検出し、信号Φ1を発生
する回路である。
【0006】リングオシレータ回路200の一例を図1
5に示す。リングオシレータ回路200は、NAND回
路201と、直列に接続されるインバータ202〜20
5を含む遅延回路206と、インバータ207とを含
む。
5に示す。リングオシレータ回路200は、NAND回
路201と、直列に接続されるインバータ202〜20
5を含む遅延回路206と、インバータ207とを含
む。
【0007】リングオシレータ回路200は、前記信号
Φ1を受けて繰返しパルス信号Φ2を発生する回路であ
る。
Φ1を受けて繰返しパルス信号Φ2を発生する回路であ
る。
【0008】ポンプ回路300の一例を図16に示す。
ポンプ回路300は、キャパシタ301,302,30
3と直列に接続されるインバータ304とNchトラン
ジスタ305,306,307,308とを含む。
ポンプ回路300は、キャパシタ301,302,30
3と直列に接続されるインバータ304とNchトラン
ジスタ305,306,307,308とを含む。
【0009】ポンプ回路300において、キャパシタ3
01は、ノードN1とノードN3との間に設けられる。
Nchトランジスタ305は、外部電源Ext.Vcc
(以下、Vccとする。)とノードN3との間に設けら
れ、ゲートは、外部電源Vccと接続されている。Nc
hトランジスタ306は、外部電源VccとノードN4
との間に設けられ、ゲートは、ノードN3と接続されて
いる。Nchトランジスタ307は、外部電源Vccと
ノードN5との間に設けられ、ゲートは、ノードN3と
接続されている。インバータ304は、ノードN1とノ
ードN2との間に設けられる。キャパシタ302は、ノ
ードN2とノードN5との間に設けられる。キャパシタ
303は、ノードN2とノードN4との間に設けられ
る。Nchトランジスタ308は、ノードN4とノード
N6との間に設けられ、ゲートは、ノードN5と接続さ
れている。また、ノードN6から各部位にVpp電圧が
供給される。
01は、ノードN1とノードN3との間に設けられる。
Nchトランジスタ305は、外部電源Ext.Vcc
(以下、Vccとする。)とノードN3との間に設けら
れ、ゲートは、外部電源Vccと接続されている。Nc
hトランジスタ306は、外部電源VccとノードN4
との間に設けられ、ゲートは、ノードN3と接続されて
いる。Nchトランジスタ307は、外部電源Vccと
ノードN5との間に設けられ、ゲートは、ノードN3と
接続されている。インバータ304は、ノードN1とノ
ードN2との間に設けられる。キャパシタ302は、ノ
ードN2とノードN5との間に設けられる。キャパシタ
303は、ノードN2とノードN4との間に設けられ
る。Nchトランジスタ308は、ノードN4とノード
N6との間に設けられ、ゲートは、ノードN5と接続さ
れている。また、ノードN6から各部位にVpp電圧が
供給される。
【0010】ポンプ回路300は、リングオシレータ回
路200の出力信号Φ2を受けて、キャパシタ301,
302,303のポンピング動作によりVpp電圧を発
生する回路である。
路200の出力信号Φ2を受けて、キャパシタ301,
302,303のポンピング動作によりVpp電圧を発
生する回路である。
【0011】図17のタイムチャートを用いて図14の
Vpp発生回路500の動作を説明する。
Vpp発生回路500の動作を説明する。
【0012】ディテクタ回路100は、Vpp電圧発生
時に、その電圧レベルが所望のレベル(検出レベル以
上)を保持していればその出力信号Φ1を“L”とする
ように設定されている。
時に、その電圧レベルが所望のレベル(検出レベル以
上)を保持していればその出力信号Φ1を“L”とする
ように設定されている。
【0013】また、ディテクタ回路100は、半導体集
積回路の電流消費等によりVpp電圧レベルがある一定
レベル以下になればそれを検知しその出力信号Φ1を
“H”とするように設定されている。
積回路の電流消費等によりVpp電圧レベルがある一定
レベル以下になればそれを検知しその出力信号Φ1を
“H”とするように設定されている。
【0014】リングオシレータ回路200は、Vpp電
圧レベルの低下が検出されればディテクタ回路100の
出力信号Φ1=“H”が入力されるので、入力信号Φ1
=“H”により、Vpp電圧レベルが後述するポンピン
グ動作によりあるレベルに回復するまで繰返しパルス信
号Φ2=“H”を出力する(図17では1回のポンピン
グ動作でVpp電圧レベルが回復することを示してい
る)。
圧レベルの低下が検出されればディテクタ回路100の
出力信号Φ1=“H”が入力されるので、入力信号Φ1
=“H”により、Vpp電圧レベルが後述するポンピン
グ動作によりあるレベルに回復するまで繰返しパルス信
号Φ2=“H”を出力する(図17では1回のポンピン
グ動作でVpp電圧レベルが回復することを示してい
る)。
【0015】また、リングオシレータ回路200は、V
pp電圧レベルの低下が検出されなければディテクタ回
路100の出力信号Φ1=“L”が入力されるので、出
力信号Φ2=“L”となる。
pp電圧レベルの低下が検出されなければディテクタ回
路100の出力信号Φ1=“L”が入力されるので、出
力信号Φ2=“L”となる。
【0016】このとき、ポンプ回路300は、ノードN
1が“L”、ノードN2がインバータ304により
“H”となっている。
1が“L”、ノードN2がインバータ304により
“H”となっている。
【0017】また、ノードN3は電源電圧Vcc−Vt
h(Vthは、Nchトランジスタ305のしきい値電
圧)のレベルにプリチャージされており、キャパシタ3
01は充電されている。
h(Vthは、Nchトランジスタ305のしきい値電
圧)のレベルにプリチャージされており、キャパシタ3
01は充電されている。
【0018】また、ノードN4、ノードN5はVcc−
2Vth(Vthは、それぞれNchトランジスタ30
6,307のしきい値電圧)のレベルになっている。
2Vth(Vthは、それぞれNchトランジスタ30
6,307のしきい値電圧)のレベルになっている。
【0019】ところで、ディテクタ回路100がVpp
電圧の低下を検出すると、その出力信号Φ1は“H”と
なる。
電圧の低下を検出すると、その出力信号Φ1は“H”と
なる。
【0020】信号Φ1=“H”によりリングオシレータ
回路200が動作し、その出力信号Φ2は“H”とな
る。
回路200が動作し、その出力信号Φ2は“H”とな
る。
【0021】このとき、ノードN1は“H”となり、キ
ャパシタ301のポンピング動作によりノードN3は2
Vcc−Vthレベルとなり、Nchトランジスタ30
6,307が完全にオンになる。
ャパシタ301のポンピング動作によりノードN3は2
Vcc−Vthレベルとなり、Nchトランジスタ30
6,307が完全にオンになる。
【0022】またノードN2は、インバータ304によ
り“H”から“L”レベルとなる。したがって、ノード
N4,ノードN5の電圧レベルは一旦低下するが、前記
Nchトランジスタ306,307がオンすることによ
りVccレベルにプリチャージされる。
り“H”から“L”レベルとなる。したがって、ノード
N4,ノードN5の電圧レベルは一旦低下するが、前記
Nchトランジスタ306,307がオンすることによ
りVccレベルにプリチャージされる。
【0023】これにより、キャパシタ302,303は
Vccレベルまで充電される。その後、リングオシレー
タ回路200の出力信号Φ2が“L”レベルに変化した
とき、ノードN2はインバータ304により“H”とな
る。
Vccレベルまで充電される。その後、リングオシレー
タ回路200の出力信号Φ2が“L”レベルに変化した
とき、ノードN2はインバータ304により“H”とな
る。
【0024】これにより、ノードN4,N5は、キャパ
シタ302,303のポンピング動作により2Vccレ
ベルとなる。
シタ302,303のポンピング動作により2Vccレ
ベルとなる。
【0025】そして、Nchトランジスタ308がオン
となり、ノードN6に電荷が供給される。これにより、
ノードN6の電圧レベルが上昇する。
となり、ノードN6に電荷が供給される。これにより、
ノードN6の電圧レベルが上昇する。
【0026】
【発明が解決しようとする課題】ところで、半導体集積
回路において信頼性を保証するために酸化膜に高電界を
掛けるストレステストを実施している。上記Vpp発生
回路においてもキャパシタ301,302,303の信
頼性を保証する必要がある。ストレステストモード時に
は半導体集積回路をスタンバイ状態にしておき、図14
に示すTest信号によりディテクタ回路100を非活
性化させる。このとき、ディテクタ回路100の出力信
号Φ1は“L”であり、リングオシレータ回路200の
出力信号Φ2も“L”である。したがってストレステス
トモード時にはポンプ回路のノードN1は常に“L”、
ノードN2は常に“H”であり、キャパシタ301に比
べてキャパシタ302,303に掛かるストレスが弱
い。
回路において信頼性を保証するために酸化膜に高電界を
掛けるストレステストを実施している。上記Vpp発生
回路においてもキャパシタ301,302,303の信
頼性を保証する必要がある。ストレステストモード時に
は半導体集積回路をスタンバイ状態にしておき、図14
に示すTest信号によりディテクタ回路100を非活
性化させる。このとき、ディテクタ回路100の出力信
号Φ1は“L”であり、リングオシレータ回路200の
出力信号Φ2も“L”である。したがってストレステス
トモード時にはポンプ回路のノードN1は常に“L”、
ノードN2は常に“H”であり、キャパシタ301に比
べてキャパシタ302,303に掛かるストレスが弱
い。
【0027】従来の半導体集積回路のVpp発生回路5
00は、上記のように構成されているので、信頼性を保
証するためのストレステストモード時において、構成す
るポンプ回路内の各キャパシタに所望のストレスを掛け
ることができなかった。
00は、上記のように構成されているので、信頼性を保
証するためのストレステストモード時において、構成す
るポンプ回路内の各キャパシタに所望のストレスを掛け
ることができなかった。
【0028】本発明は、このような問題を解消するため
になされたものでキャパシタの信頼性を確実にテストす
ることのできるVpp発生回路を提供することを目的と
する。
になされたものでキャパシタの信頼性を確実にテストす
ることのできるVpp発生回路を提供することを目的と
する。
【0029】
【課題を解決するための手段】本発明の半導体集積回路
は、行列状に配置される複数のメモリセルと、行に対応
して設けられる複数のワード線と、列に対応して設けら
れる複数のビット線とを含むメモリセルアレイ領域と、
前記メモリセルアレイ領域に供給する昇圧電圧を複数の
キャパシタにより発生する、ポンプ回路と、前記ポンプ
回路において、前記複数のキャパシタに掛かるストレス
の状態を制御するテスト回路を含む。
は、行列状に配置される複数のメモリセルと、行に対応
して設けられる複数のワード線と、列に対応して設けら
れる複数のビット線とを含むメモリセルアレイ領域と、
前記メモリセルアレイ領域に供給する昇圧電圧を複数の
キャパシタにより発生する、ポンプ回路と、前記ポンプ
回路において、前記複数のキャパシタに掛かるストレス
の状態を制御するテスト回路を含む。
【0030】好ましくは、前記テスト回路は、テスト信
号により制御される。特に、前記複数のキャパシタに掛
かるストレスの状態を前記テスト信号により制御する。
号により制御される。特に、前記複数のキャパシタに掛
かるストレスの状態を前記テスト信号により制御する。
【0031】特に、前記テスト回路は、前記複数のキャ
パシタに掛かるストレスの状態を前記テスト信号により
同時に制御する。
パシタに掛かるストレスの状態を前記テスト信号により
同時に制御する。
【0032】特に、前記テスト信号は、外部信号ピンか
ら入力される。好ましくは、前記テスト信号を内部発生
する、テスト信号発生回路をさらに備える。
ら入力される。好ましくは、前記テスト信号を内部発生
する、テスト信号発生回路をさらに備える。
【0033】特に、前記テスト信号発生回路は、外部信
号ピンからの入力によりテスト信号を発生させる。
号ピンからの入力によりテスト信号を発生させる。
【0034】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
【0035】(実施の形態1)図1に本発明の実施例1
におけるVpp発生回路を構成するポンプ回路310を
示す。
におけるVpp発生回路を構成するポンプ回路310を
示す。
【0036】ポンプ回路310は、テスト回路400と
第1のポンプ311と第2のポンプ312とノードN1
とN2との間に接続されたインバータ304とを含む。
第1のポンプ311と第2のポンプ312とノードN1
とN2との間に接続されたインバータ304とを含む。
【0037】テスト回路400は、テスト信号TM1と
リングオシレータ回路200の出力信号Φ2とが入力を
されるNOR回路401と、NOR回路401の出力信
号とテスト信号TM2とが入力されるNOR回路402
とを含む。
リングオシレータ回路200の出力信号Φ2とが入力を
されるNOR回路401と、NOR回路401の出力信
号とテスト信号TM2とが入力されるNOR回路402
とを含む。
【0038】テスト回路400は、リングオシレータ回
路200の出力信号Φ2をテスト信号により制御する回
路である。
路200の出力信号Φ2をテスト信号により制御する回
路である。
【0039】テスト回路の出力(NOR回路402の出
力)は、ノードN1に供給(入力)される。第1のポン
プ311に、ノードN1からの信号、第2のポンプ31
2に、ノードN2からの信号(ノードN1からの反転信
号)を入力することにより、各ポンプにかかるストレス
の状態を制御する。
力)は、ノードN1に供給(入力)される。第1のポン
プ311に、ノードN1からの信号、第2のポンプ31
2に、ノードN2からの信号(ノードN1からの反転信
号)を入力することにより、各ポンプにかかるストレス
の状態を制御する。
【0040】第1のポンプ311と第2のポンプ312
とは、それぞれキャパシタを含む。本発明においては、
テスト回路400によりストレステストモード時に各キ
ャパシタに所望のストレスが掛かるようにする。
とは、それぞれキャパシタを含む。本発明においては、
テスト回路400によりストレステストモード時に各キ
ャパシタに所望のストレスが掛かるようにする。
【0041】本発明のVpp発生回路510の構成を図
2に示す。図2においては、前記ポンプ回路310の一
具体例としてポンプ回路320が記載されている。
2に示す。図2においては、前記ポンプ回路310の一
具体例としてポンプ回路320が記載されている。
【0042】前記Vpp発生回路510は、ディテクタ
回路100とリングオシレータ回路200とポンプ回路
320とを含む。
回路100とリングオシレータ回路200とポンプ回路
320とを含む。
【0043】前記ポンプ回路320は、テスト回路40
0と、キャパシタ301〜303と、トランジスタ30
5〜308と、インバータ304とを含む。
0と、キャパシタ301〜303と、トランジスタ30
5〜308と、インバータ304とを含む。
【0044】キャパシタ301〜303と、トランジス
タ305〜308と、インバータ304との接続関係
は、上述したとおりである。
タ305〜308と、インバータ304との接続関係
は、上述したとおりである。
【0045】図3のポンプ回路の動作図を用いて、本発
明によるポンプ回路320の動作を示す。
明によるポンプ回路320の動作を示す。
【0046】通常動作時において、テスト信号TM1を
“L”,TM2を“L”とすると、テスト回路400の
入力信号Φ2は、そのままノードN1に入力される。
“L”,TM2を“L”とすると、テスト回路400の
入力信号Φ2は、そのままノードN1に入力される。
【0047】ストレステストモード時において、テスト
信号TM1,TM2を制御し、その組合せによりノード
N1、ノードN2の電圧レベルが制御される。
信号TM1,TM2を制御し、その組合せによりノード
N1、ノードN2の電圧レベルが制御される。
【0048】すなわちテスト信号TM1=“H”、TM
2=“L”を入力すると、ノードN1=“H”、ノード
N2=“L”となり、図2に示したキャパシタ302,
303にストレスが掛かる。
2=“L”を入力すると、ノードN1=“H”、ノード
N2=“L”となり、図2に示したキャパシタ302,
303にストレスが掛かる。
【0049】またテスト信号TM1=“L”、TM2=
“H”を入力すると、ノードN1=“L”、ノードN2
=“H”となり、図2に示したキャパシタ301にスト
レスが掛かる。
“H”を入力すると、ノードN1=“L”、ノードN2
=“H”となり、図2に示したキャパシタ301にスト
レスが掛かる。
【0050】ここでテスト信号TM1,TM2の入力方
法であるが、図4に示すようにウェハ状態に入力する場
合は、外部パッド17から入力する。
法であるが、図4に示すようにウェハ状態に入力する場
合は、外部パッド17から入力する。
【0051】また、図5に示すように外部信号ピン18
から受ける外部信号に応じてテスト信号TM1とTM2
とをテスト信号発生回路19から内部発生させることも
できる。
から受ける外部信号に応じてテスト信号TM1とTM2
とをテスト信号発生回路19から内部発生させることも
できる。
【0052】(実施の形態2)図6に本発明の実施例2
におけるVpp発生回路を構成するポンプ回路330を
示す。
におけるVpp発生回路を構成するポンプ回路330を
示す。
【0053】ポンプ回路330は、テスト回路410と
第1のポンプ311と第2のポンプ312とインバータ
304とを含む。インバータ304は、リングオシレー
タ回路200の出力信号Φ2の反転信号を出力する。
第1のポンプ311と第2のポンプ312とインバータ
304とを含む。インバータ304は、リングオシレー
タ回路200の出力信号Φ2の反転信号を出力する。
【0054】テスト回路410は、テスト信号TM1
と、リングオシレータ回路200の出力信号Φ2とが入
力されるNOR回路411とNOR回路411の出力信
号とテスト信号TM2とが入力されるNOR回路41
2、テスト信号TM1と、インバータ313の出力信号
とが入力されるNOR回路413とNOR回路413の
出力信号とテスト信号TM2とが入力されるNOR回路
414とを含む。
と、リングオシレータ回路200の出力信号Φ2とが入
力されるNOR回路411とNOR回路411の出力信
号とテスト信号TM2とが入力されるNOR回路41
2、テスト信号TM1と、インバータ313の出力信号
とが入力されるNOR回路413とNOR回路413の
出力信号とテスト信号TM2とが入力されるNOR回路
414とを含む。
【0055】NOR回路412の出力は、第1のポンプ
311と電気的に接続されるノードN7に供給され、N
OR回路414の出力は、第2のポンプ312と電気的
に接続されるノードN8に供給される。
311と電気的に接続されるノードN7に供給され、N
OR回路414の出力は、第2のポンプ312と電気的
に接続されるノードN8に供給される。
【0056】テスト回路410は、テスト信号を用い
て、ノードN7とノードN8との電圧レベルを制御する
ことにより、各ポンプにかかるストレスの状態を制御す
る。
て、ノードN7とノードN8との電圧レベルを制御する
ことにより、各ポンプにかかるストレスの状態を制御す
る。
【0057】本発明においては、テスト回路410によ
りストレステストモード時に各キャパシタに所望のスト
レスが同時に掛かるようにする。
りストレステストモード時に各キャパシタに所望のスト
レスが同時に掛かるようにする。
【0058】図7は、前記ポンプ回路330の一具体例
としてポンプ回路340を含む、本発明のVpp発生回
路520である。
としてポンプ回路340を含む、本発明のVpp発生回
路520である。
【0059】前記Vpp発生回路520は、ディテクタ
回路100とリングオシレータ回路200とポンプ回路
340とを含む。
回路100とリングオシレータ回路200とポンプ回路
340とを含む。
【0060】前記ポンプ回路340は、テスト回路41
0と、キャパシタ301〜303と、トランジスタ30
5〜308と、インバータ304とを含む。
0と、キャパシタ301〜303と、トランジスタ30
5〜308と、インバータ304とを含む。
【0061】キャパシタ301〜303と、トランジス
タ305〜308との接続関係は、上述したとおりであ
る。インバータ304は、テスト回路410に、リング
オシレータ回路200の出力信号Φ2の反転信号を入力
するものであり、NOR回路413と接続されている。
タ305〜308との接続関係は、上述したとおりであ
る。インバータ304は、テスト回路410に、リング
オシレータ回路200の出力信号Φ2の反転信号を入力
するものであり、NOR回路413と接続されている。
【0062】また、ポンプ回路340においては、キャ
パシタ301は、ノードN7とノードN3との間に接続
され、キャパシタ302は、ノードN8とノードN5と
の間に接続され、キャパシタ303は、ノードN8とノ
ードN5との間に接続される。
パシタ301は、ノードN7とノードN3との間に接続
され、キャパシタ302は、ノードN8とノードN5と
の間に接続され、キャパシタ303は、ノードN8とノ
ードN5との間に接続される。
【0063】図8のポンプ回路の動作図を用いて、本発
明によるポンプ回路340の動作を示す。
明によるポンプ回路340の動作を示す。
【0064】通常動作時において、実施例1と同じくテ
スト信号TM1,TM2を“L”とすると、入力信号Φ
2と入力信号Φ2の反転信号とは、そのままノードN7
とノードN8とに入力される。
スト信号TM1,TM2を“L”とすると、入力信号Φ
2と入力信号Φ2の反転信号とは、そのままノードN7
とノードN8とに入力される。
【0065】ストレステストモード時において、テスト
信号TM1,TM2を制御し、その組み合わせによりノ
ードN7、ノードN8の電圧レベルが制御される。
信号TM1,TM2を制御し、その組み合わせによりノ
ードN7、ノードN8の電圧レベルが制御される。
【0066】すなわち、テスト信号TM2=“H”を入
力したときにはテスト信号TM1にかかわりなくノード
N7、ノードN8はともに“L”となり、図7に示した
キャパシタ301,302,303にストレスが同時に
掛かる。
力したときにはテスト信号TM1にかかわりなくノード
N7、ノードN8はともに“L”となり、図7に示した
キャパシタ301,302,303にストレスが同時に
掛かる。
【0067】ここでテスト信号TM1,TM2の入力方
法であるが、実施例1と同じく、図9に示すようにウェ
ハ状態に入力する場合は、外部パッド17から入力す
る。
法であるが、実施例1と同じく、図9に示すようにウェ
ハ状態に入力する場合は、外部パッド17から入力す
る。
【0068】また、図10に示すように外部信号ピン1
8を受けてテスト信号TM1とTM2がテスト信号発生
回路19から内部発生させることもできる。
8を受けてテスト信号TM1とTM2がテスト信号発生
回路19から内部発生させることもできる。
【0069】図11は、この発明の一実施の形態による
DRAMの構成を示すブロック図である。図11におい
て、このDRAMは、内部電源電位発生回路1、クロッ
ク発生回路2、行および列アドレスバッファ3、行デコ
ーダ4、列デコーダ5、メモリマット6、入力バッファ
9および出力バッファ10を備え、メモリマット6はメ
モリアレイ7およびセンスアンプ+入出力制御回路8を
含む。
DRAMの構成を示すブロック図である。図11におい
て、このDRAMは、内部電源電位発生回路1、クロッ
ク発生回路2、行および列アドレスバッファ3、行デコ
ーダ4、列デコーダ5、メモリマット6、入力バッファ
9および出力バッファ10を備え、メモリマット6はメ
モリアレイ7およびセンスアンプ+入出力制御回路8を
含む。
【0070】内部電源電位発生回路1は、外部から電源
電位VCCおよび接地電位GNDを受け、内部電源電位
VPP,VCCS,VBLを生成する。クロック発生回
路2は、外部から与えられる信号/RAS,/CASに
基づいて所定の動作モードを選択し、DRAM全体を制
御する。
電位VCCおよび接地電位GNDを受け、内部電源電位
VPP,VCCS,VBLを生成する。クロック発生回
路2は、外部から与えられる信号/RAS,/CASに
基づいて所定の動作モードを選択し、DRAM全体を制
御する。
【0071】行および列アドレスバッファ3は、外部か
ら与えられるアドレス信号A0〜Ai(ただし、iは0
以上の整数である)に基づいて行アドレス信号RA0〜
RAiおよび列アドレス信号CA0〜CAiを生成し、
生成した信号RA0〜RAiおよびCA0〜CAiをそ
れぞれ行デコーダ4および列デコーダ5に与える。
ら与えられるアドレス信号A0〜Ai(ただし、iは0
以上の整数である)に基づいて行アドレス信号RA0〜
RAiおよび列アドレス信号CA0〜CAiを生成し、
生成した信号RA0〜RAiおよびCA0〜CAiをそ
れぞれ行デコーダ4および列デコーダ5に与える。
【0072】メモリアレイ7は、行列状に配列され、そ
れぞれが1ビットのデータを記憶する複数のメモリセル
を含む。各メモリセルは行アドレスおよび列アドレスに
よって決定される所定のアドレスに配置される。
れぞれが1ビットのデータを記憶する複数のメモリセル
を含む。各メモリセルは行アドレスおよび列アドレスに
よって決定される所定のアドレスに配置される。
【0073】行デコーダ4は、行および列アドレスバッ
ファ3から与えられた行アドレス信号RA0〜RAiに
応答して、メモリアレイ7の行アドレスを指定する。列
デコーダ5は、行および列アドレスバッファ3から与え
られた列アドレス信号CA0〜CAiに応答して、メモ
リアレイ7の列アドレスを指定する。センスアンプ+入
出力制御回路8は、行デコーダ4および列デコーダ5に
よって指定されたアドレスのメモリセルをデータ入出力
線対IOPの一方端に接続する。データ入出力線対IO
Pの他方端は、入力バッファ9および出力バッファ10
に接続される。
ファ3から与えられた行アドレス信号RA0〜RAiに
応答して、メモリアレイ7の行アドレスを指定する。列
デコーダ5は、行および列アドレスバッファ3から与え
られた列アドレス信号CA0〜CAiに応答して、メモ
リアレイ7の列アドレスを指定する。センスアンプ+入
出力制御回路8は、行デコーダ4および列デコーダ5に
よって指定されたアドレスのメモリセルをデータ入出力
線対IOPの一方端に接続する。データ入出力線対IO
Pの他方端は、入力バッファ9および出力バッファ10
に接続される。
【0074】入力バッファ9は、書込モード時に、外部
から与えられる信号/Wに応答して、外部から入力され
たデータDj(ただし、jは自然数である)をデータ入
出力線対IOPを介して選択されたメモリセルに与え
る。出力バッファ10は、読出ノード時に、外部から入
力された信号/OEに応答して、選択されたメモリセル
からの読出データQjを外部に出力する。
から与えられる信号/Wに応答して、外部から入力され
たデータDj(ただし、jは自然数である)をデータ入
出力線対IOPを介して選択されたメモリセルに与え
る。出力バッファ10は、読出ノード時に、外部から入
力された信号/OEに応答して、選択されたメモリセル
からの読出データQjを外部に出力する。
【0075】図12は、図11に示したDRAMのメモ
リマット6の構成を示す回路ブロック図である。図12
において、メモリアレイ7は、行列状に配列された複数
のメモリセルMCと、各行に対応して設けられたワード
線WLと、各列に対応して設けられたビット線対BL,
/BLとを含む。各メモリセルMCは、アクセス用のN
チャネルMOSトランジスタと情報記憶用のキャパシタ
とを含む周知のものである。ワード線WLは、行デコー
ダ4の出力を伝達し、選択された行のメモリセルMCを
活性化させる。ビット線対BL,/BLは、選択された
メモリセルMCとデータ信号の入出力を行なう。
リマット6の構成を示す回路ブロック図である。図12
において、メモリアレイ7は、行列状に配列された複数
のメモリセルMCと、各行に対応して設けられたワード
線WLと、各列に対応して設けられたビット線対BL,
/BLとを含む。各メモリセルMCは、アクセス用のN
チャネルMOSトランジスタと情報記憶用のキャパシタ
とを含む周知のものである。ワード線WLは、行デコー
ダ4の出力を伝達し、選択された行のメモリセルMCを
活性化させる。ビット線対BL,/BLは、選択された
メモリセルMCとデータ信号の入出力を行なう。
【0076】センスアンプ+入出力制御回路8は、デー
タ入出力線対IO,/IO(IOP)と、各列に対応し
て設けられた列選択ゲート11、センスアンプ12およ
びイコライザ13とを含む。列選択ゲート11は、ビッ
ト線対BL,/BLとデータ入出力線対IO,/IOと
の間に接続された1対のNチャネルMOSトランジスタ
を含む。各列選択ゲート11の1対のNチャネルMOS
トランジスタのゲートは、列選択線CSLを介して列デ
コーダ5に接続される。列デコーダ5において列選択線
CSLが選択レベルの「H」レベルに立上げられると1
対のNチャネルMOSトランジスタが導通し、ビット線
対BL,/BLとデータ入出力線対IO,/IOとが結
合される。
タ入出力線対IO,/IO(IOP)と、各列に対応し
て設けられた列選択ゲート11、センスアンプ12およ
びイコライザ13とを含む。列選択ゲート11は、ビッ
ト線対BL,/BLとデータ入出力線対IO,/IOと
の間に接続された1対のNチャネルMOSトランジスタ
を含む。各列選択ゲート11の1対のNチャネルMOS
トランジスタのゲートは、列選択線CSLを介して列デ
コーダ5に接続される。列デコーダ5において列選択線
CSLが選択レベルの「H」レベルに立上げられると1
対のNチャネルMOSトランジスタが導通し、ビット線
対BL,/BLとデータ入出力線対IO,/IOとが結
合される。
【0077】センスアンプ12は、センスアンプ活性化
信号SE,/SEがそれぞれ「H」レベルおよび「L」
レベルになったことに応じて、ビット線対BL,/BL
間の微少電位差を内部電源電圧VCCS(<VCC)に
増幅する。イコライザ13は、ビット線イコライズ信号
BLEQが活性化レベルの「H」レベルになったことに
応じて、ビット線対BL,/BLの電位をビット線電位
VBL(=VCCS/2)にイコライズする。
信号SE,/SEがそれぞれ「H」レベルおよび「L」
レベルになったことに応じて、ビット線対BL,/BL
間の微少電位差を内部電源電圧VCCS(<VCC)に
増幅する。イコライザ13は、ビット線イコライズ信号
BLEQが活性化レベルの「H」レベルになったことに
応じて、ビット線対BL,/BLの電位をビット線電位
VBL(=VCCS/2)にイコライズする。
【0078】このように、DRAMでは、外部電源電位
VCCに基づいて種々の内部電源電位VPP,VCC
S,VBLが生成されている。
VCCに基づいて種々の内部電源電位VPP,VCC
S,VBLが生成されている。
【0079】図13は、本発明におけるテスト信号発生
回路19を図11のDRAMに備えたものである。
回路19を図11のDRAMに備えたものである。
【0080】前記テスト信号発生回路19は、外部パッ
ド17または外部信号ピン18の入力によりテスト信号
TM1とTM2とを出力する。
ド17または外部信号ピン18の入力によりテスト信号
TM1とTM2とを出力する。
【0081】本発明のVpp発生回路は、図11または
図13の内部電源電位発生回路1に含まれる。
図13の内部電源電位発生回路1に含まれる。
【0082】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した実施の形態の説明ではな
くて特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲内でのすべての変更が含まれるこ
とが意図される。
【0083】
【発明の効果】本発明における半導体集積回路によれ
ば、ポンプ回路において複数のキャパシタに掛かるスト
レスの状態がテスト信号により制御される。
ば、ポンプ回路において複数のキャパシタに掛かるスト
レスの状態がテスト信号により制御される。
【0084】また、本発明における半導体集積回路によ
れば、ストレステストモード時に構成するポンプ回路の
各キャパシタに対し所望のストレスを掛けることがで
き、半導体集積回路の信頼性向上が図れる。
れば、ストレステストモード時に構成するポンプ回路の
各キャパシタに対し所望のストレスを掛けることがで
き、半導体集積回路の信頼性向上が図れる。
【0085】また、本発明における半導体集積回路によ
れば、ストレステスト時に構成するポンプ回路の各キャ
パシタに対して、所望のストレスを同時に掛けることが
可能となり、ストレステストの効率向上および半導体集
積回路の信頼性向上が図れる。
れば、ストレステスト時に構成するポンプ回路の各キャ
パシタに対して、所望のストレスを同時に掛けることが
可能となり、ストレステストの効率向上および半導体集
積回路の信頼性向上が図れる。
【0086】また、本発明における半導体集積回路によ
れば、入力テスト信号が外部パッド、外部信号ピンまた
はテスト信号発生回路から内部発生させられる。
れば、入力テスト信号が外部パッド、外部信号ピンまた
はテスト信号発生回路から内部発生させられる。
【図1】 本発明の実施例1によるポンプ回路の図。
【図2】 本発明に実施例1によるVpp発生回路の
図。
図。
【図3】 本発明に実施例1によるポンプ回路の動作
図。
図。
【図4】 本発明に実施例1によるポンプ回路の図。
【図5】 本発明に実施例1によるポンプ回路の図。
【図6】 本発明に実施例2によるポンプ回路の図。
【図7】 本発明に実施例2によるVpp発生回路の
図。
図。
【図8】 本発明に実施例2によるポンプ回路の動作
図。
図。
【図9】 本発明に実施例2によるポンプ回路の図。
【図10】 本発明に実施例2によるポンプ回路の図。
【図11】 本発明の一実施の形態によるDRAMの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図12】 図11に示したメモリマットの構成を示す
回路ブロック図である。
回路ブロック図である。
【図13】本発明の一実施の形態によるテスト信号発生
回路を備える、DRAMの全体構成を示すブロック図で
ある。
回路を備える、DRAMの全体構成を示すブロック図で
ある。
【図14】 Vpp発生回路のブロック図。
【図15】 リングオシレータ回路の一例を示した図。
【図16】 ポンプ回路の一例を示した図。
【図17】 Vpp発生回路の動作波形の一例を示した
図。
図。
1 内部電源電位発生回路、2 クロック発生回路、3
行および列アドレスバッファ、4 行デコーダ、5
列デコーダ、6 メモリマット、7 メモリアレイ、8
センスアンプ+入出力制御回路、9 入力バッファ、
10 出力バッファ、11 列選択ゲート、12 セン
スアンプ、13 イコライザ、MC メモリセル、WL
ワード線、BL,/BL ビット線対、19 テスト
信号発生回路、100 ディテクタ回路、200 リン
グオシレータ回路、201,401,402,411〜
414 NOR回路、202〜205,207,304
インバータ、206 遅延回路、300,310,32
0,330,340 ポンプ回路、301〜303 キ
ャパシタ、305〜308 Nchトランジスタ、31
1 第1のポンプ、312 第2のポンプ、400,4
10 テスト回路、500,510,520 Vpp発
生回路。
行および列アドレスバッファ、4 行デコーダ、5
列デコーダ、6 メモリマット、7 メモリアレイ、8
センスアンプ+入出力制御回路、9 入力バッファ、
10 出力バッファ、11 列選択ゲート、12 セン
スアンプ、13 イコライザ、MC メモリセル、WL
ワード線、BL,/BL ビット線対、19 テスト
信号発生回路、100 ディテクタ回路、200 リン
グオシレータ回路、201,401,402,411〜
414 NOR回路、202〜205,207,304
インバータ、206 遅延回路、300,310,32
0,330,340 ポンプ回路、301〜303 キ
ャパシタ、305〜308 Nchトランジスタ、31
1 第1のポンプ、312 第2のポンプ、400,4
10 テスト回路、500,510,520 Vpp発
生回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G01R 31/28 Q G11C 11/34 371A Fターム(参考) 2G032 AA07 AB03 AG01 AH07 AK11 AL00 5B024 AA15 BA21 BA27 CA07 EA01 EA04 5L106 AA01 DD12 DD35 GG07
Claims (9)
- 【請求項1】 行列状に配置される複数のメモリセル
と、行に対応して設けられる複数のワード線と、列に対
応して設けられる複数のビット線とを含むメモリセルア
レイ領域と、 前記メモリセルアレイ領域に供給する昇圧電圧を発生す
るための複数のキャパシタと、 前記複数のキャパシタに掛かるストレスの状態を制御す
るテスト回路とを備える、半導体集積回路。 - 【請求項2】 前記テスト回路は、テスト信号により制
御される、請求項1記載の半導体集積回路。 - 【請求項3】 前記テスト回路は、前記複数のキャパシ
タに掛かるストレスの状態を前記テスト信号により制御
する、請求項2記載の半導体集積回路。 - 【請求項4】 前記テスト回路は、前記複数のキャパシ
タに掛かるストレスの状態を前記テスト信号により同時
に制御する、請求項2記載の半導体集積回路。 - 【請求項5】 前記テスト信号は、外部信号ピンから入
力される、請求項2記載の半導体集積回路。 - 【請求項6】 前記テスト信号は、外部パッドから入力
される、請求項2記載の半導体集積回路。 - 【請求項7】 前記テスト信号を内部発生する、テスト
信号発生回路をさらに備える、請求項2記載の半導体集
積回路。 - 【請求項8】 前記テスト信号発生回路は、外部信号ピ
ンからの入力により前記テスト信号を発生させる、請求
項7記載の半導体集積回路。 - 【請求項9】 前記テスト信号発生回路は、外部パッド
からの入力により前記テスト信号を発生させる、請求項
7記載の半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000392740A JP2002197894A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路 |
US09/887,167 US6538936B2 (en) | 2000-12-25 | 2001-06-25 | Semiconductor integrated circuit having test circuit |
KR10-2001-0050876A KR100438237B1 (ko) | 2000-12-25 | 2001-08-23 | 테스트 회로를 갖는 반도체 집적 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000392740A JP2002197894A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路 |
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Publication Number | Publication Date |
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JP2002197894A true JP2002197894A (ja) | 2002-07-12 |
Family
ID=18858682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2000392740A Withdrawn JP2002197894A (ja) | 2000-12-25 | 2000-12-25 | 半導体集積回路 |
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US6853567B2 (en) | 2002-11-28 | 2005-02-08 | Hynix Semiconductor Inc. | Pumping voltage generator |
KR100761372B1 (ko) | 2006-06-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 승압전압 생성기의 발진회로 |
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KR100605575B1 (ko) * | 2004-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 테스트 모드시 전하 펌프에서의 토글링 주기를 변경할 수있는 내부 전압 발생 회로 및 방법 |
US7187599B2 (en) * | 2005-05-25 | 2007-03-06 | Infineon Technologies North America Corp. | Integrated circuit chip having a first delay circuit trimmed via a second delay circuit |
US7564728B2 (en) * | 2005-09-29 | 2009-07-21 | Hynix Semiconductor, Inc. | Semiconductor memory device and its driving method |
KR20120068228A (ko) * | 2010-12-17 | 2012-06-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 동작방법 |
KR102231519B1 (ko) * | 2015-01-30 | 2021-03-24 | 에스케이하이닉스 주식회사 | 반도체 소자의 열화도 검출 기능을 갖는 반도체 집적 회로 장치 및 그 구동방법 |
US9678523B2 (en) * | 2015-10-15 | 2017-06-13 | Microsoft Technology Licensing, Llc | Self biasing driver circuit for voltage boosting |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP3199987B2 (ja) * | 1995-08-31 | 2001-08-20 | 株式会社東芝 | 半導体集積回路装置およびその動作検証方法 |
JPH10201222A (ja) * | 1996-12-27 | 1998-07-31 | Fujitsu Ltd | 昇圧回路及びこれを用いた半導体装置 |
JP3904282B2 (ja) * | 1997-03-31 | 2007-04-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US6023187A (en) * | 1997-12-23 | 2000-02-08 | Mitsubishi Semiconductor America, Inc. | Voltage pump for integrated circuit and operating method thereof |
JP3655116B2 (ja) * | 1999-02-12 | 2005-06-02 | 富士通株式会社 | チャージポンプ回路の駆動方法及び電圧変換回路 |
-
2000
- 2000-12-25 JP JP2000392740A patent/JP2002197894A/ja not_active Withdrawn
-
2001
- 2001-06-25 US US09/887,167 patent/US6538936B2/en not_active Expired - Fee Related
- 2001-08-23 KR KR10-2001-0050876A patent/KR100438237B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6853567B2 (en) | 2002-11-28 | 2005-02-08 | Hynix Semiconductor Inc. | Pumping voltage generator |
KR100761372B1 (ko) | 2006-06-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 승압전압 생성기의 발진회로 |
Also Published As
Publication number | Publication date |
---|---|
US20020080667A1 (en) | 2002-06-27 |
KR20020052224A (ko) | 2002-07-03 |
US6538936B2 (en) | 2003-03-25 |
KR100438237B1 (ko) | 2004-07-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080304 |