JPH0969297A - 半導体集積回路装置、半導体集積回路装置の異常原因究明方法および半導体集積回路装置の動作検証方法 - Google Patents
半導体集積回路装置、半導体集積回路装置の異常原因究明方法および半導体集積回路装置の動作検証方法Info
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- JPH0969297A JPH0969297A JP22423495A JP22423495A JPH0969297A JP H0969297 A JPH0969297 A JP H0969297A JP 22423495 A JP22423495 A JP 22423495A JP 22423495 A JP22423495 A JP 22423495A JP H0969297 A JPH0969297 A JP H0969297A
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Abstract
した後でも分解せずに知ることができる半導体集積回路
装置およびこの半導体集積回路装置を利用した半導体集
積回路装置の異常原因究明方法を提供すること。 【解決手段】NAND型EEPROMが形成された半導
体チップの中に設けられ、このNAND型EEPROM
が必要とする書き込み用内部電圧VPPを発生する高電
圧発生回路42と、この発生回路42が発生させる電圧
VPPの値をチップ毎に任意に設定する設定電圧選択回
路100と、NAND型EEPROMの内部信号のう
ち、任意に設定された電圧VPPの値を知ることが可能
な信号として、設定用信号LTFを、チップの外に取り
出すためのマルチプレクサ130とを具備する。
Description
中に集積回路に必要な動作電圧を発生する電圧発生回路
を持つ半導体集積回路装置と、その装置に異常が起きた
ときに、その異常の原因を究明する異常原因究明方法
と、その半導体集積回路装置の動作検証方法とに関す
る。
性メモリ(EEPROM)では、トンネル電流を、書き
込み、あるいは消去に利用するものがある。
線と接地線との間に複数のセルを直列に接続したEEP
ROMでは、書き込みと消去とのそれぞれにトンネル電
流を利用する。そのようなEEPROMでは、その内部
回路に、書き込み、消去用の電源電圧よりも高い電圧を
発生する発生回路を備え、単一の電源電圧を供給するだ
けで動作するものがある。
を示す図で、(a)図は平面図、(b)図は(a)図の
b−b線に沿う断面図、(c)図は(a)図のc−c線
に沿う断面図である。
た二つのセルが示されている。二つのセルのうち、一つ
のセルに着目して、セルの構造について説明する。
に、N型のシリコン基板1内には、P- 型のウェル2が
形成され、このウェル2中には、各セルのソースおよび
ドレインとなるN+ 型拡散層3が複数形成されている。
N+ 型拡散層3どうしの間は、チャネル領域4であり、
このチャネル領域4の上には、ゲート酸化膜(Si
O2 )5が形成されている。なお、ウェル2の表面に形
成された厚いシリコン酸化膜(SiO2 )6は、素子を
分離するためのフィールド絶縁膜であり、局部酸化法を
用いて形成されている。セルのしきい値を可変にするた
めの電荷蓄積層、即ち浮遊ゲート(導電性ポリシリコ
ン)7は、ゲート酸化膜5から酸化膜6の上にかけて、
セルごとに一つ一つ形成されている。浮遊ゲート7の上
には、層間絶縁膜(SiO2 )8を介して、ワード線と
なる制御ゲート(導電性ポリシリコン)9が形成されて
いる。
は、次のようにして行う。
し、制御ゲート9にプログラム電位VPP(約20V)
を印加する。このようにすると、容量結合によって浮遊
ゲート7の電位が上昇し、やがてP型であったチャネル
領域4の導電型がN型に反転する。N型に反転したチャ
ネル領域4は、N+ 型拡散層3と接続されるので、その
電位は接地電位となる。接地電位となったチャネル領域
4と浮遊ゲート7との間には電位差が生じる。このた
め、浮遊ゲート7から、接地電位のチャネル領域4など
に向かって、トンネル電流が流れる。トンネル電流が流
れることで、浮遊ゲート7の中には電子が注入され、浮
遊ゲート7は負に帯電する。浮遊ゲート7が負に帯電す
ると、セルのしきい値は上昇するので、データの読み出
し時にセルを非導通にできる。この状態を、“0”デー
タが書き込まれた状態という。
が導通である状態を、“1”データが書き込まれた状態
という。この明細書では、“1”データの書き込みのし
かたについては省略する。
ート7とチャネル領域4との間の電場Eの強弱に依存す
る。トンネル電流の強弱が変わると、浮遊ゲート7の中
に注入される電子の量が変って、浮遊ゲート7の帯電量
が変わってしまう。つまり、同じプログラム電位VPP
を制御ゲート9に与えていても、電場Eが変ることによ
って、セルのしきい値が違ってくることがある。
表される。
ート7との間のキャパシタの容量、CFSは、浮遊ゲート
9とチャネル領域4との間のキャパシタの容量、tGAOX
は、ゲ−ト酸化膜5の厚さ、Vは制御ゲート9に与える
電圧である。
び容量CFSを持つキャパシタを平行平板型のキャパシタ
とみなし、面積をそれぞれSCF、およびSFSとし、層間
絶縁膜8の厚さをtINTER とする。さらにゲ−ト酸化膜
5と層間絶縁膜8とは同一物質(SiO2 )であって誘
電率は同じである、とすると、上記(1)式は、次の式
に変換される。
反比例することが分かる。面積SFSは、図28(b)に
示されるゲート幅Wと、図28(c)に示されるゲート
長Lとによって、決定される。
化によって規定されるゲ−ト酸化膜5の厚さtGAOX、フ
ィールド絶縁膜6によって規定されるゲート幅W、およ
び制御ゲート9と浮遊ゲート7とのリソグラフィ加工に
よって規定されるゲート長Lそれぞれがばらつくことに
よって、変動する。
浮遊ゲート7の中に注入される電子の量は、加工のばら
つきによって、様々に変動する。
である。なぜならば、たとえ同一の製造ラインを使って
製造していても、ロットごとに全く同一の製造条件を再
現することは不可能であるためである。
ートに与える電圧などの電圧を可変にしたEEPROM
では、ヒューズを使って設定電圧値を決定する。このた
めに、チップをパッケージングした後では、チップを分
解し、ヒューズの切断状況を目視しないと、設定電圧値
を特定できない。
き、その原因を究明することは、信頼性および歩留り
の、更なる飛躍のために必須である。異常の原因は、半
導体集積回路装置が複雑化するにつれて、短絡、断線な
ど単純なことばかりではなく、予測できなかった回路間
の干渉、予測できなかった回路動作中に発生する特有な
現象など複雑な要因が絡み合ってくることが予想され
る。
査することは当然であるが、チップを分解してしまえ
ば、装置は壊れ、動作しない。これでは、予測できなか
った回路間の干渉、予測できなかった回路動作中に発生
する特有な現象を発見することはできない。
たもので、その第1の目的は、設定した内部電圧値を、
装置をパッケージングした後でも分解せずに知ることが
できる半導体集積回路装置と、この半導体集積回路装置
を利用した半導体集積回路装置の異常原因究明方法とを
提供することにある。
の集積回路の動作を、事前に検証できる半導体集積回路
装置と、この半導体集積回路装置を利用した半導体集積
回路装置の動作検証方法とを提供することにある。
変に設定するための回路を有しながらも、その回路量を
最小限にとどめ、小面積化された半導体集積回路装置を
提供することにある。
るために、この発明では、集積回路が形成された半導体
チップと、このチップの中に設けられ、前記集積回路に
必要な動作電圧を発生する発生手段と、この発生手段が
発生させる動作電圧の値をチップ毎に任意に設定する設
定手段と、前記集積回路の内部信号のうち、前記任意に
設定された動作電圧の値を知ることが可能な信号を、前
記チップの外に抽出する抽出手段とを具備することを特
徴としている。
明では、集積回路が形成された半導体チップと、このチ
ップの中に設けられ、前記集積回路に必要な動作電圧を
発生する発生手段と、この発生手段が発生させる動作電
圧の値をチップ毎に任意に設定する設定手段と、この設
定手段が設定する動作電圧の値を半永久的に決定する決
定手段と、この決定手段が前記動作電圧の値を半永久的
に決定する前に、前記設定手段が設定する動作電圧の値
を、前記チップの外から様々に変更させる変更手段とを
具備することを特徴としている。
明では、集積回路が形成された半導体チップと、このチ
ップの中に設けられ、前記集積回路に必要な動作電圧を
発生する発生手段と、この発生手段が発生させる動作電
圧の値をチップ毎に任意に設定する第1の設定手段と、
前記発生手段が発生させる動作電圧の値をチップ毎に、
前記第1の設定手段が設定する動作電圧の値と異なった
他の値に任意に設定する第2の設定手段とを具備するこ
とを特徴としている。
明する。この説明に際し、全ての図面において、同一の
部分には同一の参照符号を付し、重複する説明は避ける
ことにする。
るNAND型EEPROMのブロック図、図2は、NA
ND型EEPROMセルの回路図である。
ための回路として、メモリセルアレイ10が集積回路チ
ップ中に設けられている。メモリセルアレイ10には、
図2に示すNAND型EEPROMセル12が行列状に
形成されている。NAND型セル12は、互いに直列に
接続されたEEPROMセル14を含む。EEPROM
セル14は、基本的に絶縁ゲート型FETであるが、特
徴的なことはそのゲート絶縁膜の中に電荷蓄積部として
の浮遊ゲートを有していることである。EEPROMセ
ル14は、浮遊ゲートを負(あるいは正)に帯電させる
ことで、絶縁ゲート型FETのしきい値を変化させるこ
とができる。しきい値を変化させることができること
で、EEPROMセル14は、“0”または“1”のい
ずれかのデータを記憶しておくことができる。浮遊ゲー
トを負に帯電させるための一つの方法は、浮遊ゲートに
電子を注入することである。浮遊ゲートが負に帯電され
た状態は、“0”のデータを記憶していることになる。
この“0”のデータを消去するためには、浮遊ゲートか
ら電子を抜けば良い。これで、記憶されていたデータは
“0”から“1”となり、“0”のデータが消去され
る。
選択線のひとつである制御ゲート線(CG1〜CG8)
に接続されている。NAND型セル12の電流通路の一
端は選択ゲート16を介してビット線(BL0〜BL
n)に接続され、その他端は選択ゲート18を介してソ
ース線(SL)に接続されている。選択ゲート16のゲ
ートは、ロウ系選択線のひとつである第1選択ゲート線
(SG1)に接続され、選択ゲート18のゲートは、ロ
ウ系選択線のひとつである第2選択ゲート線(SG2)
に接続されている。
を動作させるための回路について、データの読み出す時
の回路動作とともに説明する。
SG)は、ロウアドレスを用いて選択される。ロウアド
レスは、ロウアドレスバッファ20を介してロウアドレ
スデコーダ22に入力され、ここでデコードされる。膨
大な数のロウ系選択線のうち、上記のデコードされた結
果に応じたロウ系選択線が活性化される。活性化された
ロウ系選択線には、ロウ系選択線ドライバ24によっ
て、所定の内部電圧が与えられる。所定の内部電圧が与
えられたロウ系選択線は、メモリセルアレイ10のロウ
を選ぶ。
2およびEEPROMセル14からは、“0”または
“1”のデータがそれぞれ、ビット線(BL0〜BL
n)に読み出される。ビット線に読み出されたデータ
は、データレジスタ/センスアンプ26で保持/増幅さ
れる。データレジスタ/センスアンプ26は、カラムゲ
ート28に接続されている。カラムゲート28には、カ
ラム選択線(CSL)が接続され、カラム選択信号が供
給される。
スを用いて選択される。カラムアドレスは、カラムアド
レスバッファ30を介してカラムアドレスデコーダ32
に入力され、ここでデコードされる。膨大な数のカラム
選択線のうち、上記のデコードされた結果に応じたもの
が選ばれて、活性化される。活性化されたカラム選択線
は、カラム選択信号をカラムゲート28に与える。カラ
ム選択信号が与えられたカラムゲート28は、データレ
ジスタ/センスアンプ26をI/Oデータバス34に接
続する。
されたメモリセルアレイ10から、データを読み出すべ
きロウ、およびカラムがそれぞれ選択されたことにな
る。ロウとカラムとが選択されることで、膨大な数のセ
ル14の中から、アクセスすべきセル14が決定され、
アクセスが決定されたセル14から、ここに記憶されて
いる“0”または“1”のいずれかのデータが、I/O
データバス34に読み出されてくる。
タ(DOUT)は、出力バッファ36を介してI/Oパ
ッド群38に供給される。I/Oパッド群38に設けら
れているI/Oパッドは、集積回路チップの外部との接
続点であり、ここには集積回路装置のリード端子が接続
される。I/Oパッドに供給されたデータ(DOUT)
は図示せぬリード端子に伝えられ、集積回路チップの外
部へと出力されていく。
D型EEPROMにデータを書き込む時の動作について
説明する。
タを読み出すだけでなく、データを書き込める、あるい
は書き込まれていたデータの全てを一括して消去し、あ
るいは書き込まれていたデータの一部を部分的に消去
し、消去されたデータが記憶されていたエリアに、新た
なデータを書き込めるなどの機能を持つ。
べきデータ(DIN)を、図示せぬリード端子からI/
Oパッドに供給する。I/Oパッドに供給されたデータ
は入力バッファ40を介してI/Oデータバス34に伝
えられる。I/Oデータバス34に伝えられたデータ
は、データレジスタ/センスアンプ26に供給される。
ジスタ/センスアンプ26に供給するために、膨大な数
のカラム選択線(CSL)のうち、活性化させるべきカ
ラム選択線を、読み出し時と同様に、カラムアドレスを
用いて選択する。
信号をカラムゲート28に与える。カラム選択信号が与
えられたカラムゲート28は、ビット線を、データレジ
スタ/センスアンプ26に接続する。
レジスタ/センスアンプ26に供給されたデータは、こ
こで保持/増幅される。
6で保持/増幅された後、書き込むべきロウを選ぶため
に、膨大な数のロウ系選択線(CG・SG)のうち、活
性化させるべきロウ系選択線を、読み出し時と同様にし
て、ロウアドレスを用いて選択する。さらに選択された
ロウ系選択線のうち、セル14のゲートに接続される制
御ゲート線(CG)には、ロウ系選択線ドライバ24に
よって、書き込み用内部電圧VPPが与えられる。書き
込み用内部電圧VPPは、電源電圧VCCよりも高い電
圧である。
されたメモリセルアレイ10から、データを書き込むべ
きカラム、およびロウがそれぞれ選択されたことにな
る。ロウとカラムとが選択されることで、膨大な数のセ
ル14の中から、データを書き込むべきセル14が決定
され、書き込みが決定されたセル14にデータが書き込
まれる。
せるための回路を、その電圧を発生させる動作とともに
説明する。
PPは、チップの中に形成された高電圧発生回路42に
よって発生される。
ブロック図である。
は、ブースターとして、チャージポンプ型の昇圧回路4
4を含んでいる。昇圧回路44は、電源電圧VCC(約
3.3V)を、昇圧用クロックφ1、φ2を使用して、
書き込み用内部電圧VPPまで昇圧する。昇圧用クロッ
クφ1、φ2は、リングオシレータなどの発振回路46
により作られる。
で、図5は、昇圧用クロックφ1、φ2の波形図であ
る。
通路の一端およびゲートにそれぞれ電源電圧VCCが供
給されるMOSFET48と、電流通路の一端およびゲ
ートをそれぞれ、MOSFET48の電流通路の他端に
接続したMOSFET50と、一方の電極を、MOSF
ET50の電流通路の一端に接続したコンデンサ52と
からなるチャージポンプ回路54を、複数段含む。これ
らのチャージポンプ回路54は、MOSFET50の電
流通路の他端を、次段のMOSFET50の電流通路の
一端に接続することにより、互いに縦続接続されてい
る。コンデンサ52の他方の電極には、図5に示すよう
な、2相の昇圧用クロックφ1、φ2が交互に供給され
る。そして、最終段のMOSFET50の電流通路の他
端より、電源電圧を昇圧した電圧、すなわち書き込み用
内部電圧VPPを得る。このように昇圧回路44により
発生された書き込み用内部電圧VPPは、図1に示すよ
うに、VPP電圧制限回路56を用いて、一定値に制限
される。
6の回路図である。
6は、直列接続された複数のツェナーダイオード58を
含む。直列接続されたツェナーダイオード58のカソー
ド側端部は、書き込み用内部電圧線60に接続されてい
る。書き込み用内部電圧線60は、昇圧回路44とロウ
系選択線ドライバ24とを互いに接続する。直列接続さ
れたツェナーダイオード58のアノード側端部は、電圧
設定回路62により設定される電圧VAの供給点に接続
されている。
は、この例では3個であり、各ツェナーダイオード58
のツェナーブレークダウン電圧Vzはそれぞれ、5Vに
設定されている。このため、電圧制限回路56における
ツェナーブレークダウン電圧Vzは、15Vである。昇
圧回路44が発生する書き込み用内部電圧VPPは、電
圧制限回路56によって、ツェナーブレークダウン電圧
Vzと電圧VAとの和、即ち、15V+VAに制限され
る。
に供給される電圧VAを設定するための電圧設定回路6
2は、図3に示すように、電圧発生回路64と、参照電
圧発生回路66と、電圧比較回路68と、可変抵抗回路
70とを含む。
路図である。
る。
電圧制限回路56のアノード側端部と接地点との間に直
列に接続された9個の電圧分割用抵抗R1〜R9と、こ
れら抵抗R1〜R9の各直列接続点それぞれに、電流通
路の一端が接続され、他端が互いに共通に接続された8
個のCMOS型トランスファゲート72-0〜72-7とを
含む。これら8個のトランスファゲート72-0〜72-7
のNチャネル型MOSFETのゲート、Pチャネル型M
OSFETのゲートには、それぞれ対応して相補な一対
の切替信号SW0, /SW0(先頭の /は反転信号を意
味する)〜SW7, /SW7が供給される。
回路56のアノード側端部の電位と、接地との間の電圧
を、抵抗R1〜R9により、8通りに分割する。そし
て、切替信号SW0〜SW7を用いて、8個のトランス
ファゲート72-0〜72-7のうち、いずれか一つを導通
させることにより、8通りに分割される電圧のうち、い
ずれか一つを選べるようになっている。これによって、
互いに共通に接続されたトランスファゲート72-0〜7
2-7の他端の電圧VBを8通りに設定でき、さらにトラ
ンスファゲート72-0〜72-7のいずれか一つを導通さ
せることによって、8通り設定できる電圧VBのうち、
いずれか一つを選ぶことができる。
供給端と接地との間に直列に接続された2個のツェナー
ダイオード74、76と、ツェナーダイオード74とツ
ェナーダイオード76との接続点と、接地との間に直列
に接続された2個の抵抗78、80とを含む。
電位VMと接地との間の電位差を、ツェナーダイオード
74、76により2分割する。さらに2分割された電位
と接地との間の電位差を、抵抗78、80の抵抗比に応
じて分割することで、安定した参照電圧VRを発生させ
る。
FET82、84と、駆動用Nチャネル型MOSFET
86、88を含む差動型の演算増幅回路である。駆動用
Nチャネル型MOSFET86のゲートには、電圧発生
回路64により選ばれた電圧VBが供給され、他の駆動
用Nチャネル型MOSFET88のゲートには、参照電
圧発生回路66により発生された参照電圧VRが供給さ
れる。
と参照電圧VRとを比較し、この比較動作に応じた電圧
VLを、MOSFET84と駆動用MOSFET88と
の相互接続点より得る。
の一端と駆動用MOSFET88の電流通路の一端とは
互いに共通に接続されている。この共通接続点と接地と
の間には、Nチャネル型MOSFET90の電流通路が
直列に接続されている。MOSFET90のゲートに
は、制御信号VONが供給される。制御信号VONが
“H”レベルになると、MOSFET90が導通する。
電圧比較回路68の比較動作は、MOSFET90が導
通することによって始められる。
書き込み/読み出しシーケンスに応じて制御される。こ
れにより、電圧比較回路68の比較動作は、例えばデー
タの書き込み/読み出しシーケンスに応じ、必要なとき
のみ行われるようにでき、消費電力の、無用な増加を抑
制することができる。
アノード側端部と接地との間に電流通路が直列に接続さ
れたNチャネル型MOSFET92を含む。MOSFE
T92のゲートには、電圧比較回路68から出力される
電圧VLが供給される。
抵抗が電圧VLに応じて変化される。導通抵抗を電圧V
Lに応じて変化させることにより、降下電圧を変えるこ
とができる。このような降下電圧に応じた電圧VAが、
電圧制限回路56のアノード側端部に供給される。
と、互いに供給に接続されたトランスファゲート72-0
〜72-7の電流通路の他端との間には、コンデンサ94
が接続されている。このコンデンサ94は発振防止用の
ものである。
作を説明する。
回路46から発振させる。発振された昇圧用クロックφ
1、φ2をそれぞれ、チャージポンプ型の昇圧回路44
に供給する。チャージポンプ型の昇圧回路44は、昇圧
用クロックφ1、φ2が供給されることによって、電源
電圧VCCを書き込み用内部電圧VPPに昇圧する。書
き込み用内部電圧VPPが充分に高まると、電圧制限回
路56が働く。電圧制限回路56は、書き込み用内部電
圧VPPを、図6を参照して説明したように3×Vz+
VAに制限する。
な動作により、電圧制限回路56のアノード側端部に供
給する電圧VAを設定する。
圧発生回路64に供給される切替信号SW0〜SW7の
うち、切替信号SW3のみが“H”レベルにされてい
る、と仮定する。この状態では、図7に示す8個トラン
スファゲート72-0〜72-7のうち、トランスファゲー
ト72-3のみが導通する。トランスファゲート72-3の
みが導通したときの電圧VBは、電圧VB出力の接続点
から、接地点までの抵抗値をRB、電圧VA出力の接続
点から、電圧VB出力の接続点までの抵抗値をRAとお
いたとき、VB={RB/(RA+RB)}×VAであ
る。
圧比較回路68は、図7に示す形の差動型の演算増幅回
路である。この形の演算増幅回路では、電圧VBが、参
照電圧VRと等しくなるように、比較動作される。この
ため、参照電圧VRもまた、{RB/(RA+RB)}
×VAである。
圧VAは、{(RA+RB)/RB}×VR、より簡単
に記せば、1+(RA/RB)×VRである。この関係
から、(RA/RB)の値を変えることで、電圧VAは
変わる。例えば抵抗値RBを大きくし、抵抗値RAを小
さくすると、電圧VAが低くなって、書き込み用内部電
圧VPPを小さくできる。反対に抵抗値RBを小さく
し、抵抗値RAを大きくすると、電圧VAが高くなっ
て、書き込み用内部電圧VPPを大きくできる。
えることができる。この例では、切替信号SW0を
“H”レベルにし、トランスファゲート72-0を導通さ
せたとき、抵抗値RAが最小、抵抗値RBが最大となる
ので、書き込み用内部電圧VPPは、最小の値に設定さ
れる。また、導通させるトランスファゲートを、72-
1、72-2、…、72-7の順番で、順次シフトさせてい
くことにより、書き込み用内部電圧VPPの値を、順に
大きくしていくことができる。
発生回路42を具備する、この発明の第1の実施の形態
に係るNAND型EEPROMでは、電圧制限回路56
のアノード側端部に供給する電圧VAを、切替信号SW
0〜SW7のいずれか一つを“H”レベルとして、導通
させるトランスファゲート72-0〜72-7を変えること
により、書き込み用内部電圧VPPの値を、8通りに変
化させることができる。
るNAND型EEPROMは、図1に示すように、書き
込み用内部電圧VPPを変化させるための複数の切替信
号SWを発生させる、設定電圧選択回路100を、チッ
プ内部に設けている。
ログラムされるプログラム回路102と、プログラム回
路102のプログラム状態に応じて、複数の電圧設定用
信号LTFを発生させる電圧設定用信号発生回路104
と、設定用信号LTFをデコードし、複数の切替信号S
Wの一つを活性化させる切替信号デコーダ106とを含
む。
および電圧設定用信号発生回路104の回路図である。
は、書き込み用内部電圧をプログラムするためのヒュー
ズFnP(F0P〜F2P)と、電流通路の一端をヒュ
ーズFnPに接続し、電流通路の他端を接地に接続した
Nチャネル型MOSFET108-n(108-0〜108
-2とを含む。MOSFET108-nのゲートにはそれぞ
れ、制御信号PCHP0が供給される。
制御信号PCHP0の供給端に、入力端を接続した、偶
数段のインバータを含むバッファ回路110-n(110
-0〜110-2)と、バッファ回路110-nの出力端とヒ
ューズFnPとの相互接続点に、入力端を接続し、偶数
段のインバータを含み、コマンド信号CM88Hに応じ
て導通するバッファ回路112-n(112-0〜112-
2)とを含む。
段のインバータを含むバッファ回路116-n(116-0
〜116-2)に入力され、バッファ回路116-nから、
設定用信号LTFn(LTF0〜LTF2)が出力され
る。
FET108-n、バッファ回路110-n、バッファ回路
112-nがそれぞれ含まれた、設定用信号LTFnを出
力する回路118を、3セット有している。これによ
り、設定電圧選択回路100の内部では、3本の設定用
信号LTF0〜LTF2が発生される。発生された3本
の設定用信号LTF0〜LTF2はそれぞれ相補化され
る。相補化されて、6本となった設定用信号LTF0,
/LTF0〜LTF2, /LTF2はそれぞれ、デコー
ダ106に入力される。
図である。
定用信号LTF0〜LTF2をデコードするために、2
3 個のデコード回路DEC.0〜DEC.7を有してい
る。
れぞれには、6本の設定用信号LTF0, /LTF0〜
LTF2, /LTF2のうち、対応する3本の設定用信
号が入力され、入力された3本の設定用信号のNAND
論理を出力するNANDゲート回路122と、NAND
ゲート回路122の出力端に、第1の入力端を接続し、
制御信号PCHP1の反転信号を出力するインバータ1
24の出力端に、第2の入力端を接続し、制御信号PC
HP1の反転信号レベルと、NANDゲート回路122
の出力信号レベルとのNOR論理を出力するNORゲー
ト回路126と、NORゲート回路126の出力端に、
入力端を接続した偶数段のインバータを含むバッファ回
路128とが含まれている。切替信号SW0はデコード
回路DEC.0から、この例ではデコード回路DEC.
0のバッファ回路128から出力される。同様に、切替
信号SW1はデコード回路DEC.1から出力され、切
替信号SW2〜SW7は、デコード回路DEC.2〜D
EC.7から順次出力される。
ーケンスの当初に“H”レベルとなる信号である。プロ
グラム回路102および電圧設定用信号発生回路104
はそれぞれ、制御信号PCHP0に応じて活性化され
る。これにより、プログラム回路102および電圧設定
用信号発生回路104をそれぞれ必要なときのみ活性化
することができる。これは、消費電力の無用な増加を抑
制する。
CHP0が“H”レベルとなった後に“H”レベルとな
る信号である。デコーダ106もまた、制御信号PCH
P0に応じて、必要なときのみ活性化することができ、
消費電力の、無用な増加が抑制される。
れ、NANDゲート回路122から直接に得るのではな
く、NANDゲート回路122の出力と、制御信号PC
HP1の反転信号とのNOR論理を出力するNORゲー
ト回路126を介して得ることにより、特に高電圧発生
回路42の誤動作を防止できる。なぜならば、制御信号
PCHP1が“L”レベルのとき、つまりデコーダ10
6を非活性な状態にしているとき、NORゲート回路1
26の出力の電位レベルは、NANDゲート回路122
の出力の電位レベルに関わらず、常に“L”レベルにで
きるためである。これによって、制御信号PCHP1が
“L”レベルのときは、全ての切替信号SW0〜SW7
の電位レベルを、常に“L”レベルにしておくことがで
きる。切替信号SW0〜SW7の電位レベルが“L”レ
ベルであると、図7に示したトランスファーゲート72
-0〜72-7は、全てオフされる。これにより、高電圧発
生回路42の、予期せぬ動作、即ち誤動作を防止するこ
とができる。
の動作を、図8および図9に示す回路図を参照しながら
説明する。
F0P〜F2Pの、ヒューズの切断状態は、8通りあ
る。ここで、ヒューズF0Pのみを切断し、ヒューズF
1P、F2Pをそれぞれ切断しなかったと仮定する。こ
の状態で制御信号PCHP0を“H”レベルにする。制
御信号PCHP0が“H”レベルになると、バッファ回
路110-0〜110-2の入力端にそれぞれ、“H”レベ
ルの信号が供給され、バッファ回路110-0〜110-2
の出力端からはそれぞれ、“H”レベルの信号が出力さ
れる。しかし、バッファ回路110-1および110-2の
出力端は、MOSFET108-1、MOSFET108
-2がそれぞれ導通することによって、ヒューズF1P、
F2Pを介して接地される。したがって、バッファ回路
112-0の入力端にのみ、“H”レベルの信号が供給さ
れる。バッファ回路112-0〜112-2はそれぞれ
“H”、“L”、“L”の信号を出力する。これによ
り、設定用信号LTF0、LTF1、LTF2のレベル
はそれぞれ、“H”、“L”、“L”となる。これらの
レベルを持つ設定用信号LTF0、LTF1、LTF2
はそれぞれ、デコード回路DEC.0〜DEC.7のN
ANDゲート回路122に入力される。ここで、NAN
Dゲート回路122に入力される信号のレベルが、オー
ル“H”になるのは、設定用信号LTF0と、反転設定
用信号 /LTF1と、反転設定用信号 /LTF2とが入
力されるデコード回路DEC.0のNANDゲート回路
122のみである。デコード回路DEC.0〜DEC.
7に含まれているNANDゲート回路122のうち、デ
コード回路DEC.0に含まれたNANDゲート回路1
22のみが“L”レベルの信号を出力する。この後、制
御信号PCHP1の信号が“H”レベルとなると、デコ
ード回路DEC.0〜DEC.7に含まれているNOR
ゲート回路126がそれぞれ活性化され、NANDゲー
ト回路122の出力の反転値を出力するようになる。し
たがって、デコード回路DEC.0が出力する切替信号
SW0のみが“H”レベルとなり、他の切替信号SW1
〜SW7は全て、“L”レベルとなる。
NAND型EEPROMが具備する、設定電圧選択回路
100では、ヒューズF0Pのみをカットするプログラ
ムがなされたとき、切替信号SW0のみを“H”レベル
として出力することができる。
と設定用信号の値との関係を示し、図11にヒューズF
nPの8通りの状態とデコーダへの入力値(設定用信
号)との関係を示し、図12にヒューズFnPの8通り
の状態とデコーダからの出力値(切替信号)との関係を
示す。
るNAND型EEPROMは、設定した書き込み用内部
電圧VPPの値を、装置をパッケージングした後でも分
解せずに知るために、図1に示すように、I/Oデータ
バス34と出力バッファ36とを互いに接続する配線中
にマルチプレクサ130を設けている。マルチプレクサ
130は、設定用信号LTFと出力データ信号DOUT
とを、制御信号NRLに応じてマルチプレクスする。制
御信号NRLを入力すると、設定用信号LTFは、I/
Oパッド群38を介して集積回路チップの外部へと出力
される。これにより、チップをパッケージングした後で
も、チップを分解し、ヒューズの切断状況を目視せずと
も、書き込み用内部電圧の設定電圧を特定することがで
きる。
外部から入力される。
ロック図、図14は、図1に示すマルチプレクサの回路
図である。
4と出力バッファ36とを互いに接続するデータ出力用
配線132-0〜132-7がある。データ出力用配線13
2-0〜132-7はそれぞれ、配線132-0はデータ信号
DOUT0の出力用、配線132-1はデータ信号DOU
T1の出力用、というように、8個の出力データ信号D
OUT0〜DOUT7ごとに一つ一つ設けられている。
このような配線132-0〜132-7の途中に、マルチプ
レクサ130は接続されている。マルチプレクサ130
は、設定用信号LTF0を出力用配線132-0に入力す
るための第1のマルチプレクサMPX.0と、設定用信
号LTF1を出力用配線132-1に入力するための第2
のマルチプレクサMPX.1と、設定用信号LTF2を
出力用配線132-2に入力するための第3のマルチプレ
クサMPX.2とを含む。マルチプレクサMPX.0〜
MPX.2はそれぞれ制御信号NRLに応答して、設定
用信号LTF0〜LTF2を、データ信号DOUT0〜
DOUT2に代え、出力バッファ36を介してI/Oパ
ッド群38に設けられたパッドI/O0〜I/O2に供
給する。パッドI/O0〜I/O2に供給された設定用
信号LTF0〜LTF2はそれぞれ、図示せぬリード端
子を介して、チップの外部へと出力される。
X.0〜MPX.2は、電流通路の一端にデータ信号D
OUT0〜DOUT2を受け、電流通路の他端よりデー
タ信号DOUT0〜DOUT2を出力する、データ信号
DOUT導通用CMOS型トランスファゲート134-0
〜134-2と、電流通路の一端に設定用信号LTF0〜
LTF2を受け、電流通路の他端をそれぞれ、トランス
ファゲート134-0〜134-2の出力端に出力する、設
定信号LTF導通用CMOS型トランスファゲート13
6-0〜136-2とを含む。
Nチャネル型MOSFETのゲートには制御信号NRL
が入力され、Pチャネル型MOSFETのゲートには反
転制御信号 /NRLが入力される。また、トランスファ
ゲート136-0〜136-2のNチャネル型MOSFET
のゲートには反転制御信号 /NRLが入力され、Pチャ
ネル型MOSFETのゲートには制御信号NRLが入力
される。これにより、制御信号NRLが“H”レベルの
とき、トランスファゲート134-0〜134-2のみがそ
れぞれ導通し、データ信号DOUT0〜DOUT2が、
出力バッファ36を介してパッドI/O0〜I/O2へ
と出力される。一方、制御信号NRLを“L”レベルと
すると、トランスファゲート134-0〜134-2がオフ
し、トランスファゲート136-0〜136-2が導通す
る。これにより、設定用信号LTF0〜LTF2が、出
力バッファ36を介してパッドI/O0〜I/O2へと
出力される。
Pの値を知るためには、設定用信号LTFではなく、設
定電圧選択回路100が最終的に出力する切替信号SW
を外部に出力するようにしても良い。
選択回路100の内部で発生された設定用信号LTFを
外部に出力することで、配線数を減らすことができ、集
積回路の高密度化に有用である。なぜならば、切替信号
SWは、複数の設定用信号LTFがデコードされた結
果、得られた信号であるため、設定用信号LTFが3本
あれば23 本、さらに設定用信号LTFが4本あれば2
4 本と、設定用信号LTFのべき乗で増加するからであ
る。したがって、設定用信号LTFを外部に出力するこ
とで、配線数を減らすことができる。
PPの値を、正確に出力しているかどうかを知るために
は、図7に示す電圧VLを増幅して、外部に出力する。
電圧VLの出力、もしくはそれを増幅した信号の出力が
“H”レベルを出力すれば、設定された書き込み用内部
電圧VPPの値を、正確に出力している、とみなすこと
ができる。
態に係るNAND型EEPROMでは、書き込み用内部
電圧VPPを、切替信号SWによって、幾つかの値のな
かから選ぶための、高電圧発生回路42を具備すること
により、例えばセルの加工バラツキによる特性の変化に
合わせて、書き込み用内部電圧VPPを変えることがで
きる、装置を得ることができる。
グラムするための、設定電圧選択回路100を具備する
ことにより、上記書き込み用内部電圧VPPをチップ毎
にプログラムできる装置を得ることができる。
に出力するための、マルチプレクサ130を具備するこ
とにより、チップをパッケージングした後でも、パッケ
ージを分解することなく、設定された書き込み用内部電
圧VPPを知ることができる。パッケージを分解するこ
となく、設定された書き込み用内部電圧VPPを知るこ
とができるのは、チップが異常な動作をしたとき、その
原因の究明に有用である。その一例は、例えばパッケー
ジを分解せずに、即ち集積回路を壊さずに異常な動作の
究明が可能になるなどである。
NAND型EEPROMを説明する。
EPROMは、第1の実施の形態に係るNAND型EE
PROMを、チップの外部からの信号の入力により、書
き込み用内部電圧VPPを様々に設定できるようにした
ものである。これにより、ヒューズを切断する前に、事
前に装置の動作を、書き込み用内部電圧VPPを様々な
値を用いながら検証でき、最適な書き込み用内部電圧V
PPの値を、チップ毎に知ることができる。しかも、動
作の検証により明らかとされた最適な値は、ヒューズに
より、半永久的に決定することができる。
係るNAND型EEPROMのブロック図である。
型EEPROMと、特に異なるところは、設定電圧選択
回路100´である。設定電圧選択回路100´は、外
部からの信号の入力により、設定用信号LTFを様々に
変えることができるテストプログラム回路140を含ん
でいる。
02、電圧設定用信号発生回路104、およびテストプ
ログラム回路140の回路図である。
2および電圧設定用信号発生回路104の構成はそれぞ
れ、図1に示すNAND型EEPROMが具備するもの
と、同様である。テストプログラム回路140は、外部
から入力された信号により、保持しているデータの変更
が可能なラッチ回路142-n(142-0〜142-2)
と、ラッチ回路142-nの出力端に、入力端を接続し、
偶数段のインバータを含み、コマンド信号CM88Hに
応じて導通するバッファ回路144-n(144-0〜14
4-2)とを含む。バッファ回路144-nは、コマンド信
号CM88Hによって、バッファ回路112-n(112
-0〜112-2)と相補的に動作される。そして、その出
力端はそれぞれ、バッファ回路112-nの出力端と、N
ANDゲート回路114-nの第1の入力端とを互いに接
続する配線に接続されている。これにより、バッファ回
路144-nの出力信号を、バッファ回路112-nの出力
信号に変えて、NANDゲート回路114-nの第1の入
力端に入力することができる。
ンバータ146-n(146-0〜146-2)と、入力端
を、第1のインバータ146-nの出力端に接続した第2
のインバータ148-n(148-0〜148-2)と、第1
のインバータ146-nの入力端と第2のインバータ14
8-nの出力端との間に、電流通路を直列に接続したCM
OS型トランスファゲート150-n(150-0〜150
-2)とを含む。CMOS型トランスファゲート150-n
のNチャネル型MOSFETのゲートには、制御信号F
VPPが入力され、Pチャネル型MOSFETのゲート
には、反転制御信号 /FVPPが入力される。トランス
ファゲート150-nの電流通路と第2のインバータ14
8-nの出力端との相互接続点は、バッファ回路144-n
の入力端に接続されている。
通路と第1のインバータ146-nの入力端との相互接続
点には、電流通路の一端に、入力信号DINnS(DI
N0S〜DIN2S)が入力され、入力された信号DI
NnSを、ラッチ回路142-nに転送するためのCMO
S型トランスファゲート152-n(152-0〜152-
2)の電流通路の他端が接続されている。転送用のCM
OS型トランスファゲート152-nのNチャネル型MO
SFETのゲートには、反転制御信号 /FVPPが入力
され、Pチャネル型MOSFETのゲートには、制御信
号FVPPが入力される。これにより、転送用のCMO
S型トランスファゲート152-nは、ラッチ回路142
-nの内部に設けられているCMOS型トランスファゲー
ト150-nと相補的に動作される。
流通路と第1のインバータ146-nの入力端との相互接
続点には、ラッチ回路142-nに、初期データを書き込
むためのNチャネル型MOSFET154の電流通路の
一端が接続されている。初期データ書き込み用MOSF
ET154の電流通路の他端は接地され、そのゲートに
は、制御信号P4VONが入力される。この制御信号P
4VONは、例えば電源投入時に“H”パルスとなる信
号であり、制御信号P4VONが“H”パルスの期間、
初期データ書き込み用MOSFET154が導通し、第
1のインバータ146-nの入力端に“L”レベルの信号
を与える。これにより、バッファ回路144-0に“L”
レベルの信号を与えるようにしている。
み用内部電圧VPPの値を試験的に設定するときに
“H”レベルになり、ヒューズFnPにより設定された
書き込み用内部電圧VPPを使うときには“L”レベル
となる信号である。
0´の動作を、図16の回路図を参照しながら説明す
る。
作は、上記した第1の実施の形態に係るNAND型EE
PROMと同様であるので省略し、テストプログラムを
行うときの動作のみ説明する。
投入を受けて、制御信号P4VONが一時的に“H”レ
ベルとなり、MOSFET154が導通し、ラッチ回路
142-0〜142-2それぞれに、同じデータが書き込ま
れる。書き込まれたデータは、バッファ回路144-0〜
144-2の入力端それぞれに“L”レベルを供給するデ
ータである。
ルとされていて、トランスファゲート150-0〜150
-2をそれぞれ導通させ、トランスファゲート152-0〜
152-2をそれぞれオフさせている。
ルとされ、NANDゲート回路114-0〜114-2それ
ぞれの第2の入力端にも“L”レベルの信号が供給され
ている。したがって、NANDゲート回路114-0〜1
14-2はそれぞれ、“H”レベルの信号を出力し、設定
用信号LTF0〜LTF2は全て“L”レベルになって
いる。
トするために、入力信号DIN0S〜DIN2Sの値
を、8通りの組み合わせで入力する。組み合わせの例の
一つとして、入力信号DIN0Sを“H”レベル、入力
信号DIN1SおよびDIN2Sを“L”レベルとした
状態を説明する。
ル、入力信号DIN1SおよびDIN2Sを“L”レベ
ルとする。この後、制御信号FVPPを“L”レベルに
する。制御信号FVPPを“L”レベルにすると、トラ
ンスファゲート152-0〜152-2がそれぞれ導通し、
トランスファゲート150-0〜150-2がそれぞれオフ
する。これにより、入力信号DIN0S〜DIN2Sが
それぞれ、ラッチ回路142-0〜142-2に転送され
る。入力信号DIN0S〜DIN2Sがそれぞれ、ラッ
チ回路142-0〜142-2に転送された後、この後、制
御信号FVPPを“H”レベルとし、トランスファゲー
ト152-0〜152-2をそれぞれオフさせ、トランスフ
ァゲート150-0〜150-2をそれぞれ導通させる。こ
れにより、入力信号DIN0S〜DIN2Sに応じたデ
ータが、ラッチ回路142-0〜142-2に保持される。
この例では、ラッチ回路142-0〜142-2が保持する
データが、初期のデータと比較して、ラッチ回路142
-0が保持するデータのみが反転している。
オフした後に行われる。
レベルとし、バッファ回路144-0〜144-2を活性状
態し、反対にバッファ回路112-0〜112-2は非活性
状態にする。このため、NANDゲート回路114-0〜
114-2それぞれの第1の入力端には、ラッチ回路14
2-0〜142-2が保持したデータに応じて、バッファ回
路144-0〜144-2より、“H”レベル、または
“L”レベルの信号が供給されるようになる。
にする。制御信号PCHP0が“H”レベルの間、NA
NDゲート114-0〜114-2が活性化される。活性化
されたNANDゲート114-0〜114-2のうち、NA
NDゲート114-0のみ、“L”レベルを出力する。こ
の結果、設定用信号LTF0、LTF1、LTF2のレ
ベルはそれぞれ、“H”、“L”、“L”となる。
通り、ヒューズF0Pのみを切断した状態と、等価であ
る。したがって、デコード回路DEC.0が出力する切
替信号SW0のみが“H”レベルとなり、他の切替信号
SW1〜SW7は全て、“L”レベルとなる。
き込みが動作が遅すぎる、即ち、メモリセルのしきい値
が、所定のしきい値にシフトするまでに、時間が掛かり
過ぎる場合は、書き込み内部電圧VPPを高める操作を
行う。
レベルとなり、他の切替信号SW1〜SW7は全て、
“L”レベルとなるので、図12に示す図を参照する
と、書き込み内部電圧VPPが17Vに設定されている
ことになる。
Vに高めるには、図10に示す図のように、ヒューズF
1Pを切断すれば良い。したがって、今度は入力信号D
IN1Sを“H”レベルとし、入力信号DIN0Sおよ
びDIN2Sをそれぞれ“L”レベルとする。
ログラム回路140を具備するNAND型EEPROM
によれば、入力信号DIN0S〜DIN2Sを“H”レ
ベル、“L”とすることによって、ヒューズF0P〜ヒ
ューズF2Pの切断状態を、実現することができる。こ
のため、ヒューズF0P〜ヒューズF2Pの切断する前
に、どのヒューズを切断すれば良いか、即ち、書き込み
用内部電圧VPPをどの程度の値に設定すれば良いのか
を、テストによって、最適に決めることができる。
の形態に係るNAND型EEPROMでは、ヒューズの
切断処理を最小限するために、最も数が多くなると推測
される書き込み用内部電圧VPPのとき、ヒューズの切
断なしとしている。
ーズの切断がない。この状態4は、図12に示すよう
に、書き込み用内部電圧VPP20Vである。即ち、第
1の実施の形態および第2の実施の形態に係るNAND
型EEPROMは、書き込み用内部電圧VPPが20V
になるように、回路やセルが設計されている。
Sは、I/Oパッド群38を介して、装置の内部に入力
する。
近のブロック図である。
4と入力バッファ40とを互いに接続するデータ入力用
配線156-0〜156-7がある。データ入力用配線15
6-0〜156-7はそれぞれ、配線156-0はデータ信号
DIN0の入力用、配線156-1はデータ信号DIN1
の入力用、というように、8個の出力データ信号DIN
0〜DIN7ごとに一つ一つ設けられている。このよう
な配線156-0〜156-7のうち、配線156-0〜15
6-2の途中に、DIN0S〜DIN2Sを、テストプロ
グラム回路140に導くための配線158-0〜158-2
がそれぞれ接続されている。
介してパッドI/O0〜I/O2に供給された入力信号
DIN0S〜DIN2Sはそれぞれ、配線156-0〜1
56-2に入力され、さらに配線156-0〜156-2に接
続された配線158-0〜158-2に入力される。そし
て、配線158-0〜158-2からテストプログラム回路
140へと入力される。
NAND型EEPROMを説明する。
EPROMは、第1の実施の形態に係るNAND型EE
PROMが具備する、切替信号に応じて、電圧を切り替
えることができる高電圧発生回路42を利用して、一つ
の高電圧発生回路42から、書き込み用内部電圧VPP
と消去用内部電圧VEEとをそれぞれ発生できるように
したものである。これにより、書き込み用内部電圧VP
Pおよび消去用内部電圧VEEごとに高電圧発生回路4
2を用意する必要が無くなり、その回路の量が最小限に
とどめられるとともに、装置のチップ面積を小さくする
ことができる。
係るNAND型EEPROMのブロック図である。
型EEPROM、および図15に示すNAND型EEP
ROMと、特に異なるところは、設定電圧選択回路10
0”である。
内部電圧VPPがプログラムされる、データ書き込み用
のプログラム回路102Pおよび消去用内部電圧VEE
がプログラムされるデータ消去用のプログラム回路10
2Eと、プログラム回路102Pのプログラム状態に応
じて、複数の設定用信号LTFを発生させるデータ書き
込み用の電圧設定用信号発生回路104Pおよびプログ
ラム回路102Eのプログラム状態に応じて、複数の設
定用信号LTFを発生させるデータ消去用の電圧設定用
信号発生回路104Eと、設定用信号LTFをデコード
し、複数の切替信号SWの一つを活性化させるデータ書
き込み用の切替信号デコーダ106Pおよびデータ消去
用の切替信号デコーダ106Eと、外部からの信号の入
力により、設定用信号LTFを様々に変えることができ
るデータ書き込み用テストプログラム回路140Pおよ
びデータ消去用テストプログラム回路140Eとを含
む。
02P、102E、電圧設定用信号発生回路104P、
104E、およびテストプログラム回路140P、14
0Eの回路図、図20は、図18に示すプログラム回路
102P、102E、電圧設定用信号発生回路104
P、104E、およびテストプログラム回路140P、
140Eのブロック図である。
2Pおよび102Eのプログラム状態、あるいはテスト
プログラム回路140Pおよび140Eのプログラム状
態に応じて、設定用信号LTFnを発生させる回路は、
書き込み時に使用される回路160Pと、消去時に使用
される回路160Eとの2つに大きく分けることができ
る。そして、この例では、バッファ回路116PE-nに
よって、回路160Pの出力信号と回路160Eの出力
信号とのNAND論理を取り、このNAND論理より、
複数の設定用信号LTFnを得ている。
形態に係る装置と同様なテストプログラム回路140P
が含まれ、回路160Eにはテストプログラム回路14
0Pの構成に準じた構成を持つテストプログラム回路1
40Eが含まれている。このため、第3の実施の形態に
係るNAND型EEPROMでは、第2の実施の形態に
おいて説明したような、書き込み動作のテストを行える
とともに、さらに消去動作のテストをも行うことができ
る。消去動作のテストを行うときには、書き込み動作の
テストのときと同様に、消去動作テスト用制御信号FV
PEにより、入力信号DINnSをラッチ回路142E
-nに取り込み、入力信号DINnSに応じたデータをラ
ッチ回路142E-nに保持させれば良い。このラッチ回
路142E-nに保持されたデータは、消去用プログラム
回路102Eに含まれているヒューズFnEの切断状態
に対応される。
において説明された、書き込み用内部電圧VPPを試験
的に設定して書き込みシーケンスを指定するコマンド信
号CM88Hにより制御され、回路160Eは、消去用
内部電圧VEEを試験的に設定して消去シーケンスを指
定するコマンド信号CM66Hにより制御される。
概略的に説明すると、次のようになる。
ンド信号CM66Hはともに“L”レベルであるとき
は、回路160Pの出力信号および回路160Eの出力
信号のいずれもが“H”レベルとされ、全ての設定用信
号LTFnが“L”レベルに固定される。
には、制御信号PCHP0が“H”レベル、制御信号P
CHE0が“L”レベルとなり、設定用信号LTFnは
それぞれ、ヒューズFnPの状態に応じた値となる。つ
まり、ヒューズFnPが切断されていれば設定用信号L
TFnは“H”レベルとなり、ヒューズFnPが切断さ
れていなければ設定用信号LTFnは“L”レベルとな
る。
信号PCHE0が“H”レベル、制御信号PCHP0が
“L”レベルとなり、設定用信号LTFnはそれぞれ、
ヒューズFnEの状態に応じた値となる。つまり、ヒュ
ーズFnEが切断されていれば設定用信号LTFnは
“H”レベルとなり、ヒューズFnEが切断されていな
ければ設定用信号LTFnは“L”レベルとなる。
に設定しての、書き込みシーケンス時には、コマンド信
号CM88Hが“H”レベルとされ、コマンド信号CM
66Hが“L”レベルのままとされる。このときには、
制御信号PCHE0が“L”レベルであるから、回路1
60Eの出力信号が“H”レベルのまま、回路160P
の出力信号がラッチ回路142P-nのラッチ状態に応じ
て変化する。回路160Pの出力信号が“H”レベルで
あると、設定用信号LTFnは“L”レベルに、一方、
回路160Pの出力信号が“L”レベルであると、設定
用信号LTFnは“H”レベルとなる。
定しての、消去シーケンス時には、コマンド信号CM6
6Hが“H”レベルとされ、コマンド信号CM88Hが
“L”レベルのままとされる。このときには、試験的な
書き込みシーケンスのときと異なり、回路160Pの出
力信号が“H”レベルのまま、回路160Eの出力信号
がラッチ回路142E-nのラッチ状態に応じて変化す
る。回路160Eの出力信号が“H”レベルであると、
設定用信号LTFnは“L”レベルに、一方、回路16
0Eの出力信号が“L”レベルであると、設定用信号L
TFnは“H”レベルとなる。
3の実施の形態に係るNAND型EEPROMでは、図
19に示す回路を、3セット具備している。図20に示
すブロックにおいて、参照符号162により示されるブ
ロックが、図19に示す回路に対応する。
ードし、複数の切替信号SWを出力するデコーダ106
Pおよび106Eの回路図である。
よび106Eは、デコード回路DEC.n(DEC.0
〜DEC.7)を含む。デコード回路DEC.nはそれ
ぞれ、書き込み時に使用される回路164Pと、消去時
に使用される回路164Eとを含む。この例では、回路
164Pの出力信号と回路164Eの出力信号のOR論
理を取り、このOR論理より、複数の切替信号SWn
(SW0〜SW7)を得ている。
て説明された、制御信号PCHP0が“H”レベルとな
った後に、“H”レベルとなる制御信号PCHP1によ
り制御される。また、回路164Eは、制御信号PCH
E0が“H”レベルとなった後に、“H”レベルとなる
制御信号PCHE1により制御される。
概略的に説明すると、次のようになる。
PCHE1がそれぞれ“L”レベルのとき、回路164
Pの出力信号および回路164Eの出力信号はそれぞ
れ、“L”レベルとされ、全ての切替信号SWnが
“L”レベルに固定される。
号PCHP1が“H”レベル、制御信号PCHE1が
“L”レベルとされると、回路164Eの出力信号が
“L”レベルのまま、回路164Pの出力信号のみが、
NANDゲート回路122Pの出力信号のレベルに応じ
て変化する。回路164Pの出力信号が“H”レベルで
あると、切替信号SWnは“H”レベルに、一方、回路
164Pの出力信号が“L”レベルであると、切替信号
SWnは“L”レベルとなる。
CHE1が“H”レベル、制御信号PCHP1が“L”
レベルとされると、回路164Pの出力信号が“L”レ
ベルのまま、回路164Eの出力信号のみが、NAND
ゲート回路122Eの出力信号のレベルに応じて変化す
る。回路164Eの出力信号が“H”レベルであると、
切替信号SWnは“H”レベルに、一方、回路164E
の出力信号が“L”レベルであると、切替信号SWnは
“L”レベルとなる。
の状態と設定用信号の値との関係を示し、図23にヒュ
ーズFnEの8通りの状態とデコーダへの入力値(設定
用信号)との関係を示し、図24にヒューズFnEの8
通りの状態とデコーダからの出力値(切替信号)との関
係を示す。
D型EEPROMにおいて、書き込み用ヒューズFnP
の8通りの状態と、設定用信号の値、デコーダへの入力
値(設定用信号)およびデコーダからの出力値とのそれ
ぞれの関係は、図10、図11、図12に示したものと
同様である。
EPROMは、図18に示すように、書き込み用内部電
圧VPPの発生、および消去用内部電圧VEEの発生に
それぞれ、一つの高電圧発生回路42を共通に使用す
る。一つの高電圧発生回路42で発生された書き込み用
内部電圧VPPはロウ系選択線ドライバ24に供給さ
れ、また、消去用内部電圧VEEはロウ系選択線ドライ
バ24、およびメモリセルアレイ10の内部に設けられ
た、セルが形成されるウェルおよび基板に供給される。
このため、高電圧発生回路42が発生する内部電圧の供
給先を、書き込みシーケンスのときと、消去シーケンス
のときとで、切り替える必要がある。このように、高電
圧発生回路42が発生する内部電圧の供給先を、書き込
みシーケンスのときと、消去シーケンスのときとで切り
替えるのが、図18に示す切替回路170である。切替
回路170は、例えば制御信号PCHP1、PCHE1
など、書き込みシーケンスと消去シーケンスとを区別で
きる信号を用いて、高電圧発生回路42が発生する内部
電圧の供給先を切り替える。
ND型EEPROMが持つロウ系選択線ドライバ24
は、図18に示すように、書き込み用内部電圧VPPだ
けでなく、消去用内部電圧VEEも供給される。
ーダ22、ロウ系選択線ドライバ24、およびメモリセ
ルアレイ10のブロック図である。
ダ22は、ロウアドレス、例えばロウアドレスA3R〜
A5Rの3本をデコードし、8本のメインデコード出力
信号MDOを出力するメインデコード回路172と、他
のロウアドレス、例えばロウアドレスA0R〜A2Rの
3本をデコードし、8本のパーシャルデコード出力信号
PDOを出力するパーシャルデコード回路174とを含
む。メインデコード出力信号MDOおよびパーシャルデ
コード出力信号PDOは、ロウ系選択線ドライバ24に
入力される。メインデコード出力信号MDO0は、NA
ND型セル12の束からなるブロックの一つを選択す
る。また、パーシャルデコード出力信号PDOは、NA
ND型セル12の中に形成された図示せぬセルの一つを
選択する。ロウ系選択線ドライバ24は、8本のメイン
デコード出力信号MDOごとに設けられた駆動回路DR
V.0〜DRV.7を含む。
V.n)の回路図である。
(DRV.0〜DRV.7)にはそれぞれ電源V1〜V
3が入力され、制御信号S1〜S5に応じて制御され
る。
の電源V1〜V3の値と、制御信号S1〜S5の値を図
27に示す。
込み動作および消去動作についてそれぞれ説明する。
1、S5がそれぞれ“VCC”レベル、制御信号S2、
S3、S4がそれぞれ“GND”レベルとなることによ
り、CMOS型トランスファゲート180がオン、CM
OS型トランスファゲート182がオフする。
Nチャネル型MOSFET184はオンし、制御信号S
3がゲートに入力されるNチャネル型MOSFET18
6、Pチャネル型MOSFET188、Nチャネル型M
OSFET190がそれぞれ、“オフ”、“オン”、
“オフ”となる。また、制御信号S4がゲートに入力さ
れるNチャネル型MOSFET192はオフし、制御信
号S5がゲートに入力されるNチャネル型MOSFET
194はオンする。
は、メインデコード出力信号MDOnが“H”レベルの
とき、電源V2の電位(VM)が供給され、メインデコ
ード出力信号MDOnが“L”レベルのとき、接地電位
(GND)が供給される。また、第2選択ゲート線SG
2には、メインデコード出力信号MDOnのレベルに関
わりなく、常に接地電位(GND)が供給される。
が“H”レベルのとき、CMOS型トランスファゲート
群196の全てのNチャネル型MOSFETのゲ−トに
電源V1の電位(VPP)が供給され、全てのPチャネ
ル型MOSFETのゲ−トに接地電位(GND)が供給
される。これにより、CMOS型トランスファゲート群
196の全てがオンする。また、電流通路の一端を制御
ゲート線CGに接続し、その他端を接地したトランジス
タ群198は全てオフする。そして、レベルシフト回路
群200から、パーシャルデコード出力信号PDOn
(PDO0〜PDO7)により選択された制御ゲート線
CGには電位VPPが、それ以外の制御ゲート線CGに
は中間の電位VMが供給されるようになる。これによ
り、電位VPPが供給されている制御ゲート線CGに接
続されたセルに、データを書き込むことができる。
“L”レベルのときは、反対にCMOS型トランスファ
ゲート群196の全てがオフし、トランジスタ群198
が全てオンすることにより、全ての制御ゲート線CGに
接地電位(GND)が供給されることになる。これによ
り、全てのセルにデータが書き込まれることがない。
Onにより、データを書き込むべきブロックを選択で
き、パーシャルデコード出力信号PDO0〜PDO7に
より、さらに選択されたブロックの中から、データを書
き込むべきセルのロウを選択することができる。
去時においては、制御信号S1、S4、S5がそれぞれ
“GND”レベル、制御信号S2が“VCC”レベル、
制御信号S3が“VEE”レベルとなる。これにより、
CMOS型トランスファゲート180がオフ、CMOS
型トランスファゲート182がオンする。
Nチャネル型MOSFET184はオフし、制御信号S
3がゲートに入力されるNチャネル型MOSFET18
6、Pチャネル型MOSFET188、Nチャネル型M
OSFET190がそれぞれ、“オン”、“オフ”、
“オン”となる。また、制御信号S4がゲートに入力さ
れるNチャネル型MOSFET192はオフし、制御信
号S5がゲートに入力されるNチャネル型MOSFET
194もまた、オフする。
び第2選択ゲート線SG2それぞれには、メインデコー
ド出力信号MDOnのレベルに関わらず、電源V3の電
位(VEE)からNチャネル型MOSFETのしきい値
を引いた電位が供給される。
が“H”レベルのとき、CMOS型トランスファゲート
群196の全てがオフし、トランジスタ群198は全て
がオンする。これにより、制御ゲート線CGに接地電位
(GND)が供給されることになる。制御ゲート線CG
を接地し、かつ図示せぬウェルおよび基板に電位VEE
を供給することにより、“H”レベルのメインデコード
出力信号MDOnが供給された駆動回路に接続されてい
る全てのセルからデータを一括して消去することができ
る。
“L”レベルのとき、CMOS型トランスファゲート群
196の全てがオンし、トランジスタ群198は全てが
オフする。これにより、制御ゲート線CGには、レベル
シフト回路群200の出力を供給することができる。こ
のとき、レベルシフト回路群200から、制御ゲート線
CGに電位VEEを与えることにより、データが消去さ
れないブロックを得ることができる。
Onにより、データを消去すべきブロックを選択でき、
全てのブロックから一括してデータを消去することも、
また、選ばれたブロックのみから一括してデータを消去
することもできる。
D型EEPROMでは、ヒューズFnEの切断状態の組
み合わせに応じながら、消去動作のテストを行える。こ
のため、書き込み用内部電圧VPPだけでなく、消去用
内部電圧VEEについても、テストにより得られた最適
な値をヒューズFnEにより半永久的に決定することが
できる。
TFをチップの外部に取り出すためのマルチプレクサ1
30を有しているため、書き込み用内部電圧VPPおよ
び消去内部電圧VEEをそれぞれ、チップを分解するこ
となく、知ることができる。このため、チップが異常な
動作をしたとき、この原因を、書き込み用内部電圧VP
Pの値だけでなく、消去内部電圧VEEの値からも探求
することができる。
部電圧VPPの発生、および消去用内部電圧VEEの発
生にそれぞれ、一つの高電圧発生回路42を共通に使用
するために、回路の量を最小限にとどめることができ、
装置のチップ面積を小さくすることができる。
ば、設定した内部電圧値を、装置をパッケージングした
後でも分解せずに知ることができる半導体集積回路装
置、およびこの半導体集積回路装置を利用した半導体集
積回路装置の異常原因探求方法と、設定電圧値ごとの集
積回路の動作を事前に検証できる半導体集積回路装置、
およびこの半導体集積回路装置を利用した半導体集積回
路装置の動作検証方法と、内部電圧値を可変に設定する
ための回路を有しながらも、その回路量が最小限にとど
められ、小面積化された半導体集積回路装置とを提供す
ることができる。
ND型EEPROMのブロック図。
生回路の回路図。
の関係を示す図。
値との関係を示す図。
力値との関係を示す図。
NAND型EEPROMのブロック図。
信号発生回路104およびテストプログラム回路の回路
図。
NAND型EEPROMのブロック図。
生回路、およびテストプログラム回路の回路図。
生回路、およびテストプログラム回路のブロック図。
の関係を示す図。
値との関係を示す図。
力値との関係を示す図。
線ドライバおよびメモリセルアレイ10のブロック図。
S1〜S5の値を示す図。
面図、(b)図は(a)図のb−b線に沿う断面図、
(c)図は(a)図のc−c線に沿う断面図。
…EEPROMセル、16…選択ゲート、18…選択ゲ
ート、20…ロウアドレスバッファ、22…ロウアドレ
スデコーダ、24…ロウ系選択線デコーダ、26…デー
タレジスタ/センスアンプ、28…カラムゲート、30
…カラムアドレスバッファ、32…カラムアドレスデコ
ーダ、34…I/Oデータバス、36…出力バッファ、
38…I/Oパッド群、40…入力バッファ、42…高
電圧発生回路、44…チャージポンプ型昇圧回路、46
…発振回路、48…Nチャネル型MOSFET、50…
Nチャネル型MOSFET、52…コンデンサ、54…
チャージポンプ回路、56…電圧制限回路、58…ツェ
ナーダイオード、60…内部電圧線、62…電圧設定回
路、64…電圧発生回路、66…参照電圧発生回路、6
8…電圧比較回路、70…可変抵抗回路、72-0〜72
-7…CMOS型トランスファゲート、74…ツェナーダ
イオード、76…ツェナーダイオード、78…抵抗、8
0…抵抗、82…Pチャネル型MOSFET、84…P
チャネル型MOSFET、86…Nチャネル型MOSF
ET、88…Nチャネル型MOSFET、90…Nチャ
ネル型MOSFET、92…Nチャネル型MOSFE
T、100、100´、100”…設定電圧選択回路、
102…プログラム回路、104…電圧設定用信号発生
回路、106…デコーダ、108-0〜108-2…Nチャ
ネル型MOSFET、110-0〜110-2…バッファ回
路、112-0〜112-2…バッファ回路、114-0〜1
14-2…NANDゲート回路、116-0〜116-2…バ
ッファ回路、122…NANDゲート回路、124…イ
ンバータ、126…NORゲート回路、128…バッフ
ァ回路、130…マルチプレクサ、132-0〜132-7
…データ出力用配線、134-0〜134-2…CMOS型
トランスファゲート、136-0〜136-2…CMOS型
トランスファゲート、140…テストプログラム回路、
142-0〜142-2…ラッチ回路、144-0〜144-2
…バッファ回路、146-0〜146-2…インバータ、1
48-0〜148-2…インバータ、150-0〜150-2…
CMOS型トランスファゲート、152-0〜152-2…
CMOS型トランスファゲート、154…Nチャネル型
MOSFET、156-0〜156-7…データ入力用配
線、158-0〜158-2…データ入力用配線、160P
…書き込み時に使用される回路、160E…消去時に使
用される回路、164P…書き込み時に使用される回
路、164E…消去時に使用される回路、170…切替
回路、180…CMOS型トランスファゲート、182
…CMOS型トランスファゲート、184…Nチャネル
型MOSFET、186…Nチャネル型MOSFET、
188…Pチャネル型MOSFET、190…Nチャネ
ル型MOSFET、192…Nチャネル型MOSFE
T、194…Nチャネル型MOSFET、196…CM
OS型トランスファゲート群、198…トランジスタ
群、200…レベルシフト回路。
Claims (8)
- 【請求項1】 集積回路が形成された半導体チップと、 前記チップの中に設けられ、前記集積回路に必要な動作
電圧を発生する発生手段と、 前記発生手段が発生させる動作電圧の値をチップ毎に任
意に設定する設定手段と、 前記集積回路の内部信号のうち、前記任意に設定された
動作電圧の値を知ることが可能な信号を、前記チップの
外に抽出する抽出手段とを具備することを特徴とする半
導体集積回路装置。 - 【請求項2】 集積回路が形成された半導体チップと、 前記チップの中に設けられ、前記集積回路に必要な動作
電圧を発生する発生手段と、 前記発生手段が発生させる動作電圧の値をチップ毎に任
意に設定する設定手段と、 前記設定手段が設定する動作電圧の値を半永久的に決定
する決定手段と、 前記決定手段が前記動作電圧の値を半永久的に決定する
前に、前記設定手段が設定する動作電圧の値を、前記チ
ップの外から様々に変更させる変更手段とを具備するこ
とを特徴とする半導体集積回路装置。 - 【請求項3】 集積回路が形成された半導体チップと、 前記チップの中に設けられ、前記集積回路に必要な動作
電圧を発生する発生手段と、 前記発生手段が発生させる動作電圧の値をチップ毎に任
意に設定する第1の設定手段と、 前記発生手段が発生させる動作電圧の値をチップ毎に、
前記第1の設定手段が設定する動作電圧の値と異なった
他の値に任意に設定する第2の設定手段とを具備するこ
とを特徴とする半導体集積回路装置。 - 【請求項4】 前記集積回路の内部信号のうち、前記任
意に設定された動作電圧の値を知ることが可能な信号
を、前記チップの外に抽出する抽出手段を、さらに具備
することを特徴とする請求項2および請求項3いずれか
一項に記載の半導体集積回路装置。 - 【請求項5】 集積回路が形成された半導体チップと、 前記チップの中に設けられ、前記集積回路に必要な動作
電圧を発生する発生手段と、 前記発生手段が発生させる動作電圧の値をチップ毎に任
意に設定する第1の設定手段と、 前記発生手段が発生させる動作電圧の値をチップ毎に、
前記第1の設定手段が設定する動作電圧の値と異なった
他の値に任意に設定する第2の設定手段と、 前記第1の設定手段が設定する動作電圧の値を半永久的
に決定する第1の決定手段と、 前記第1の決定手段が前記動作電圧の値を半永久的に決
定する前に、前記第1の設定手段が設定する動作電圧の
値を、前記チップの外から様々に変更させる第1の変更
手段と、 前記第2の設定手段が設定する動作電圧の値を半永久的
に決定する第2の決定手段と、 前記第2の決定手段が前記動作電圧の値を半永久的に決
定する前に、前記第2の設定手段が設定する動作電圧の
値を、前記チップの外から様々に変更させる第2の変更
手段とを具備することを特徴とする半導体集積回路装
置。 - 【請求項6】 前記集積回路の内部信号のうち、前記任
意に設定された動作電圧の値を知ることが可能な信号
を、前記チップの外に抽出する抽出手段を、さらに具備
することを特徴とする請求項5に記載の半導体集積回路
装置。 - 【請求項7】 半導体チップの中に集積回路に必要な動
作電圧を発生する発生手段を持つ半導体集積回路装置の
異常原因究明方法であって、 前記集積回路の内部信号のうち、前記発生手段が発生し
た動作電圧の値を知ることが可能な信号を前記チップの
外に抽出し、 前記抽出された信号から前記発生手段が発生した動作電
圧の値を特定し、 前記動作電圧の値と前記異常との因果関係を調査するこ
とを特徴とする半導体集積回路装置の異常原因究明方
法。 - 【請求項8】 半導体チップの中に集積回路に必要な動
作電圧を発生する発生手段を持ち、この発生手段が発生
させる動作電圧の値をチップ毎に任意に設定できる半導
体集積回路装置の動作検証方法であって、 前記チップの外から前記設定手段が設定する動作電圧の
値を仮設定し、仮設定された値で集積回路を動作させ、
その動作を検証する、この操作を繰り返すことを特徴と
する半導体集積回路装置の動作検証方法。
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