KR20010069183A - 채널 소거형 불휘발성 반도체 기억 장치 - Google Patents
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Abstract
Description
Claims (32)
- 반도체 기억 장치에 있어서,전원 전압 이상의 전위차를 가지며, 기생용량을 통해 접속되어 있는 제1, 제2 노드와;상기 제1, 제2 노드의 상호간에 접속된 제1 스위치 회로와;상기 제1 노드와 접지 사이에 접속된 제2 스위치 회로와;제2 노드와 접지 사이에 접속된 제3 스위치 회로와;상기 제1 스위치 회로의 온, 오프를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제1 스위치 회로는 상기 제1, 제2 노드를 쇼트시키고, 상기 제2 스위치 회로는 상기 제1 스위치 회로가 온된 후에 온되며, 상기 제3 스위치 회로는 상기 제1 스위치 회로가 온된 후에 온되는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 제어 회로는 상기 제2, 제3 스위치 회로보다 먼저 상기 제1 스위치 회로를 온하는 것을 특징으로 하는 반도체 기억 장치.
- 제2항에 있어서, 상기 제1 스위치 회로는,전류 통로의 일단이 상기 제1 노드에 접속된 N 채널형의 제1 트랜지스터와;전류 통로의 일단이 상기 제2 노드에 접속된 N 채널형의 제2 트랜지스터와;전류 통로의 양단이 상기 제1, 제2 트랜지스터의 전류 통로의 각 타단에 접속된 P 채널형의 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제4항에 있어서, 쇼트시에 상기 제1 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제1 전압과;쇼트시에 상기 제2 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제2 전압과;제3 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 일정한 제3 전압을 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제4항에 있어서, 상기 제1 노드는 웰에 전위를 공급하기 위한 노드이고, 상기 제2 노드는 워드선에 전위를 공급하기 위한 노드인 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서, 상기 제1 노드의 전압은 정의 전압이고, 상기 제2 노드의 전압은 부의 전압인 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서, 상기 제1 노드의 전압은 정의 전압이고, 상기 제2 노드의 전압은 접지 전압인 것을 특징으로 하는 반도체 기억 장치.
- 제7항에 있어서, 상기 제1 전압은 N 채널 트랜지스터의 임계치 전압 VthN이상의 전압과 상기 임계치 전압 VthN미만 전압 중 하나이고, 상기 제2 전압은 전압 V2 + VthN이상(V2는 상기 부전압)의 전압과 전압 V2 + VthN미만의 전압 중 하나이며, 상기 제3 전압은 상기 제1 트랜지스터의 기판 전압 이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
- 제8항에 있어서, 상기 제1 전압은 전압 Vsub1+ VthN(Vsub1은 상기 제1 트랜지스터의 기판 전압, VthN은 N 채널 트랜지스터의 임계치 전압)과 상기 전압 Vsub1중 하나이고, 상기 제2 전압은 상기 임계치 전압 VthN과 상기 접지 전압 중 하나이며, 상기 제3 전압은 상기 기판 전압 Vsub1이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치에 있어서,복수의 블록으로 분할되는 복수의 메모리셀 어레이 - 상기 각 블록은 복수의 메모리셀과, 이들 메모리셀에 접속된 복수의 워드선 및 비트선과, 상기 워드선을선택하는 로우 더코더를 가짐 - 와 ;상기 행 디코더에 상기 워드선에 공급되는 전압을 공급하는 제1 디코더와;상기 메모리셀이 형성되는 기판에 기판 전압을 공급하는 제2 디코더와;상기 기판 전압이 공급되는 제1 노드와 상기 워드선의 전압이 공급되는 제2 노드의 상호간에 접속되며, 상기 제1, 제2 노드가 기생용량을 통해 접속되는 제1 스위치 회로와;상기 제2 노드와 상기 제1 더코더의 출력단과의 상호간에 접속된 제2 스위치 회로와;상기 제1 노드와 상기 제2 디코더의 출력단과의 상호간에 접속된 제3 스위치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제11항에 있어서, 상기 제1 스위치 회로는 상기 메모리셀의 데이터를 소거한 후, 상기 제1, 제2 노드를 쇼트하고, 상기 제2 스위치 회로는 상기 제1 스위치보다 먼저 오프되며, 상기 제3 스위치 회로는 상기 제1 스위치보다 먼저 오프되는 것을 특징으로 하는 반도체 기억 장치.
- 제12항에 있어서, 상기 제1 스위치 회로는, 전류 통로의 일단이 상기 제1 노드에 접속된 N 채널형의 제1 트랜지스터와;전류 통로의 일단이 상기 제2 노드에 접속된 N 채널형의 제2 트랜지스터와;전류 통로의 양단이 상기 제1, 제2 트랜지스터의 전류 통로의 각 타단에 접속된 P 채널형의 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제13항에 있어서, 쇼트시에 상기 제1 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제1 전압과;쇼트시에 상기 제2 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제2 전압과;제3 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 일정한 제3 전압을 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제11항에 있어서, 상기 기판 전압은 정의 전압이고, 상기 워드선의 전위는 부의 전압인 것을 특징으로 하는 반도체 기억 장치.
- 제11항에 있어서, 상기 기판 전압은 정의 전압이고, 상기 워드선의 전위는 접지 전위인 것을 특징으로 하는 반도체 기억 장치.
- 제15항에 있어서, 상기 제1 전압은 N 채널 트랜지스터의 임계치 전압 VthN이상의 전압과 상기 임계치 전압 VthN미만의 전압 중 하나이고, 상기 제2 전압은 전압V2 + VthN이상(V2는 상기 부의 전압)의 전압과 전압 V2 + VthN미만의 전압 중 하나이며, 상기 제3 전압은 상기 제1 트랜지스터의 기판 전압 이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
- 제16항에 있어서, 상기 제1 전압은 전압 Vsub1+ VthN(Vsub1은 상기 제1 트랜지스터의 기판 전압, VthN은 N 채널 트랜지스터의 임계치 전압)과 상기 전압 Vsub1중 하나이고, 상기 제2 전압은 상기 임계치 전압 VthN과 상기 접지 전압 중 하나이며, 상기 제3 전압은 상기 기판 전압 Vsub1이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
- 제13항에 있어서, 상기 제1 노드와 접지 사이에 접속된 제4 트랜지스터와;상기 제2 노드와 접지 사이에 접속된 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제19항에 있어서, 상기 제4, 제5 트랜지스터는 상기 제1 트랜지스터가 온된 후에 온되는 것을 특징으로 하는 반도체 기억 장치.
- 웰 내에 형성된 복수의 메모리셀 - 상기 각 메모리셀은 부유 게이트와 제어게이트가 적층된 스택 게이트 구조의 트랜지스터를 가지며, 소거시에 상기 각 메모리셀의 제어 게이트에 부전압이 인가되고, 상기 웰에 정의 전압이 인가됨으로써 상기 각 메모리셀의 데이터는 전기적으로 일괄해서 소거됨 - 과;상기 웰에 전압을 공급하는 제1 노드와 상기 메모리셀의 상기 제어 게이트에 전압을 공급하는 제2 노드와의 상호간에 접속되며, 상기 제1, 제2 노드가 기생용량을 통해 접속되는 제1 스위치 회로와;상기 제1 노드와 접지 사이에 접속된 제2 스위치 회로와;상기 제2 노드와 접지 사이에 접속된 제3 스위치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제21항에 있어서, 상기 제1 스위치 회로는 상기 메모리셀의 데이터를 소거한 후, 상기 제1, 제2 노드를 쇼트하고, 상기 제2 스위치 회로는 상기 제1 스위치 회로가 온된 후 온되며, 상기 제3 스위치 회로는 상기 제1 스위치 회로가 온된 후 온되는 것을 특징으로 하는 반도체 기억 장치.
- 제22항에 있어서, 상기 제1 스위치 회로는 전류 통로의 일단이 상기 제1 노드에 접속된 N 채널형의 제1 트랜지스터와;전류 통로의 일단이 상기 제2 노드에 접속된 N 채널형의 제2 트랜지스터와;전류 통로의 양단이 상기 제1, 제2 트랜지스터의 전류 통로의 각 타단에 접속된 P 채널형의 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제23항에 있어서, 쇼트시에 상기 제1 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제1 전압과,쇼트시에 상기 제2 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제2 전압과;제3 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 일정한 제3 전압을 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제21항에 있어서, 상기 웰의 전위는 정의 전압이고, 상기 워드선의 전위는 부의 전압인 것을 특징으로 하는 반도체 기억 장치.
- 제21항에 있어서, 상기 웰의 전위는 정의 전압이고, 상기 워드선의 전위는 접지 전위인 것을 특징으로 하는 반도체 기억 장치.
- 제25항에 있어서, 상기 제1 전압은 N 채널 트랜지스터의 임계치 전압 VthN이상의 전압과 상기 임계치 전압 VthN미만의 전압 중 하나이고, 상기 제2 전압은 상기 전압 V2 + VthN이상(V2는 상기 부전압)의 전압과 전압 V2 + VthN미만의 전압 중 하나이며, 상기 제3 전압은 상기 제1 트랜지스터의 기판 전압 이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
- 제26항에 있어서, 상기 제1 전압은 전압 Vsub1+ VthN(Vsub1은 상기 제1 트랜지스터의 기판 전압, VthN은 N 채널 트랜지스터의 임계치 전압)과 상기 전압 Vsub1중 하나이고, 상기 제2 전압은 상기 임계치 전압 VthN과 상기 접지 전압 중 하나이며, 상기 제3 전압은 상기 기판 전압 Vsub1이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
- 제21항에 있어서, 어드레스 신호에 따라서 상기 웰에 공급하는 전압을 발생하는 제1 디코더와;어드레스 신호에 따라서 상기 제어 게이트에 공급하는 전압을 발생하는 제2 디코더와;상기 제1 디코더와 상기 제1 노드의 상호간에 접속된 제4 스위치 회로와;상기 제2 디코더와 상기 제2 노드의 상호간에 접속된 제5 스위치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제21항에 있어서, 상기 제4 스위치 회로는 쇼트시에 상기 제1 스위치 회로보다 먼저 오프되고, 제5 스위치 회로는 쇼트시에 상기 제1 스위치 회로보다 먼저 오프되는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치의 쇼트 방법에 있어서,전원 전압 이상의 전위차를 가지며 기생용량을 통해 접속되어 있는 제1, 제2 노드를 쇼트시키는 공정과;상기 제1 노드를 접지하는 공정과;상기 제2 노드를 접지하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 쇼트 방법.
- 제31항에 있어서, 상기 쇼트 공정은 메모리셀의 데이터를 소거한 후에 행해지는 것을 특징으로 하는 반도체 기억 장치.
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