KR20010069183A

KR20010069183A - 채널 소거형 불휘발성 반도체 기억 장치

Info

Publication number: KR20010069183A
Application number: KR1020000018451A
Authority: KR
Inventors: 아쯔미시게루; 다우라다다유끼; 단자와도루
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1999-04-09
Filing date: 2000-04-08
Publication date: 2001-07-23
Also published as: TW449925B; US6445618B1; US20020075726A1; US6643183B2; US6373749B1; US20020181288A1; US6577538B2; JP3892612B2; US20020181313A1; KR100378273B1; JP2000298991A

Abstract

채널 소거형 EEPROM에 있어서, 기판 전압이 공급되는 노드 N1과 워드선의 전압이 공급되는 노드 N2의 상호간에는 기생용량 C1이 존재한다. 워드선은 메모리셀의 데이터를 소거할 때에 부전압이 된다. 스위치 회로 SW1은 노드 N1과 N2의 상호간에 접속된다. 노드 N1과 접지 사이에는 스위치 SW4가 접속되고, 노드 N2와 접지 사이에는 스위치 SW5가 접속된다. 소거 동작 종료시에, 우선 스위치 회로 SW1이 온되고, 노드 N1과 노드 N2가 쇼트된다. 이후, 스위치 회로 SW4, SW5가 온되고, 이들 노드 N1, N2가 개별적으로 접지된다.

Description

채널 소거형 불휘발성 반도체 기억 장치{CHANNEL ERASED-TYPE NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 불휘성 반도체 기억 장치, 예컨대 플래시 EEPROM 등의 불휘성 반도체 기억 장치에 관한 것이다.

알려져 있는 바와 같이, 플래시 메모리는, 메모리셀로서 스택 게이트 구조의 트랜지스터를 이용하고 있다. 특히, NOR형으로 불리는 플래시 EEPROM는 기록시에 채널 열전자를 이용하고, 소거시에 FN 터널 전류를 이용하는 것이 일반적이다. 소거 동작으로서는 다양한 방식이 있다. 예컨대 인텔사의 플래시 메모리의 일종인 ETOX(EPROM Tunnel Oxide)는, 셀의 게이트를 접지하고, 소스에 고전압(약 10V)을 인가함으로써 부유 게이트와 소스 사이에 전계를 인가하여, FN 터널 전류를 흘린다. 또는 AMD사가 제안한 부게이트·소스 소거 방식은, 소거시에 셀의 게이트에 부전압(약 -10V)을 인가하여, 소스에 정전압(약 5V)을 인가하여 부유 게이트와 소스 사이에 FN 터널 전류를 흘린다.

그러나, 셀 사이즈를 스케일링해 감에 따라서, 소거시에 셀의 소스에 인가되는 고전압이 문제되고 있다. 인가되는 고전압에 견딜 수 있도록 접합 내압을 향상시키는 구성으로서는, 소스 영역에 2중 확산 구조를 이용하는 것을 생각할 수 있다. 즉, 소스 영역으로서의 N+(As) 영역을 N-(P) 영역으로 덮음으로써 내압을 향상시킬 수 있다. 그러나, 이 2중 확산 구조는 채널 길이의 스케일링을 방해하는 요인이 되고 있다. 즉, 충분한 내압을 얻기 위해서 N- 영역을 형성함으로써, 확산층과 게이트와의 오버랩 길이 Y_J가 증가한다. 이 오버랩 길이 Y_J는 약 0.2㎛로 예상된다. 그러나, 다바이스가 한층 미세화되고, 특히, 0.25㎛ 이하의 세대를 고려하면, Y_J부분을 포함하는 채널 길이 L은,

L = Leff + 0.2㎛ > > 0.25㎛

(Leff : 실효 채널 길이)

가 되어 셀 사이즈를 축소하는데 큰 장해가 된다.

상기 문제를 해결하기 위해 채널 소거 방식이 개발되고 있다. 이 방식은, 소거시에 기판(=소스)과 워드선의 상호간에 고전압을 인가하고, 부유 게이트와 기판 사이에 터널 전류를 흘리는 방식이다. 기판과 소스가 동일한 전위(소스가 플로팅이어도 좋다)이기 때문에, 소스의 접합 내압을 고려할 필요가 없으며, 2중 확산 구조가 불필요해진다.

그러나, 이 방식은, 부유 게이트와 기판 사이의 용량이 크기 때문에, 소스 소거 방식과 비교하여, 소거시에 셀의 게이트와 기판 사이에 큰 전압을 인가할 필요가 있다. 이 때문에, 셀의 게이트(워드선)에 소정 전압을 공급하는 디코더 회로나, 기판에 소정 전압을 공급하는 디코더 회로를 구성하는 트랜지스터의 내압이 문제가 된다. 그래서, 이들 트랜지스터의 내압이 문제되지 않도록, 각 부의 전압이고려되고 있다.

도 6a, 도 6b, 도 6c는, 메모리셀의 각 부에 공급되는 바이어스 전압의 관계를 도시하고 있다. 도 6a, 도 6b에 도시한 바와 같이, 트랜지스터의 내압을 낮게 억제하기 위해서는, 소거시에 셀의 제어 게이트에 부전압(Vg=-8V)을 인가하고, 기판에 정의 고전압(Vsub=10V)을 인가하는 것이 좋다. 또한, 채널 소거의 경우, 도 6c에 도시한 바와 같이, 메모리셀 MC는, N형 웰에 의해 P형 기판과 분리된 P형 웰내에 형성되고, 셀의 기판 전압 Vsub는 P형 웰과 N형 웰에 공급된다.

이 방식에 의하면, 디코더 회로를 내압 10V의 트랜지스터에 의해 구성할 수 있다. 이것에 대하여, 제어 게이트 또는 기판에만 내압 성능을 갖도록 하면, 약 20V의 내압을 갖는 트랜지스터가 필요해진다. 이와 같이, 트랜지스터의 내압 전압이 높아지면, tox.(산화막의 막두께)나 L(채널 길이) 등을 내압 10V의 트랜지스터의 배로 하지 않으면 안된다. 이 때문에, 디코더 회로가 대형화되고, 디코더 회로에 의한 칩 점유 면적이 방대해진다.

도 7 내지 도 9는, 채널 소거의 바이어스 전압을 셀의 각 부에 인가하기 위한 회로예를 도시하고 있다.

도 7은 행 디코더 회로(워드선 드라이버)의 일예를 도시하고 있다. 이 행 디코더 회로에 있어서, 논리 회로(71a)는 전압 0∼V_dd계의 어드레스 신호와 Erase 신호를 디코드한다. 논리 회로(71a)로부터의 디코드 출력 신호는, 레벨 시프터(71b)에 의해 전압 V_SW, V_BB계의 신호로 변환된다. 여기서, 전압 V_SW는 워드선의 하이 레벨이고, 전압 V_BB는 워드선의 로우 레벨이다. 이 레벨 시프터(71b)의 출력 신호는 구동 회로로서의 인버터 회로(71c)를 통해 워드선에 전압 V_WL로서 공급된다.

도 9는, 워드선의 전압 V_WL을 도시하고 있다. 이와 같이, 워드선의 전압 V_WL은, 데이터의 판독, 프로그램, 소거에 따라서 설정된다. 이들 전압 V_SW, V_BB는 어느것이나 절대값이 10V 이내가 되어, 디코더 회로내의 트랜지스터의 내압 조건을 만족시키고 있다.

도 8은 도7에 도시한 레벨 시프터의 회로 구성의 일예를 도시하고 있다.

도 10은 셀 어레이가 형성되는 기판(P형 웰)에 전위를 공급하는 디코더 회로의 일예를 도시하고 있다. 이 디코더 회로에 있어서, 논리 회로(100a)는 블록 어드레스 신호와 Erase 신호를 디코드한다. 이 디코드 출력 신호는 레벨 시프터(100b)에 공급되고, 전압 V_H와 접지 레벨의 신호로 변환된다. 여기서, 전압 V_H는 예컨대 10V이다. 이 레벨 시프터(100b)의 출력 신호는 구동 회로로서의 인버터 회로(100c)를 통해 P형 웰에 공급된다.

다음에, 부게이트·채널 소거 방식을 실현하기 위한 과제에 대해서 설명한다.

도 11은, 디코더내의 N 채널 트랜지스터(NMOS), P 채널 트랜지스터(PMOS) 및 메모리셀(MC)의 단면도를 도시하고, 도 12는 도 11의 등가회로를 도시하고 있다.이들 N 채널 트랜지스터, P 채널 트랜지스터 및 메모리셀과, 각 웰이나 기판과의 사이에는 기생용량 C1∼C5가 존재한다. 이들 기생용량 C1∼C5는 다음과 같다. 도 13은 기생용량 C1∼C5를 도시하는 등가회로이다.

C1 : 메모리셀의 제어 게이트와 기판(P형 웰) 사이의 용량 = (제어 게이트와 부유 게이트 사이의 용량) 및 (부유 게이트와 기판 사이의 용량)의 직렬 용량

C2 : 블록 기판(N형 웰, P형 웰)과 기판 사이의 용량

C3 : 디코더의 하이 레벨(N형 웰)과 기판 사이의 용량

C4 : 디코더의 하이 레벨(V_SW)과 로우 레벨(V_BB) 사이의 용량

C5 : 디코더의 로우 레벨(V_BB)과 기판 사이의 용량(배선 용량 포함)

그런데, 이러한 종류의 불휘성 반도체 기억 장치는, 소거 동작 종료시에, 판독 동작이 가능한 상태로 리셋할 필요가 있다. 즉, 워드선의 전압 V_WL을 -8V에서 0V로 하고, 웰의 전압 V_well을 10V에서 0V로 할 필요가 있다. 이와 같이 워드선의 전압 및 웰의 전압을 리셋할 때에 문제가 되는 것은, 각 노드를 리셋하기 위한 순번이다.

도 14, 도 15는, 소거 종료 후에 각 노드가 리셋되어 가는 모습을 극단적인 예를 들어 도시하고 있다.

도 14는, 워드선의 전압 V_WL(V_BB= -8V)을 웰의 전압보다도 먼저 리셋할 경우의 동작 파형을 도시하고 있다. 워드선의 전압 V_WL이 -8V에서 0V가 될 때, 도 11에 도시한 용량 C1에 의해 웰의 전위 V_well도 상승된다. 이 V_well는 도 10에 도시한 바와 같이, 전압 V_H와 접지 전위가 전원으로서 공급되는 인버터 회로(100c)에 의해 구동된다. 이 때문에, 도 16a, 도 16b에 도시한 바와 같이, 웰의 전위 V_well이 상승하면, 인버터 회로(100c)를 구성하는 P 채널 트랜지스터(V_H계, N형 웰 내)의 확산층과 N형 웰 사이에서 전압 V_well에서 전압 V_H로의 포워드 바이어스가 발생된다.

이 상태에 있어서, 최악의 경우, 전압 V_well과 기판 사이에 전압 V_H가 베이스에 공급되는 바이폴라 트랜지스터가 발생하여, 대량의 홀이 기판내에 방출된다. 이 때문에, 이것이 트리거가 되어 래치업을 야기할 우려가 있다.

한편, 전압 V_BB가 비교적 천천히 변화할 경우, 웰 전위 V_well의 상승은 P 채널 트랜지스터를 통해 전압 V_H의 상승을 초래한다. 이 전압 V_H는 최대 전압 10V로 설정되어 있기 때문에, 전압 V_H가 그 이상 상승한 경우, 트랜지스터의 내압 문제를 초래한다.

도 15는 워드선의 전위보다 먼저 웰 전위를 리셋할 경우의 동작 파형을 도시하고 있고, 도 17a, 도 17b는 워드선과 웰의 디코더 회로를 도시하고 있다.

이 경우, 웰 전위 V_well이 리셋되면, 도 17a, 도 17b에 도시한 바와 같이, 웰전압과 커플링되는 용량 C1에 의해, 워드선의 전압 V_WL이 언더슈트한다. 이때, 도 17b에 도시한 바와 같이, P형 웰 내의 N 채널 트랜지스터의 확산층에서 포워드 바이어스가 일어나고, 최악의 경우, 래치업을 야기할 우려가 있다.

한편, 웰의 전압이 천천히 변화할 경우, 전압 V_BB가 인하되어 언더슈트한다. 행 디코더 회로내의 전압 V_SW- V_BB가 최대 전압 거의 10V로 설정되어 있는 경우, 전압 V_BB가 언더슈트하면, 설정된 최대 전압 10V를 넘게 되어, 트랜지스터의 내압을 높게 하지 않으면 안된다.

상기 예는 어느 것이나 극단적인 경우를 도시하고 있다. 그러나, 소거 종료시에 전압 V_WL과 전압 V_well을 동시에 리셋하고자 해도 내부의 기생용량이나, 저항, 그 외의 전기 특성, 온도 특성 등을 고려하면, 반드시 상기와 같은 경우가 발생된다. 따라서, 어떤 경우라도 포워드 바이어스 또는 트랜지스터의 내압을 열화시키지 않도록 하는 배려가 필요하다.

본 발명은 상기 과제를 해결하기 위한 것으로, 그 목적으로 하는 바는, 전원 전압 이상의 전위차를 갖는 2개의 노드 사이의 전위를 리셋할 때에, 기생용량에 의한 트랜지스터의 확산층과 기판 상호간에서의 포워드 바이어스를 방지할 수 있으며, 또한 트랜지스터의 내압 문제를 회피할 수 있는 불휘성 반도체 기억 장치를 제공하고자 하는 것이다.

도 1a는 본 발명의 기본 원리를 도시한 등가회로도, 도 1b는 도 1a에 도시한 스위치 회로의 일예를 도시한 회로도.

도 2a는 본 발명의 제1 실시예를 도시한 불휘성 반도체 기억 장치의 메모리셀 어레이를 개략적으로 도시한 평면도이고, 도 2b는 도 2a의 1개의 블록을 도시한 구성도.

도 3은 도 2의 주요부를 구체적으로 도시한 회로도.

도 4는 도3의 동작을 도시한 파형도.

도 5는 본 발명의 제2 실시예를 도시한 도면으로서 주요부를 도시한 회로도.

도 6a는 메모리셀의 각부에 공급되는 바이어스 전압의 관계를 도시한 도면이고, 도 6b는 도 6a에 도시한 바이어스 전압의 구체예를 도시한 도면이며, 도 6c는 메모리셀과 웰의 관계를 도시한 단면도.

도 7은 행 디코더 회로(워드선 드라이버)의 일예를 도시한 구성도.

도 8은 도 7에 도시한 레벨 시프터의 일예를 도시한 회로도.

도 9는 워드선의 전압 V_WL을 도시한 도면.

도 10은 기판 전위를 공급하는 디코더 회로의 일예를 도시한 회로도.

도 11은 디코더 회로를 구성하는 트랜지스터와 메모리셀을 도시한 단면도.

도 12는 도 11의 등가회로를 도시한 회로도.

도 13은 도 11의 기생용량을 도시한 등가회로도.

도 14는 워드선의 전압을 웰의 전압보다도 먼저 리셋할 경우의 동작을 도시한 파형도.

도 15는 워드선의 전위보다 먼저 웰 전위를 리셋할 경우의 동작을 도시한 파형도.

도 16a는 도 14에 도시한 동작시의 문제를 설명하는 등가회로도이고, 도 16b는 도 16a의 일부를 도시한 단면도.

도 17a는 도 15에 도시한 동작시의 문제를 설명하는 등가회로도이고, 도 17b는 도 17a의 일부를 도시한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11,12 : 메모리셀 어레이

13 : 행 디코더

14 : 열 디코더

15 : 제1 블록 디코더

16 : 제2 블록 디코더

17 : 제어 회로

31,32 : 구동 회로

31a,32a,71b,100b : 레벨 시프터

31b,32b,71c,100c : 인버터 회로

71a,100a : 논리 회로

본 발명의 목적은 다음의 장치에 의해 달성된다.

본 발명의 반도체 기억 장치는, 전원 전압 이상의 전위차를 가지며 기생용량을 통해 접속되어 있는 제1, 제2 노드와; 상기 제1, 제2 노드의 상호간에 접속되어 상기 제1, 제2 노드를 쇼트시키는 제1 스위치 회로와; 상기 제1 노드와 접지 사이에 접속되어 상기 제1 스위치 회로가 온된 후에 온되는 제2 스위치 회로; 및 제2 노드와 접지 사이에 접속되어 상기 제1 스위치 회로가 온된 후에 온되는 제3 스위치 회로를 포함한다.

또한, 본 발명의 목적은 다음의 장치에 의해 달성된다.

본 발명의 반도체 기억 장치는, 복수의 블록으로 분할된 메모리셀 어레이를 포함하고 있으며, 상기 각 블록은 복수의 메모리셀과, 이들 메모리셀에 접속된 복수의 워드선 및 비트선과, 상기 워드선을 선택하는 행 디코더를 갖고 있다. 또한 본 발명의 반도체 기억 장치는 상기 행 디코더에 상기 워드선에 공급되는 전압을 공급하는 제1 디코더와; 상기 메모리셀이 형성되는 기판에 기판 전압을 공급하는 제2 디코더와; 상기 기판 전압이 공급되는 제1 노드와 상기 워드선의 전압이 공급되는 제2 노드의 상호간에 접속된 제1 스위치 회로를 포함하고 있으며, 상기 제1, 제2 노드는 기생용량을 통해 접속되고, 상기 제1 스위치 회로는 상기 메모리셀의 데이터를 소거한 후, 상기 제1, 제2 노드를 쇼트시킨다. 또한 본 발명의 반도체 장치는 상기 제2 노드와 상기 제1 디코더의 출력단과의 상호간에 접속되어 제1 스위치 보다 먼저 오프되는 제2 스위치 회로와, 상기 제1 노드와 상기 제2 디코더의 출력단과의 상호간에 접속되어 상기 제1 스위치보다 먼저 오프되는 제3 스위치 회로를 포함하고 있다.

또한, 본 발명의 목적은, 다음의 장치에 의해 달성된다.

본 발명의 반도체 기억 장치는, 웰 내에 형성된 복수의 메모리셀을 포함하고 있으며, 상기 각 메모리셀은 부유 게이트와 제어 게이트가 적층된 스택 게이트 구조의 트랜지스터를 가지며, 소거시에 상기 각 메모리셀의 제어 게이트에 부전압이 인가되고, 상기 웰에 정의 전압이 인가됨으로써 상기 각 메모리셀의 데이터는 전기적으로 일괄하여 소거된다. 본 발명의 반도체 기억 장치는 상기 웰에 전압을 공급하는 제1 노드와 상기 메모리셀의 상기 제어 게이트에 전압을 공급하는 제2 노드와의 상호간에 접속된 제1 스위치 회로, 이 제1 스위치 회로는 소거 종료시에 온되고 상기 제1, 제2 노드를 쇼트시킨다. 본 발명의 반도체 기억 장치는 상기 제1 노드와 접지 사이에 접속되어 상기 제1 스위치 회로가 온된 후 온되는 제2 스위치 회로와; 상기 제2 노드와 접지 사이에 접속되어 상기 제1 스위치 회로가 온된 후 온되는 제3 스위치 회로를 포함하고 있다.

본 발명에 의하면, 전원 전압 이상의 전위차를 갖는 2개의 노드 사이의 전위를 리셋할 때에, 기생용량에 의한 채널 트랜지스터의 확산층과 기판 상호간에서의 포워드 바이어스를 방지할 수 있으며, 또한, 트랜지스터의 내압 문제를 회피할 수 있는 불휘성 반도체 기억 장치를 제공할 수 있다.

실시예

이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.

상술한 바와 같이, 셀의 제어 게이트와 기판과의 상호간에는 기생용량 C1이있으며, 이들 제어 게이트와 기판 양단에 터널 전류를 흘리는 고전압(약 20V)을 인가한 상태에서, 제어 게이트 또는 기판의 한쪽을 접지함으로써 상기 문제가 발생된다. 즉, 소거 상태에서 트랜지스터의 내압 전압에 상당하는 전압이 워드선 또는 웰에 설정되어 있다. 이 때문에, 그 상태에서 제어 게이트 또는 기판의 한쪽을 접지하면, 기생용량 C1에 의해, 웰의 전압 또는 워드선의 전압이 오버슈트 또는 언더슈트된다. 이들 오버슈트 또는 언더슈트가 발생한 경우, 포워드 바이어스가 발생하거나 트랜지스터의 내압 문제가 발생한다.

그래서, 본 발명에서는, 워드선의 전압 V_WL이나 웰의 전위 V_well을 접지하기 전에, 먼저 이들 전압 V_WL과 V_well의 전위차가 제거된다. 구체적으로는 소거후의 리셋에 앞서 전압 V_WL과 V_well을 쇼트하고, 기생용량 C1의 양단에 걸리는 전압을 0V로 한다. 이 쇼트 종료 후, 워드선 전압이나 웰 전압의 리셋 동작을 행한다.

도 1a, 도 1b는 본 발명의 기본 원리를 도시하고 있다. 즉, 도 1a에 도시한 바와 같이, 제어 게이트와 기판 사이의 기생용량 C1에는 스위치 SW가 병렬 접속된다. 이 스위치 SW는 도 1b에 도시한 바와 같이, 예컨대 트랜스퍼 게이트에 의해 구성되어 있다. 메모리셀의 소거후, 우선, 이 스위치 SW가 온되고, 기생용량 C1의 양단이 쇼트되어 워드선의 전압 V_WL과 웰의 전압 V_well의 전위차가 0V가 된다. 기생용량 C1의 양단의 전위는 웰 전압의 하이 레벨 V_H(10V)와 워드선의 로우 레벨 V_BB(-8V)의 중간이 되기 때문에, 포워드 바이어스의 염려는 없어진다.

리셋 동작은, 기생용량 C1의 양단을 쇼트한 채로, 기생용량 C1의 각 노드를 접지하면 된다. 또는, 쇼트를 제거한 후, 기생용량 C1의 각 노드를 별도로 접지해도 된다. 이 리셋 동작을 행하기 위해서, 기생용량 C1의 각 노드와 접지 사이에 후술하는 스위치 회로가 각각 접속된다.

상기 구성에 의하면, 기생용량 C1을 스위치 회로 SW에 의해 쇼트되고, 기생용량 C1의 양 노드의 전위차를 제로로 한 후, 기생용량의 각 노드를 접지하고 있다. 이 때문에, 디코더 회로를 구성하는 트랜지스터의 포워드 바이어스나 내압 문제를 회피할 수 있다.

(제1 실시예)

상기 기본 원리에서는, 쇼트 동작을 이상적으로 행할 수 있는 경우를 도시하였지만, 실제로 쇼트 동작을 실현하는 데는 또 다른 연구가 필요하다.

상기와 같이, 소거 동작시에는 기생용량 C1의 양단에는 약 20V의 전압이 인가되어 있다. 이 때문에 도 1b에 도시한 바와 같이, 통상의 트랜지스터에 의해 구성된 트랜스퍼 게이트를 이용하여 용량 C1을 쇼트할 경우, 트랜스퍼 게이트를 구성하는 트랜지스터는 약 20V의 내압이 필요하다. 지금까지의 설명에서는, 모든 트랜지스터에 인가되는 전압을 10V 이내로 가정하였다. 그 이유는 디코더 회로의 사이즈를 타당한 크기로 하기 위해서, 회로 소자의 미세화가 필수이기 때문이다. 가령, 상기와 같이 쇼트용 트랜지스터가 20V 이상의 내압을 필요로 하면, 이 부분은 특수한 고내압 소자가 되어 버린다. 특수한 소자의 도입은 제조 프로세스를 복잡하게 하고 비용의 증가를 초래하기 때문에 좋은 대책이 아니다.

본 발명의 제1 실시예는, 내압이 높은 특수한 소자를 이용하지 않고, 정,부의 전압을 쇼트시키는 회로를 제공한다.

도 2a 및 도 2b는, 불휘성 반도체 기억 장치, 예컨대 NOR형 플래시 메모리에 본 발명을 적용한 경우를 도시하고 있다. 이 플래시 메모리는, 예컨대 32M 비트의 기억 용량을 갖고 있다. 도 2a에 있어서, 메모리셀 어레이(11)는, 64개의 블록으로 분할되고 1블록은 64K 바이트로 구성되어 있다. 소거는 이 1 블록 단위로 행해진다.

도 2b에 도시한 바와 같이, 각 블록은 행 및 열에 복수의 메모리셀 MC가 배치된 메모리셀 어레이(12), 이 메모리셀 어레이(12)의 워드선 WL을 선택하는 행 디코더(13), 비트선 BL을 선택하는 열 디코더(14)를 갖고 있다. 또한, 상기 행 디코더(13)에는 제1 블록 디코더(15)가 접속되고, 메모리셀 어레이(12)의 P형 웰 및 N형 웰에는 제2 블록 디코더(16)가 접속되어 있다. 상기 제1 블록 디코더(15)는 데이터의 판독, 프로그램, 소거에 따라서 워드선을 구동하기 위한 전압 V_WL을 생성한다. 즉, 제1 블록 디코더(15)는, 소거시에 워드선의 로우 레벨로서 전압 V_BB(-8V)를 발생하고, 비소거시에 로우 레벨로서 접지 전위를 발생한다. 또한, 상기 제2 블록 디코더(16)는 데이터의 판독, 프로그램, 소거에 따라서 기판의 전압 V_well을 생성한다. 즉, 제2 블록 디코더(16)는, 소거시에 전압 V_H(10V)를 발생하고, 비소거시는 접지 전위를 발생한다.

메모리셀 어레이(12)는 도 11과 동일한 구성으로 되어 있다. 제1 블록 디코더(15)는 도 7, 도 8과 동일한 구성으로 되어 있고, 제2 블록 디코더(16)는 도 10과 동일한 구성으로 되어 있다.

상기 행 디코더(13)와 기판의 상호간에는 스위치 회로 SW1이 접속되어 있다. 이 스위치 회로 SW1은, 제어 회로(17)로부터의 신호에 따라서, 소거 종료 후에서 리셋 동작전에 셀의 제어 게이트와 P형 웰과의 사이에 존재하는 기생용량 C1을 쇼트한다. 상기 제1 블록 디코더(15)와 행 디코더(13)의 상호간에는 스위치 회로 SW2가 접속되고, 제2 블록 디코더(16)와 기판의 상호간에는 스위치 회로 SW3이 접속되어 있다. 상기 스위치 회로 SW1과 SW3이 접속되는 노드 N1과 접지 사이에는 스위치 회로 SW4가 접속되고, 상기 스위치 회로 SW1과 SW2가 접속되는 노드 N2와 접지 사이에는 스위치 회로 SW5가 접속되어 있다.

도 3은 도 2의 주요부를 구체적으로 도시한 회로 구성도이고, 도 2와 동일 부분에는 동일 부호를 붙인다. 상기 스위치 회로 SW1은 N 채널 트랜지스터 Q1,Q2와 P 채널 트랜지스터 Q3에 의해 구성되어 있다. 이들 N 채널 트랜지스터 Q1,Q2와 P 채널 트랜지스터 Q3은 기판 전압 V_well이 공급되는 노드 N1과 워드선의 전압 V_WL이 공급되는 노드 N2 사이에 Q1, Q3, Q2의 순으로 직렬로 접속된다. N 채널 트랜지스터 Q1의 게이트에는 구동 회로(31)가 접속되고, N 채널 트랜지스터 Q2의 게이트에는 구동 회로(32)가 접속된다. 이들 구동 회로(31,32)는 상기 제어 회로(17)를 구성하고 있다.

상기 구동 회로(31)는 쇼트 제어 신호(전원 전압(예컨대 2V)/접지 전압)에따라서 전압 V_SW또는 접지 전압을 발생하는 레벨 시프터(31a)와, 이 레벨 시프터(31a)의 출력 신호에 따라서 N 채널 트랜지스터 Q1의 게이트를 제어하는 인버터 회로(31b)에 의해 구성되어 있다. 이 인버터 회로(31b)는 레벨 시프터(31a)의 출력 신호에 따라서, 전압 V_SW또는 접지 전압을 상기 N 채널 트랜지스터 Q1의 게이트에 공급한다. 이 N 채널 트랜지스터 Q1은, 게이트에 N 채널 트랜지스터의 임계치 전압 V_thN이상의 전압이 공급되면 온하고, 임계치 전압 미만의 전압이 공급되면 오프된다.

또한, 상기 구동 회로(32)는 쇼트 제어 신호에 따라서 전압 V_SW또는 워드선의 로우 레벨의 전압 V_BB를 발생하는 레벨 시프터(32a)와, 이 레벨 시프터(32a)의 출력 신호에 따라서 N 채널 트랜지스터 Q2의 게이트를 제어하는 인버터 회로(32b)에 의해 구성되어 있다. 이 인버터 회로(32b)는 레벨 시프터(32a)의 출력 신호에 따라서 전압 V_SW또는 전압 V_BB를 상기 N 채널 트랜지스터 Q2의 게이트에 공급한다. 이 N 채널 트랜지스터 Q2는, 게이트에 V_WL+ V_thN이상의 전압이 공급되면 온하고, V_WL+ V_thN미만의 전압이 공급되면 오프된다.

상기 N 채널 트랜지스터 Q1의 기판에는 접지 전위가 공급되고, N 채널 트랜지스터 Q2의 기판에는 워드선의 전압 V_WL이 공급된다. 또한, 상기 P 채널 트랜지스터 Q3의 게이트는 접지되고, 기판은 N 채널 트랜지스터 Q1의 접속 노드 N3에 접속된다.

또한, 상기 기판 전압 V_well이 공급되는 노드 N1과 접지 사이에는 스위치 회로 SW4를 구성하는 트랜스퍼 게이트가 접속되고, 상기 워드선의 전압 V_WL이 공급되는 노드 N2와 접지 사이에는 스위치 회로 SW5를 구성하는 트랜스퍼 게이트가 접속된다. 이들 스위치 회로 SW4, SW5는 신호 φ, /φ에 의해 제어된다.

상기 구성에 있어서, 도 4를 참조하여 동작에 대해서 설명한다.

상기 기생용량 C1의 양단에는 전압 V_well, V_WL가 인가되어 있다. 이들 V_well, V_WL의 전위차 V_well- V_WL은 거의 20V이다. 메모리셀 어레이가 블록 단위로 소거된 후, 스위치 회로 SW2, SW3이 오프되고, 노드 N1(V_well), N2(V_WL= V_BB)가 플로팅 상태가 된다. 이 후, 쇼트 제어 신호에 의해, N 채널 트랜지스터 Q1, Q2가 온되고, 스위치 회로 SW1이 온된다. 따라서, 용량 C1의 양단이 트랜지스터 Q1, Q2, Q3에 의해 쇼트된다.

노드 N3의 전압은 P 채널 트랜지스터 Q3에 의해, P 채널 트랜지스터의 임계치 전압 V_thP이하로 내려가는 일은 없다. 이 P 채널 트랜지스터 Q3이 없는 경우, N 채널 트랜지스터 Q2의 도통에 따라 노드 N3이 크게 부전압이 되어, N 채널 트랜지스터 Q1의 확산층과 기판 사이가 포워드 바이어스가 될 우려가 있다. 또는, N 채널 트랜지스터 Q1의 도통에 따라 N 채널 트랜지스터 Q2의 확산층이 고전압이 되어, 트랜지스터 Q2가 블레이크다운될 우려가 있다. P 채널 트랜지스터 Q3은 이것을 방지한다. 이 때문에, N 채널 트랜지스터 Q1은 10V 이하에서 동작하고, P 채널 트랜지스터 Q3은 웰 전압 < V_SW- V_thN(V_thN은 N 채널 트랜지스터의 임계치 전압)이기 때문에 10V 이하에서 동작한다. 이와 같이, 각 트랜지스터의 게이트와 소스/드레인의 상호간에는 10V 이하의 전압이 인가된다.

이상과 같이, N 채널 트랜지스터 Q1, Q2의 상호간에 P 채널 트랜지스터를 설치함으로써, 각 트랜지스터를 내압 이내에서 동작시키는 것이 가능하다. 따라서, 고내압의 특수한 트랜지스터를 형성할 필요가 없다.

상기 쇼트 동작에서는, 노드 N1의 전압 V_well과 노드 N2의 전압 V_WL은 완전하게는 일치하지 않는다. 즉, 이들 노드가 완전히 쇼트되기 전에 P 채널 트랜지스터 Q3이 오프되어 버리기 때문이다. 따라서, 쇼트 동작을 행한 후, 스위치 회로 SW4, SW5를 온으로 하여 노드 N1, N2를 별도로 접지시킨다.

상기 제1 실시예에 의하면, 기판 전압 V_well이 공급되는 노드 N1과 워드선의 전압 V_WL이 공급되는 노드 N2 사이에 스위치 회로 SW1을 접속하고, 소거 종료 후에, 이 스위치 회로 SW1을 온으로 하여 기생용량 C1의 양단을 쇼트하고, 이 후, 스위치 SW4, SW5에 의해 노드 N1과 N2를 접지한다. 이 때문에, 소거후의 리셋시에 기생용량 C1에 의해, 웰 전압 또는 워드선 전압이 오버슈트 또는 언더슈트되는 것을 방지할 수 있다. 따라서, 포워드 바이어스에 의한 래치업을 방지할 수 있는 동시에, 트랜지스터의 내압 문제를 회피할 수 있다.

게다가, 스위치 회로 SW1은 N 채널 트랜지스터 Q1, P 채널 트랜지스터 Q3, N채널 트랜지스터 Q2의 직렬 회로에 의해 구성되고, 각 트랜지스터는 규정 내압의 범위내에서 동작시킬 수 있다. 환언하면, 규정 내압을 갖는 트랜지스터에 의해서만 내압 이상의 전위차가 있는 양 노드를 쇼트할 수 있다. 이 때문에, 쇼트 동작을 위해서 고내압 트랜지스터를 이용할 필요가 없기 때문에, 제조 프로세스의 복잡화, 제조 비용의 증가 및 셀 레이아웃의 복잡화를 방지할 수 있다.

또한, 노드 N1, N2의 쇼트시에, 스위치 SW2, SW3을 오프 상태로 하고, 노드 N1, N2에서 제1, 제2 블록 디코더(15,16)를 분리한다. 이 때문에, 메모리셀의 제어 게이트와 기판에 전위를 공급하고 있는 노드 N1, N2만을 독립하여 리셋할 수 있으며, 노드 N1, N2 사이를 고속으로 동일 전위로 할 수 있다.

(제2 실시예)

도 5는 본 발명의 제2 실시예의 주요부를 도시하고 있으며, 도 3과 동일 부분에는 동일 부호를 붙인다. 상기 제1 실시예는, 노드 N1이 정전위, 노드 N2가 부전위인 경우에 대해서 도시하였지만, 이것에 한정되는 것은 아니다. 제2 실시예는, 노드 N1이 예컨대 20V이고, 노드 N2가 접지 전위인 경우를도시하고 있다. 이 경우, N 채널 트랜지스터 Q1의 게이트에는 10V + V_thN또는 10V가 공급되고, 기판 전압 V_sub1은 10V로 설정된다. 또한, N 채널 트랜지스터 Q2의 게이트에는 V_thN또는 10V가 공급되고, 기판 전위 V_sub2는 접지 전압이 된다. P 채널 트랜지스터 Q3의 게이트에는 전압 V_GP= 10V가 공급된다. 전압 V_GP와 N 채널 트랜지스터 Q1의 기판 전위 V_sub1와의 관계는 V_GP≥V_sub1로 설정된다. 트랜지스터 Q1, Q2의 게이트는 상기 제어 회로(17)와 동일한 회로에 의해 제어된다.

상기 구성으로 하여도, 각 트랜지스터를 소정 내압의 범위내에서 동작시켜서, 기생용량 C1을 쇼트할 수 있다.

또한, 상기 제1, 제2 실시예에서는, NOR형 플래시 EEPROM을 예로 설명하였지만, 본 발명은 상기 양 실시예에 한정되는 것이 아니고, NAND형 플래시 EEPROM이나, 전원 전압 이상의 전위차를 갖는 2개의 노드를 리셋할 필요가 있는 그 외의 반도체 장치에 적용가능하다.

이상 설명한 바와 같이, 본 발명에 의하면, 전원 전압 이상의 전위차를 갖는 2개의 노드간의 전위를 리세트하는 경우, 기생용량에 의한 채널 트랜지스터의 확산층과 기판 상호간에서의 포워드 바이어스를 방지할 수 있고, 또한 트랜지스터의 내압문제를 피할 수 있는 반도체 장치를 제공할 수 있다.

Claims

반도체 기억 장치에 있어서,

전원 전압 이상의 전위차를 가지며, 기생용량을 통해 접속되어 있는 제1, 제2 노드와;

상기 제1, 제2 노드의 상호간에 접속된 제1 스위치 회로와;

상기 제1 노드와 접지 사이에 접속된 제2 스위치 회로와;

제2 노드와 접지 사이에 접속된 제3 스위치 회로와;

상기 제1 스위치 회로의 온, 오프를 제어하는 제어 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제1 스위치 회로는 상기 제1, 제2 노드를 쇼트시키고, 상기 제2 스위치 회로는 상기 제1 스위치 회로가 온된 후에 온되며, 상기 제3 스위치 회로는 상기 제1 스위치 회로가 온된 후에 온되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제어 회로는 상기 제2, 제3 스위치 회로보다 먼저 상기 제1 스위치 회로를 온하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서, 상기 제1 스위치 회로는,

전류 통로의 일단이 상기 제1 노드에 접속된 N 채널형의 제1 트랜지스터와;

전류 통로의 일단이 상기 제2 노드에 접속된 N 채널형의 제2 트랜지스터와;

전류 통로의 양단이 상기 제1, 제2 트랜지스터의 전류 통로의 각 타단에 접속된 P 채널형의 제3 트랜지스터

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 쇼트시에 상기 제1 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제1 전압과;

쇼트시에 상기 제2 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제2 전압과;

제3 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 일정한 제3 전압을 갖는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 제1 노드는 웰에 전위를 공급하기 위한 노드이고, 상기 제2 노드는 워드선에 전위를 공급하기 위한 노드인 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 제1 노드의 전압은 정의 전압이고, 상기 제2 노드의 전압은 부의 전압인 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 제1 노드의 전압은 정의 전압이고, 상기 제2 노드의 전압은 접지 전압인 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서, 상기 제1 전압은 N 채널 트랜지스터의 임계치 전압 V_thN이상의 전압과 상기 임계치 전압 V_thN미만 전압 중 하나이고, 상기 제2 전압은 전압 V2 + V_thN이상(V2는 상기 부전압)의 전압과 전압 V2 + V_thN미만의 전압 중 하나이며, 상기 제3 전압은 상기 제1 트랜지스터의 기판 전압 이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 제1 전압은 전압 V_sub1+ V_thN(V_sub1은 상기 제1 트랜지스터의 기판 전압, V_thN은 N 채널 트랜지스터의 임계치 전압)과 상기 전압 V_sub1중 하나이고, 상기 제2 전압은 상기 임계치 전압 V_thN과 상기 접지 전압 중 하나이며, 상기 제3 전압은 상기 기판 전압 V_sub1이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

복수의 블록으로 분할되는 복수의 메모리셀 어레이 - 상기 각 블록은 복수의 메모리셀과, 이들 메모리셀에 접속된 복수의 워드선 및 비트선과, 상기 워드선을선택하는 로우 더코더를 가짐 - 와 ;

상기 행 디코더에 상기 워드선에 공급되는 전압을 공급하는 제1 디코더와;

상기 메모리셀이 형성되는 기판에 기판 전압을 공급하는 제2 디코더와;

상기 기판 전압이 공급되는 제1 노드와 상기 워드선의 전압이 공급되는 제2 노드의 상호간에 접속되며, 상기 제1, 제2 노드가 기생용량을 통해 접속되는 제1 스위치 회로와;

상기 제2 노드와 상기 제1 더코더의 출력단과의 상호간에 접속된 제2 스위치 회로와;

상기 제1 노드와 상기 제2 디코더의 출력단과의 상호간에 접속된 제3 스위치 회로

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 제1 스위치 회로는 상기 메모리셀의 데이터를 소거한 후, 상기 제1, 제2 노드를 쇼트하고, 상기 제2 스위치 회로는 상기 제1 스위치보다 먼저 오프되며, 상기 제3 스위치 회로는 상기 제1 스위치보다 먼저 오프되는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서, 상기 제1 스위치 회로는, 전류 통로의 일단이 상기 제1 노드에 접속된 N 채널형의 제1 트랜지스터와;

전류 통로의 일단이 상기 제2 노드에 접속된 N 채널형의 제2 트랜지스터와;

전류 통로의 양단이 상기 제1, 제2 트랜지스터의 전류 통로의 각 타단에 접속된 P 채널형의 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제13항에 있어서, 쇼트시에 상기 제1 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제1 전압과;

쇼트시에 상기 제2 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제2 전압과;

제3 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 일정한 제3 전압을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 기판 전압은 정의 전압이고, 상기 워드선의 전위는 부의 전압인 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 기판 전압은 정의 전압이고, 상기 워드선의 전위는 접지 전위인 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서, 상기 제1 전압은 N 채널 트랜지스터의 임계치 전압 V_thN이상의 전압과 상기 임계치 전압 V_thN미만의 전압 중 하나이고, 상기 제2 전압은 전압V2 + V_thN이상(V2는 상기 부의 전압)의 전압과 전압 V2 + V_thN미만의 전압 중 하나이며, 상기 제3 전압은 상기 제1 트랜지스터의 기판 전압 이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
제16항에 있어서, 상기 제1 전압은 전압 V_sub1+ V_thN(V_sub1은 상기 제1 트랜지스터의 기판 전압, V_thN은 N 채널 트랜지스터의 임계치 전압)과 상기 전압 V_sub1중 하나이고, 상기 제2 전압은 상기 임계치 전압 V_thN과 상기 접지 전압 중 하나이며, 상기 제3 전압은 상기 기판 전압 V_sub1이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
제13항에 있어서, 상기 제1 노드와 접지 사이에 접속된 제4 트랜지스터와;

상기 제2 노드와 접지 사이에 접속된 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제19항에 있어서, 상기 제4, 제5 트랜지스터는 상기 제1 트랜지스터가 온된 후에 온되는 것을 특징으로 하는 반도체 기억 장치.
웰 내에 형성된 복수의 메모리셀 - 상기 각 메모리셀은 부유 게이트와 제어게이트가 적층된 스택 게이트 구조의 트랜지스터를 가지며, 소거시에 상기 각 메모리셀의 제어 게이트에 부전압이 인가되고, 상기 웰에 정의 전압이 인가됨으로써 상기 각 메모리셀의 데이터는 전기적으로 일괄해서 소거됨 - 과;

상기 웰에 전압을 공급하는 제1 노드와 상기 메모리셀의 상기 제어 게이트에 전압을 공급하는 제2 노드와의 상호간에 접속되며, 상기 제1, 제2 노드가 기생용량을 통해 접속되는 제1 스위치 회로와;

상기 제1 노드와 접지 사이에 접속된 제2 스위치 회로와;

상기 제2 노드와 접지 사이에 접속된 제3 스위치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제21항에 있어서, 상기 제1 스위치 회로는 상기 메모리셀의 데이터를 소거한 후, 상기 제1, 제2 노드를 쇼트하고, 상기 제2 스위치 회로는 상기 제1 스위치 회로가 온된 후 온되며, 상기 제3 스위치 회로는 상기 제1 스위치 회로가 온된 후 온되는 것을 특징으로 하는 반도체 기억 장치.
제22항에 있어서, 상기 제1 스위치 회로는 전류 통로의 일단이 상기 제1 노드에 접속된 N 채널형의 제1 트랜지스터와;

전류 통로의 일단이 상기 제2 노드에 접속된 N 채널형의 제2 트랜지스터와;

전류 통로의 양단이 상기 제1, 제2 트랜지스터의 전류 통로의 각 타단에 접속된 P 채널형의 제3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제23항에 있어서, 쇼트시에 상기 제1 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제1 전압과,

쇼트시에 상기 제2 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 제2 전압과;

제3 트랜지스터의 게이트에 공급되는 내압 조건을 만족시키는 일정한 제3 전압을 갖는 것을 특징으로 하는 반도체 기억 장치.
제21항에 있어서, 상기 웰의 전위는 정의 전압이고, 상기 워드선의 전위는 부의 전압인 것을 특징으로 하는 반도체 기억 장치.
제21항에 있어서, 상기 웰의 전위는 정의 전압이고, 상기 워드선의 전위는 접지 전위인 것을 특징으로 하는 반도체 기억 장치.
제25항에 있어서, 상기 제1 전압은 N 채널 트랜지스터의 임계치 전압 V_thN이상의 전압과 상기 임계치 전압 V_thN미만의 전압 중 하나이고, 상기 제2 전압은 상기 전압 V2 + V_thN이상(V2는 상기 부전압)의 전압과 전압 V2 + V_thN미만의 전압 중 하나이며, 상기 제3 전압은 상기 제1 트랜지스터의 기판 전압 이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
제26항에 있어서, 상기 제1 전압은 전압 V_sub1+ V_thN(V_sub1은 상기 제1 트랜지스터의 기판 전압, V_thN은 N 채널 트랜지스터의 임계치 전압)과 상기 전압 V_sub1중 하나이고, 상기 제2 전압은 상기 임계치 전압 V_thN과 상기 접지 전압 중 하나이며, 상기 제3 전압은 상기 기판 전압 V_sub1이상의 전압인 것을 특징으로 하는 반도체 기억 장치.
제21항에 있어서, 어드레스 신호에 따라서 상기 웰에 공급하는 전압을 발생하는 제1 디코더와;

어드레스 신호에 따라서 상기 제어 게이트에 공급하는 전압을 발생하는 제2 디코더와;

상기 제1 디코더와 상기 제1 노드의 상호간에 접속된 제4 스위치 회로와;

상기 제2 디코더와 상기 제2 노드의 상호간에 접속된 제5 스위치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제21항에 있어서, 상기 제4 스위치 회로는 쇼트시에 상기 제1 스위치 회로보다 먼저 오프되고, 제5 스위치 회로는 쇼트시에 상기 제1 스위치 회로보다 먼저 오프되는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치의 쇼트 방법에 있어서,

전원 전압 이상의 전위차를 가지며 기생용량을 통해 접속되어 있는 제1, 제2 노드를 쇼트시키는 공정과;

상기 제1 노드를 접지하는 공정과;

상기 제2 노드를 접지하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 쇼트 방법.
제31항에 있어서, 상기 쇼트 공정은 메모리셀의 데이터를 소거한 후에 행해지는 것을 특징으로 하는 반도체 기억 장치.