JPH0643952A - 昇圧電圧調整回路 - Google Patents
昇圧電圧調整回路Info
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- JPH0643952A JPH0643952A JP21848492A JP21848492A JPH0643952A JP H0643952 A JPH0643952 A JP H0643952A JP 21848492 A JP21848492 A JP 21848492A JP 21848492 A JP21848492 A JP 21848492A JP H0643952 A JPH0643952 A JP H0643952A
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- Japan
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- voltage
- boosted voltage
- memory cells
- volatile memory
- boosted
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Abstract
(57)【要約】
【目的】 ツェナーダイオードのイオン注入条件やトン
ネル酸化膜の膜厚のバラツキがあっても、そのバラツキ
を吸収して最良の設定が可能な昇圧電圧調整回路を提供
する。 【構成】 ウエハ状態でのチップ毎の選別時又は最終選
別時に、不揮発性のメモリセルM1 〜M4 の書込み試験
後のVthを測定し、その測定Vth分布に基づいてメモリ
セルM1 〜M4 をプログラムし、そのプログラム内容に
応じてスイッチ用トランジスタTr1 〜Tr4 をオン/
オフ制御して、ツェナーダイオードZD1〜ZD3 およ
びMOSダイオードMD1 〜MD4 によって決まる電圧
レベルにクランプされた昇圧電圧VPPを微調整する。
ネル酸化膜の膜厚のバラツキがあっても、そのバラツキ
を吸収して最良の設定が可能な昇圧電圧調整回路を提供
する。 【構成】 ウエハ状態でのチップ毎の選別時又は最終選
別時に、不揮発性のメモリセルM1 〜M4 の書込み試験
後のVthを測定し、その測定Vth分布に基づいてメモリ
セルM1 〜M4 をプログラムし、そのプログラム内容に
応じてスイッチ用トランジスタTr1 〜Tr4 をオン/
オフ制御して、ツェナーダイオードZD1〜ZD3 およ
びMOSダイオードMD1 〜MD4 によって決まる電圧
レベルにクランプされた昇圧電圧VPPを微調整する。
Description
【0001】
【産業上の利用分野】本発明は、昇圧電圧調整回路に関
し、特に単一電源で動作する不揮発性メモリ装置におい
て、その内部電圧を昇圧回路で昇圧して得られる昇圧電
圧を調整して所定の電圧レベルに設定する昇圧電圧調整
回路に関する。
し、特に単一電源で動作する不揮発性メモリ装置におい
て、その内部電圧を昇圧回路で昇圧して得られる昇圧電
圧を調整して所定の電圧レベルに設定する昇圧電圧調整
回路に関する。
【0002】
【従来の技術】単一電源で動作する書換え可能な不揮発
性メモリ装置においては、データ書換えに際し、その内
部電圧を昇圧回路で昇圧しかつこの昇圧電圧を昇圧電圧
調整回路で所望の電圧レベルに調整して得られる高電位
電圧VPPを用いている。図4に、昇圧電圧調整回路の従
来例を示す。図4において、従来の昇圧電圧調整回路
は、昇圧回路41の出力端と接地間に直列に接続された
n段のツェナーダイオードZD1 〜ZDn とm段のMO
SダイオードMD1 〜MDm とからなり、不揮発性メモ
リ装置の内部電圧を昇圧回路41で所望の電圧レベル以
上に昇圧して得られる昇圧電圧VPPを、所望の電圧レベ
ルにクランプして高電位電圧として用いる構成となって
いた。
性メモリ装置においては、データ書換えに際し、その内
部電圧を昇圧回路で昇圧しかつこの昇圧電圧を昇圧電圧
調整回路で所望の電圧レベルに調整して得られる高電位
電圧VPPを用いている。図4に、昇圧電圧調整回路の従
来例を示す。図4において、従来の昇圧電圧調整回路
は、昇圧回路41の出力端と接地間に直列に接続された
n段のツェナーダイオードZD1 〜ZDn とm段のMO
SダイオードMD1 〜MDm とからなり、不揮発性メモ
リ装置の内部電圧を昇圧回路41で所望の電圧レベル以
上に昇圧して得られる昇圧電圧VPPを、所望の電圧レベ
ルにクランプして高電位電圧として用いる構成となって
いた。
【0003】
【発明が解決しようとする課題】しかしながら、上記の
従来の昇圧電圧調整回路では、プロセスのバラツキによ
ってツェナーダイオードZD1 〜ZDn のP+ ,N+ の
イオン注入条件がばらつくと、高電位電圧VPPもそれに
応じてばらつき、さらにトンネル酸化膜の膜厚もばらつ
く。これらのプロセスバラツキにより、書換え特性もば
らつくことになる。すなわち、昇圧電圧VPPが低くかつ
トンネル酸化膜の厚い場合には、データ書換えによる閾
値電圧Vthのシフト量が小さいため、読出しマージンが
小さい。閾値電圧Vthのシフト量は書換え回数が増える
にしたがって小さくなるため、10万回書換え時には初
期時よりもさらに読出しマージンが小さくなる。
従来の昇圧電圧調整回路では、プロセスのバラツキによ
ってツェナーダイオードZD1 〜ZDn のP+ ,N+ の
イオン注入条件がばらつくと、高電位電圧VPPもそれに
応じてばらつき、さらにトンネル酸化膜の膜厚もばらつ
く。これらのプロセスバラツキにより、書換え特性もば
らつくことになる。すなわち、昇圧電圧VPPが低くかつ
トンネル酸化膜の厚い場合には、データ書換えによる閾
値電圧Vthのシフト量が小さいため、読出しマージンが
小さい。閾値電圧Vthのシフト量は書換え回数が増える
にしたがって小さくなるため、10万回書換え時には初
期時よりもさらに読出しマージンが小さくなる。
【0004】一方、高電位電圧VPPが高くかつトンネル
酸化膜の薄い場合には、データ書換えによる閾値電圧V
thのシフト量は比較的大きく、十分読出しマージンがあ
る。しかし、センター条件に比べて高い電圧が薄い酸化
膜に印加されるため、トンネル酸化膜の劣化が速く、書
換え回数のマージンに余裕がなくなる。そこで、本発明
は、ツェナーダイオードのイオン注入条件やトンネル酸
化膜の膜厚のバラツキがあっても、そのバラツキを吸収
して最良の電圧設定が可能な昇圧電圧調整回路を提供す
ることを目的とする。
酸化膜の薄い場合には、データ書換えによる閾値電圧V
thのシフト量は比較的大きく、十分読出しマージンがあ
る。しかし、センター条件に比べて高い電圧が薄い酸化
膜に印加されるため、トンネル酸化膜の劣化が速く、書
換え回数のマージンに余裕がなくなる。そこで、本発明
は、ツェナーダイオードのイオン注入条件やトンネル酸
化膜の膜厚のバラツキがあっても、そのバラツキを吸収
して最良の電圧設定が可能な昇圧電圧調整回路を提供す
ることを目的とする。
【0005】
【課題を解決するための手段】本発明による昇圧電圧調
整回路は、単一電源で動作する不揮発性メモリ装置にお
いて、その内部電圧を昇圧回路で昇圧して得られる昇圧
電圧を調整して所定の電圧レベルに設定する昇圧電圧調
整回路であって、昇圧回路の出力端にカソードが接続さ
れた少なくとも1個のツェナーダイオードと、このツェ
ナーダイオードに対して直列に接続された複数個のMO
Sダイオードと、これら複数個のMOSダイオードの各
々に対応して設けられたプログラム可能な複数個の不揮
発性メモリセルと、複数個のMOSダイオードの各アノ
ードと基準電位点の間に接続されかつ複数個の不揮発性
メモリセルのプログラム内容に応じてオン/オフ動作す
る複数個のスイッチ素子とを備えた構成となっている。
整回路は、単一電源で動作する不揮発性メモリ装置にお
いて、その内部電圧を昇圧回路で昇圧して得られる昇圧
電圧を調整して所定の電圧レベルに設定する昇圧電圧調
整回路であって、昇圧回路の出力端にカソードが接続さ
れた少なくとも1個のツェナーダイオードと、このツェ
ナーダイオードに対して直列に接続された複数個のMO
Sダイオードと、これら複数個のMOSダイオードの各
々に対応して設けられたプログラム可能な複数個の不揮
発性メモリセルと、複数個のMOSダイオードの各アノ
ードと基準電位点の間に接続されかつ複数個の不揮発性
メモリセルのプログラム内容に応じてオン/オフ動作す
る複数個のスイッチ素子とを備えた構成となっている。
【0006】
【作用】単一電源で動作するプログラム可能な不揮発性
メモリ装置において、内部電圧を昇圧回路によって所望
の電圧レベル以上に昇圧し、昇圧回路の出力端にカソー
ドが接続された少なくとも1個のツェナーダイオードお
よびこれに直列に接続された複数個のMOSダイオード
によって所望の電圧レベルにクランプする。そして、不
揮発性メモリセルの書込み試験後のVthを測定し、その
測定Vth分布に基づいて不揮発性メモリセルをプログラ
ムし、そのプログラム内容に応じて複数個のスイッチ素
子をオン/オフ制御して昇圧電圧を最適値に設定する。
メモリ装置において、内部電圧を昇圧回路によって所望
の電圧レベル以上に昇圧し、昇圧回路の出力端にカソー
ドが接続された少なくとも1個のツェナーダイオードお
よびこれに直列に接続された複数個のMOSダイオード
によって所望の電圧レベルにクランプする。そして、不
揮発性メモリセルの書込み試験後のVthを測定し、その
測定Vth分布に基づいて不揮発性メモリセルをプログラ
ムし、そのプログラム内容に応じて複数個のスイッチ素
子をオン/オフ制御して昇圧電圧を最適値に設定する。
【0007】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図1は、本発明の一実施例を示す回路図で
ある。図1において、昇圧回路11の出力端と接地(基
準電位点)間には、例えば3個のツェナーダイオードZ
D1 〜ZD3 と、ダイオード接続のMOSトランジスタ
からなる例えば4個のMOSダイオードMD1 〜MD4
とが直列に接続されている。4個のMOSダイオードM
D1 〜MD4 は、3個のツェナーダイオードZD1〜Z
D3 による設定電圧を微調整するために設けられたもの
である。4個のMOSダイオードMD1 〜MD4 の各ア
ノードと接地(基準電位点)間にはそれぞれスイッチ用
トランジスタTr1 〜Tr4 が接続されている。
に説明する。図1は、本発明の一実施例を示す回路図で
ある。図1において、昇圧回路11の出力端と接地(基
準電位点)間には、例えば3個のツェナーダイオードZ
D1 〜ZD3 と、ダイオード接続のMOSトランジスタ
からなる例えば4個のMOSダイオードMD1 〜MD4
とが直列に接続されている。4個のMOSダイオードM
D1 〜MD4 は、3個のツェナーダイオードZD1〜Z
D3 による設定電圧を微調整するために設けられたもの
である。4個のMOSダイオードMD1 〜MD4 の各ア
ノードと接地(基準電位点)間にはそれぞれスイッチ用
トランジスタTr1 〜Tr4 が接続されている。
【0008】一方、プログラム可能な不揮発性のメモリ
セルM1 〜M4 をそれぞれ有する4個のメモリ回路12
1 〜124 が、4個のMOSダイオードMD1 〜MD4
にそれぞれ対応して設けられている。プログラム可能な
メモリセルM1 〜M4 としては、E2 PROM、フラッ
シュ型E2 PROM、ヒューズ式PROMなどが用いら
れる。4個のメモリ回路121 〜124 のうち、メモリ
回路121 ,122 ,124の各出力はインバータ13
1 ,132 ,134 を介してスイッチ用トランジスタT
r1 ,Tr2 ,Tr4 の各ゲートに印加され、メモリ回
路121 の出力は2段のインバータ1331,1332を介
してスイッチ用トランジスタTR3 のゲートに印加され
る。
セルM1 〜M4 をそれぞれ有する4個のメモリ回路12
1 〜124 が、4個のMOSダイオードMD1 〜MD4
にそれぞれ対応して設けられている。プログラム可能な
メモリセルM1 〜M4 としては、E2 PROM、フラッ
シュ型E2 PROM、ヒューズ式PROMなどが用いら
れる。4個のメモリ回路121 〜124 のうち、メモリ
回路121 ,122 ,124の各出力はインバータ13
1 ,132 ,134 を介してスイッチ用トランジスタT
r1 ,Tr2 ,Tr4 の各ゲートに印加され、メモリ回
路121 の出力は2段のインバータ1331,1332を介
してスイッチ用トランジスタTR3 のゲートに印加され
る。
【0009】上記構成の昇圧電圧調整回路において、昇
圧電圧VPPの調整は、現状の昇圧電圧VPPで書込みを行
った後閾値電圧Vthの分布を調べ、設定範囲に入るよう
に、4個のMOSダイオードMD1 〜MD4 による微調
整によって行われる。また、Vth分布を測定できるよう
に、外部から直接メモリセルM1 〜M4 のゲートに電圧
VG1〜VG4を印加できるテストモードを有するものとす
る。
圧電圧VPPの調整は、現状の昇圧電圧VPPで書込みを行
った後閾値電圧Vthの分布を調べ、設定範囲に入るよう
に、4個のMOSダイオードMD1 〜MD4 による微調
整によって行われる。また、Vth分布を測定できるよう
に、外部から直接メモリセルM1 〜M4 のゲートに電圧
VG1〜VG4を印加できるテストモードを有するものとす
る。
【0010】次に、昇圧電圧VPPの調整(チューニン
グ)の処理手順につき、図2のフローチャートに従って
説明する。なお、初期状態では、メモリセルM1 〜M4
はオフ状態にあり、4個のスイッチ用トランジスタTr
1 〜Tr4 のうち、スイッチ用トランジスタTr3 のみ
がオン状態にある。これにより、昇圧電圧VPPは、ツェ
ナーダイオードZD1 〜ZD3 の各ツェナー電圧をV
ZD1 〜VZD3 、MOSダイオードMD1 〜MD4 の各順
方向電圧をVMD1 〜VMD4 とすると、
グ)の処理手順につき、図2のフローチャートに従って
説明する。なお、初期状態では、メモリセルM1 〜M4
はオフ状態にあり、4個のスイッチ用トランジスタTr
1 〜Tr4 のうち、スイッチ用トランジスタTr3 のみ
がオン状態にある。これにより、昇圧電圧VPPは、ツェ
ナーダイオードZD1 〜ZD3 の各ツェナー電圧をV
ZD1 〜VZD3 、MOSダイオードMD1 〜MD4 の各順
方向電圧をVMD1 〜VMD4 とすると、
【数1】 VPP=VZD1 +VZD2 +VZD3 +VMD1 +VMD2 となっている。
【0011】先ず、ウエハ状態でのチップ毎の選別時又
は最終選別時に、この初期状態での昇圧電圧VPPで書込
みを行い(ステップS1)、続いてVthの読出しを行っ
てそのVth分布を測定し、このときのVth分布が、図3
のVth分布図において、実線で示す理想的な分布に対
し、破線で示すように低い(Vth=VthL )か否かを判
定する(ステップS2)。このときのサンプルは、昇圧
電圧VPPが低い、あるいはトンネル酸化膜の膜厚が厚い
などの理由により、Vthシフト量が小さい場合を表わ
す。Vthシフト量を大きくするためには、昇圧電圧VPP
を上げてやれば良い。具体的には、メモリセルM1 〜M
4 を消去、即ちフローティングゲートに電子を注入し
(ステップS3)、しかる後メモリセルM3 とM4 をプ
ログラムする、即ちフローティングゲートから電子を抜
く(ステップS4)。
は最終選別時に、この初期状態での昇圧電圧VPPで書込
みを行い(ステップS1)、続いてVthの読出しを行っ
てそのVth分布を測定し、このときのVth分布が、図3
のVth分布図において、実線で示す理想的な分布に対
し、破線で示すように低い(Vth=VthL )か否かを判
定する(ステップS2)。このときのサンプルは、昇圧
電圧VPPが低い、あるいはトンネル酸化膜の膜厚が厚い
などの理由により、Vthシフト量が小さい場合を表わ
す。Vthシフト量を大きくするためには、昇圧電圧VPP
を上げてやれば良い。具体的には、メモリセルM1 〜M
4 を消去、即ちフローティングゲートに電子を注入し
(ステップS3)、しかる後メモリセルM3 とM4 をプ
ログラムする、即ちフローティングゲートから電子を抜
く(ステップS4)。
【0012】このメモリセルM3 ,M4 のプログラムに
より、昇圧電圧VPPは、
より、昇圧電圧VPPは、
【数2】VPP=VZD1 +VZD2 +VZD3 +VMD1 +V
MD2 +VMD3 となり、VMD3 分だけ高くなる。したがって、この昇圧
電圧VPPで書込みを行ったときは、閾値電圧Vthのシフ
ト量は図3の破線の場合(Vth=VthL )よりも大きく
なる。まだシフト量が小さければ、メモリセルM3 のみ
をプログラムする(ステップS5)。これにより、昇圧
電圧VPPは、
MD2 +VMD3 となり、VMD3 分だけ高くなる。したがって、この昇圧
電圧VPPで書込みを行ったときは、閾値電圧Vthのシフ
ト量は図3の破線の場合(Vth=VthL )よりも大きく
なる。まだシフト量が小さければ、メモリセルM3 のみ
をプログラムする(ステップS5)。これにより、昇圧
電圧VPPは、
【数3】VPP=VZD1 +VZD2 +VZD3 +VMD1 +V
MD2 +VMD3 +VMD4 となる。
MD2 +VMD3 +VMD4 となる。
【0013】逆に、初期状態において、図3に一点鎖線
で示すように、Vthシフト量が大きい(Vth=VthH )
と判定した場合は(ステップS6)、メモリセルM1 〜
M4を消去し(ステップS7)、続いてメモリセルM2
とM3 をプログラムする(ステップS8)。これによ
り、昇圧電圧VPPは、
で示すように、Vthシフト量が大きい(Vth=VthH )
と判定した場合は(ステップS6)、メモリセルM1 〜
M4を消去し(ステップS7)、続いてメモリセルM2
とM3 をプログラムする(ステップS8)。これによ
り、昇圧電圧VPPは、
【数4】VPP=VZD1 +VZD2 +VZD3 +VMD1 となり、VMD2 分だけ低くなる。これでもなお大きけれ
ば、メモリセルM1 とM3 をプログラムする(ステップ
S9)。これにより、昇圧電圧VPPは、
ば、メモリセルM1 とM3 をプログラムする(ステップ
S9)。これにより、昇圧電圧VPPは、
【数5】VPP=VZD1 +VZD2 +VZD3 となる。
【0014】すなわち、上記の例では、昇圧電圧VPPの
センター値を、
センター値を、
【数6】 VPP=VZD1 +VZD2 +VZD3 +VMD1 +VMD2 とし、電圧調整によってMOSダイオードの順方向電圧
VMDの2個分に相当する電圧だけ上下に、即ち±2VMD
の範囲で昇圧電圧VPPを調整し得る構成となっている。
なお、昇圧電圧VPPのセンター値およびMOSダイオー
ドの段数は、デバイス評価時のプロセスパラメータのバ
ラツキの状態に応じて適宜設定すれば良い。
VMDの2個分に相当する電圧だけ上下に、即ち±2VMD
の範囲で昇圧電圧VPPを調整し得る構成となっている。
なお、昇圧電圧VPPのセンター値およびMOSダイオー
ドの段数は、デバイス評価時のプロセスパラメータのバ
ラツキの状態に応じて適宜設定すれば良い。
【0015】上述したように、ウエハ状態でのチップ毎
の選別時又は最終選別時に、不揮発性のメモリセルM1
〜M4 の書込み試験後のVthを測定し、その測定したV
th分布に基づいてメモリセルM1 〜M4 をプログラム
し、そのプログラム内容に応じてスイッチ用トランジス
タTr1 〜Tr4 をオン/オフ制御して昇圧電圧VPPを
微調整する、換言すれば、昇圧電圧VPPをデータ書換え
後のVthシフト量に応じてフィードバック制御すること
により、ツェナーダイオードZD1 〜ZD4 のイオン注
入条件やトンネル酸化膜の膜厚などのプロセスバラツキ
があっても、そのバラツキを吸収して昇圧電圧VPPを最
適値に設定できる。これにより、仕様の10万回の書換
えおよび10万回の書換え後の読出しマージンを余裕を
もって保証できることになる。
の選別時又は最終選別時に、不揮発性のメモリセルM1
〜M4 の書込み試験後のVthを測定し、その測定したV
th分布に基づいてメモリセルM1 〜M4 をプログラム
し、そのプログラム内容に応じてスイッチ用トランジス
タTr1 〜Tr4 をオン/オフ制御して昇圧電圧VPPを
微調整する、換言すれば、昇圧電圧VPPをデータ書換え
後のVthシフト量に応じてフィードバック制御すること
により、ツェナーダイオードZD1 〜ZD4 のイオン注
入条件やトンネル酸化膜の膜厚などのプロセスバラツキ
があっても、そのバラツキを吸収して昇圧電圧VPPを最
適値に設定できる。これにより、仕様の10万回の書換
えおよび10万回の書換え後の読出しマージンを余裕を
もって保証できることになる。
【0016】なお、上記実施例では、昇圧電圧VPPを調
整(チューニング)する際に、Vth分布を測定の度にメ
モリセルM1 〜M4 をプログラムするとしたが、最終的
なプログラム内容が決定するまでは、スイッチ用トラン
ジスタTr1 〜Tr4 をオン/オフ制御し、最終的にプ
ログラム内容が決定した時点でその内容をメモリセルM
1 〜M4 にプログラムするようにしても良いことは勿論
である。
整(チューニング)する際に、Vth分布を測定の度にメ
モリセルM1 〜M4 をプログラムするとしたが、最終的
なプログラム内容が決定するまでは、スイッチ用トラン
ジスタTr1 〜Tr4 をオン/オフ制御し、最終的にプ
ログラム内容が決定した時点でその内容をメモリセルM
1 〜M4 にプログラムするようにしても良いことは勿論
である。
【0017】
【発明の効果】以上説明したように、本発明によれば、
少なくとも1個のツェナーダイオードおよび複数個のM
OSダイオードによって決まる電圧レベルにクランプさ
れた昇圧電圧を、ウエハ状態でのチップ毎の選別時又は
最終選別時に、複数個のMOSダイオードに対応して設
けられた不揮発性メモリセルのデータ書換え後のVthシ
フト量に応じてフィードバック制御するようにしたの
で、ツェナーダイオードのイオン注入条件やトンネル酸
化膜の膜厚などのプロセスバラツキがあっても、そのバ
ラツキを吸収して昇圧電圧を最適値に設定することがで
き、これにより仕様の10万回の書換えおよび10万回
の書換え後の読出しマージンを余裕をもって保証できる
ことになる。
少なくとも1個のツェナーダイオードおよび複数個のM
OSダイオードによって決まる電圧レベルにクランプさ
れた昇圧電圧を、ウエハ状態でのチップ毎の選別時又は
最終選別時に、複数個のMOSダイオードに対応して設
けられた不揮発性メモリセルのデータ書換え後のVthシ
フト量に応じてフィードバック制御するようにしたの
で、ツェナーダイオードのイオン注入条件やトンネル酸
化膜の膜厚などのプロセスバラツキがあっても、そのバ
ラツキを吸収して昇圧電圧を最適値に設定することがで
き、これにより仕様の10万回の書換えおよび10万回
の書換え後の読出しマージンを余裕をもって保証できる
ことになる。
【図1】本発明の一実施例を示す回路図である。
【図2】昇圧電圧VPPの調整時の処理手順を示すフロー
チャートである。
チャートである。
【図3】本発明に係るVth分布図である。
【図4】従来例を示す回路図である。
11,41 昇圧回路 121 〜124 メモリ回路 ZD1 〜ZD3 ツェナーダイオード MD1 〜MD4 MOSダイオード
Claims (2)
- 【請求項1】 単一電源で動作する不揮発性メモリ装置
において、その内部電圧を昇圧回路で昇圧して得られる
昇圧電圧を調整して所定の電圧レベルに設定する昇圧電
圧調整回路であって、 前記昇圧回路の出力端にカソードが接続された少なくと
も1個のツェナーダイオードと、 前記ツェナーダイオードに対して直列に接続された複数
個のMOSダイオードと、 前記複数個のMOSダイオードの各々に対応して設けら
れたプログラム可能な複数個の不揮発性メモリセルと、 前記複数個のMOSダイオードの各アノードと基準電位
点の間に接続されかつ前記複数個の不揮発性メモリセル
のプログラム内容に応じてオン/オフ動作する複数個の
スイッチ素子とを備えたことを特徴とする昇圧電圧調整
回路。 - 【請求項2】 前記不揮発性メモリセルは、電気的に書
換え可能なメモリセルであることを特徴とする請求項1
記載の昇圧電圧調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21848492A JPH0643952A (ja) | 1992-07-24 | 1992-07-24 | 昇圧電圧調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21848492A JPH0643952A (ja) | 1992-07-24 | 1992-07-24 | 昇圧電圧調整回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0643952A true JPH0643952A (ja) | 1994-02-18 |
Family
ID=16720652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21848492A Pending JPH0643952A (ja) | 1992-07-24 | 1992-07-24 | 昇圧電圧調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0643952A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0896591A (ja) * | 1994-09-09 | 1996-04-12 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置の自動プログラム回路 |
US6487118B2 (en) | 1995-08-31 | 2002-11-26 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device, method of investigating cause of failure occurring in semiconductor integrated circuit device and method of verifying operation of semiconductor integrated circuit device |
JP2003525513A (ja) * | 2000-02-28 | 2003-08-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 昇圧されたワード線電圧のプロセス変動を最小限にするワード線ブースタのためのトリミング方法およびシステム |
US7808300B2 (en) * | 2004-12-08 | 2010-10-05 | Atmel Corporation | Power regulation scheme for a high voltage output in integrated circuit devices |
JP2012164385A (ja) * | 2011-02-07 | 2012-08-30 | Rohm Co Ltd | 半導体記憶装置 |
-
1992
- 1992-07-24 JP JP21848492A patent/JPH0643952A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0896591A (ja) * | 1994-09-09 | 1996-04-12 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置の自動プログラム回路 |
US6487118B2 (en) | 1995-08-31 | 2002-11-26 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device, method of investigating cause of failure occurring in semiconductor integrated circuit device and method of verifying operation of semiconductor integrated circuit device |
JP2003525513A (ja) * | 2000-02-28 | 2003-08-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 昇圧されたワード線電圧のプロセス変動を最小限にするワード線ブースタのためのトリミング方法およびシステム |
US7808300B2 (en) * | 2004-12-08 | 2010-10-05 | Atmel Corporation | Power regulation scheme for a high voltage output in integrated circuit devices |
JP2012164385A (ja) * | 2011-02-07 | 2012-08-30 | Rohm Co Ltd | 半導体記憶装置 |
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