JPH0643952A - 昇圧電圧調整回路 - Google Patents
昇圧電圧調整回路Info
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- JPH0643952A JPH0643952A JP21848492A JP21848492A JPH0643952A JP H0643952 A JPH0643952 A JP H0643952A JP 21848492 A JP21848492 A JP 21848492A JP 21848492 A JP21848492 A JP 21848492A JP H0643952 A JPH0643952 A JP H0643952A
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- voltage
- boosted voltage
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- volatile memory
- boosted
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Abstract
(57)【要約】
【目的】 ツェナーダイオードのイオン注入条件やトン
ネル酸化膜の膜厚のバラツキがあっても、そのバラツキ
を吸収して最良の設定が可能な昇圧電圧調整回路を提供
する。 【構成】 ウエハ状態でのチップ毎の選別時又は最終選
別時に、不揮発性のメモリセルＭ1 〜Ｍ4 の書込み試験
後のＶthを測定し、その測定Ｖth分布に基づいてメモリ
セルＭ1 〜Ｍ4 をプログラムし、そのプログラム内容に
応じてスイッチ用トランジスタＴｒ1 〜Ｔｒ4 をオン／
オフ制御して、ツェナーダイオードＺＤ1〜ＺＤ3 およ
びＭＯＳダイオードＭＤ1 〜ＭＤ4 によって決まる電圧
レベルにクランプされた昇圧電圧ＶPPを微調整する。
ネル酸化膜の膜厚のバラツキがあっても、そのバラツキ
を吸収して最良の設定が可能な昇圧電圧調整回路を提供
する。 【構成】 ウエハ状態でのチップ毎の選別時又は最終選
別時に、不揮発性のメモリセルＭ1 〜Ｍ4 の書込み試験
後のＶthを測定し、その測定Ｖth分布に基づいてメモリ
セルＭ1 〜Ｍ4 をプログラムし、そのプログラム内容に
応じてスイッチ用トランジスタＴｒ1 〜Ｔｒ4 をオン／
オフ制御して、ツェナーダイオードＺＤ1〜ＺＤ3 およ
びＭＯＳダイオードＭＤ1 〜ＭＤ4 によって決まる電圧
レベルにクランプされた昇圧電圧ＶPPを微調整する。
Description
【０００１】
【産業上の利用分野】本発明は、昇圧電圧調整回路に関
し、特に単一電源で動作する不揮発性メモリ装置におい
て、その内部電圧を昇圧回路で昇圧して得られる昇圧電
圧を調整して所定の電圧レベルに設定する昇圧電圧調整
回路に関する。
し、特に単一電源で動作する不揮発性メモリ装置におい
て、その内部電圧を昇圧回路で昇圧して得られる昇圧電
圧を調整して所定の電圧レベルに設定する昇圧電圧調整
回路に関する。
【０００２】
【従来の技術】単一電源で動作する書換え可能な不揮発
性メモリ装置においては、データ書換えに際し、その内
部電圧を昇圧回路で昇圧しかつこの昇圧電圧を昇圧電圧
調整回路で所望の電圧レベルに調整して得られる高電位
電圧ＶPPを用いている。図４に、昇圧電圧調整回路の従
来例を示す。図４において、従来の昇圧電圧調整回路
は、昇圧回路４１の出力端と接地間に直列に接続された
ｎ段のツェナーダイオードＺＤ1 〜ＺＤn とｍ段のＭＯ
ＳダイオードＭＤ1 〜ＭＤm とからなり、不揮発性メモ
リ装置の内部電圧を昇圧回路４１で所望の電圧レベル以
上に昇圧して得られる昇圧電圧ＶPPを、所望の電圧レベ
ルにクランプして高電位電圧として用いる構成となって
いた。
性メモリ装置においては、データ書換えに際し、その内
部電圧を昇圧回路で昇圧しかつこの昇圧電圧を昇圧電圧
調整回路で所望の電圧レベルに調整して得られる高電位
電圧ＶPPを用いている。図４に、昇圧電圧調整回路の従
来例を示す。図４において、従来の昇圧電圧調整回路
は、昇圧回路４１の出力端と接地間に直列に接続された
ｎ段のツェナーダイオードＺＤ1 〜ＺＤn とｍ段のＭＯ
ＳダイオードＭＤ1 〜ＭＤm とからなり、不揮発性メモ
リ装置の内部電圧を昇圧回路４１で所望の電圧レベル以
上に昇圧して得られる昇圧電圧ＶPPを、所望の電圧レベ
ルにクランプして高電位電圧として用いる構成となって
いた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
従来の昇圧電圧調整回路では、プロセスのバラツキによ
ってツェナーダイオードＺＤ1 〜ＺＤn のＰ+ ，Ｎ+ の
イオン注入条件がばらつくと、高電位電圧ＶPPもそれに
応じてばらつき、さらにトンネル酸化膜の膜厚もばらつ
く。これらのプロセスバラツキにより、書換え特性もば
らつくことになる。すなわち、昇圧電圧ＶPPが低くかつ
トンネル酸化膜の厚い場合には、データ書換えによる閾
値電圧Ｖthのシフト量が小さいため、読出しマージンが
小さい。閾値電圧Ｖthのシフト量は書換え回数が増える
にしたがって小さくなるため、１０万回書換え時には初
期時よりもさらに読出しマージンが小さくなる。
従来の昇圧電圧調整回路では、プロセスのバラツキによ
ってツェナーダイオードＺＤ1 〜ＺＤn のＰ+ ，Ｎ+ の
イオン注入条件がばらつくと、高電位電圧ＶPPもそれに
応じてばらつき、さらにトンネル酸化膜の膜厚もばらつ
く。これらのプロセスバラツキにより、書換え特性もば
らつくことになる。すなわち、昇圧電圧ＶPPが低くかつ
トンネル酸化膜の厚い場合には、データ書換えによる閾
値電圧Ｖthのシフト量が小さいため、読出しマージンが
小さい。閾値電圧Ｖthのシフト量は書換え回数が増える
にしたがって小さくなるため、１０万回書換え時には初
期時よりもさらに読出しマージンが小さくなる。
【０００４】一方、高電位電圧ＶPPが高くかつトンネル
酸化膜の薄い場合には、データ書換えによる閾値電圧Ｖ
thのシフト量は比較的大きく、十分読出しマージンがあ
る。しかし、センター条件に比べて高い電圧が薄い酸化
膜に印加されるため、トンネル酸化膜の劣化が速く、書
換え回数のマージンに余裕がなくなる。そこで、本発明
は、ツェナーダイオードのイオン注入条件やトンネル酸
化膜の膜厚のバラツキがあっても、そのバラツキを吸収
して最良の電圧設定が可能な昇圧電圧調整回路を提供す
ることを目的とする。
酸化膜の薄い場合には、データ書換えによる閾値電圧Ｖ
thのシフト量は比較的大きく、十分読出しマージンがあ
る。しかし、センター条件に比べて高い電圧が薄い酸化
膜に印加されるため、トンネル酸化膜の劣化が速く、書
換え回数のマージンに余裕がなくなる。そこで、本発明
は、ツェナーダイオードのイオン注入条件やトンネル酸
化膜の膜厚のバラツキがあっても、そのバラツキを吸収
して最良の電圧設定が可能な昇圧電圧調整回路を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】本発明による昇圧電圧調
整回路は、単一電源で動作する不揮発性メモリ装置にお
いて、その内部電圧を昇圧回路で昇圧して得られる昇圧
電圧を調整して所定の電圧レベルに設定する昇圧電圧調
整回路であって、昇圧回路の出力端にカソードが接続さ
れた少なくとも１個のツェナーダイオードと、このツェ
ナーダイオードに対して直列に接続された複数個のＭＯ
Ｓダイオードと、これら複数個のＭＯＳダイオードの各
々に対応して設けられたプログラム可能な複数個の不揮
発性メモリセルと、複数個のＭＯＳダイオードの各アノ
ードと基準電位点の間に接続されかつ複数個の不揮発性
メモリセルのプログラム内容に応じてオン／オフ動作す
る複数個のスイッチ素子とを備えた構成となっている。
整回路は、単一電源で動作する不揮発性メモリ装置にお
いて、その内部電圧を昇圧回路で昇圧して得られる昇圧
電圧を調整して所定の電圧レベルに設定する昇圧電圧調
整回路であって、昇圧回路の出力端にカソードが接続さ
れた少なくとも１個のツェナーダイオードと、このツェ
ナーダイオードに対して直列に接続された複数個のＭＯ
Ｓダイオードと、これら複数個のＭＯＳダイオードの各
々に対応して設けられたプログラム可能な複数個の不揮
発性メモリセルと、複数個のＭＯＳダイオードの各アノ
ードと基準電位点の間に接続されかつ複数個の不揮発性
メモリセルのプログラム内容に応じてオン／オフ動作す
る複数個のスイッチ素子とを備えた構成となっている。
【０００６】
【作用】単一電源で動作するプログラム可能な不揮発性
メモリ装置において、内部電圧を昇圧回路によって所望
の電圧レベル以上に昇圧し、昇圧回路の出力端にカソー
ドが接続された少なくとも１個のツェナーダイオードお
よびこれに直列に接続された複数個のＭＯＳダイオード
によって所望の電圧レベルにクランプする。そして、不
揮発性メモリセルの書込み試験後のＶthを測定し、その
測定Ｖth分布に基づいて不揮発性メモリセルをプログラ
ムし、そのプログラム内容に応じて複数個のスイッチ素
子をオン／オフ制御して昇圧電圧を最適値に設定する。
メモリ装置において、内部電圧を昇圧回路によって所望
の電圧レベル以上に昇圧し、昇圧回路の出力端にカソー
ドが接続された少なくとも１個のツェナーダイオードお
よびこれに直列に接続された複数個のＭＯＳダイオード
によって所望の電圧レベルにクランプする。そして、不
揮発性メモリセルの書込み試験後のＶthを測定し、その
測定Ｖth分布に基づいて不揮発性メモリセルをプログラ
ムし、そのプログラム内容に応じて複数個のスイッチ素
子をオン／オフ制御して昇圧電圧を最適値に設定する。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す回路図で
ある。図１において、昇圧回路１１の出力端と接地（基
準電位点）間には、例えば３個のツェナーダイオードＺ
Ｄ1 〜ＺＤ3 と、ダイオード接続のＭＯＳトランジスタ
からなる例えば４個のＭＯＳダイオードＭＤ1 〜ＭＤ4
とが直列に接続されている。４個のＭＯＳダイオードＭ
Ｄ1 〜ＭＤ4 は、３個のツェナーダイオードＺＤ1〜Ｚ
Ｄ3 による設定電圧を微調整するために設けられたもの
である。４個のＭＯＳダイオードＭＤ1 〜ＭＤ4 の各ア
ノードと接地（基準電位点）間にはそれぞれスイッチ用
トランジスタＴｒ1 〜Ｔｒ4 が接続されている。
に説明する。図１は、本発明の一実施例を示す回路図で
ある。図１において、昇圧回路１１の出力端と接地（基
準電位点）間には、例えば３個のツェナーダイオードＺ
Ｄ1 〜ＺＤ3 と、ダイオード接続のＭＯＳトランジスタ
からなる例えば４個のＭＯＳダイオードＭＤ1 〜ＭＤ4
とが直列に接続されている。４個のＭＯＳダイオードＭ
Ｄ1 〜ＭＤ4 は、３個のツェナーダイオードＺＤ1〜Ｚ
Ｄ3 による設定電圧を微調整するために設けられたもの
である。４個のＭＯＳダイオードＭＤ1 〜ＭＤ4 の各ア
ノードと接地（基準電位点）間にはそれぞれスイッチ用
トランジスタＴｒ1 〜Ｔｒ4 が接続されている。
【０００８】一方、プログラム可能な不揮発性のメモリ
セルＭ1 〜Ｍ4 をそれぞれ有する４個のメモリ回路１２
1 〜１２4 が、４個のＭＯＳダイオードＭＤ1 〜ＭＤ4
にそれぞれ対応して設けられている。プログラム可能な
メモリセルＭ1 〜Ｍ4 としては、Ｅ2 ＰＲＯＭ、フラッ
シュ型Ｅ2 ＰＲＯＭ、ヒューズ式ＰＲＯＭなどが用いら
れる。４個のメモリ回路１２1 〜１２4 のうち、メモリ
回路１２1 ，１２2 ，１２4の各出力はインバータ１３
1 ，１３2 ，１３4 を介してスイッチ用トランジスタＴ
ｒ1 ，Ｔｒ2 ，Ｔｒ4 の各ゲートに印加され、メモリ回
路１２1 の出力は２段のインバータ１３31，１３32を介
してスイッチ用トランジスタＴＲ3 のゲートに印加され
る。
セルＭ1 〜Ｍ4 をそれぞれ有する４個のメモリ回路１２
1 〜１２4 が、４個のＭＯＳダイオードＭＤ1 〜ＭＤ4
にそれぞれ対応して設けられている。プログラム可能な
メモリセルＭ1 〜Ｍ4 としては、Ｅ2 ＰＲＯＭ、フラッ
シュ型Ｅ2 ＰＲＯＭ、ヒューズ式ＰＲＯＭなどが用いら
れる。４個のメモリ回路１２1 〜１２4 のうち、メモリ
回路１２1 ，１２2 ，１２4の各出力はインバータ１３
1 ，１３2 ，１３4 を介してスイッチ用トランジスタＴ
ｒ1 ，Ｔｒ2 ，Ｔｒ4 の各ゲートに印加され、メモリ回
路１２1 の出力は２段のインバータ１３31，１３32を介
してスイッチ用トランジスタＴＲ3 のゲートに印加され
る。
【０００９】上記構成の昇圧電圧調整回路において、昇
圧電圧ＶPPの調整は、現状の昇圧電圧ＶPPで書込みを行
った後閾値電圧Ｖthの分布を調べ、設定範囲に入るよう
に、４個のＭＯＳダイオードＭＤ1 〜ＭＤ4 による微調
整によって行われる。また、Ｖth分布を測定できるよう
に、外部から直接メモリセルＭ1 〜Ｍ4 のゲートに電圧
ＶG1〜ＶG4を印加できるテストモードを有するものとす
る。
圧電圧ＶPPの調整は、現状の昇圧電圧ＶPPで書込みを行
った後閾値電圧Ｖthの分布を調べ、設定範囲に入るよう
に、４個のＭＯＳダイオードＭＤ1 〜ＭＤ4 による微調
整によって行われる。また、Ｖth分布を測定できるよう
に、外部から直接メモリセルＭ1 〜Ｍ4 のゲートに電圧
ＶG1〜ＶG4を印加できるテストモードを有するものとす
る。
【００１０】次に、昇圧電圧ＶPPの調整（チューニン
グ）の処理手順につき、図２のフローチャートに従って
説明する。なお、初期状態では、メモリセルＭ1 〜Ｍ4
はオフ状態にあり、４個のスイッチ用トランジスタＴｒ
1 〜Ｔｒ4 のうち、スイッチ用トランジスタＴｒ3 のみ
がオン状態にある。これにより、昇圧電圧ＶPPは、ツェ
ナーダイオードＺＤ1 〜ＺＤ3 の各ツェナー電圧をＶ
ZD1 〜ＶZD3 、ＭＯＳダイオードＭＤ1 〜ＭＤ4 の各順
方向電圧をＶMD1 〜ＶMD4 とすると、
グ）の処理手順につき、図２のフローチャートに従って
説明する。なお、初期状態では、メモリセルＭ1 〜Ｍ4
はオフ状態にあり、４個のスイッチ用トランジスタＴｒ
1 〜Ｔｒ4 のうち、スイッチ用トランジスタＴｒ3 のみ
がオン状態にある。これにより、昇圧電圧ＶPPは、ツェ
ナーダイオードＺＤ1 〜ＺＤ3 の各ツェナー電圧をＶ
ZD1 〜ＶZD3 、ＭＯＳダイオードＭＤ1 〜ＭＤ4 の各順
方向電圧をＶMD1 〜ＶMD4 とすると、
【数１】 ＶPP＝ＶZD1 ＋ＶZD2 ＋ＶZD3 ＋ＶMD1 ＋ＶMD2 となっている。
【００１１】先ず、ウエハ状態でのチップ毎の選別時又
は最終選別時に、この初期状態での昇圧電圧ＶPPで書込
みを行い（ステップＳ１）、続いてＶthの読出しを行っ
てそのＶth分布を測定し、このときのＶth分布が、図３
のＶth分布図において、実線で示す理想的な分布に対
し、破線で示すように低い（Ｖth＝ＶthL ）か否かを判
定する（ステップＳ２）。このときのサンプルは、昇圧
電圧ＶPPが低い、あるいはトンネル酸化膜の膜厚が厚い
などの理由により、Ｖthシフト量が小さい場合を表わ
す。Ｖthシフト量を大きくするためには、昇圧電圧ＶPP
を上げてやれば良い。具体的には、メモリセルＭ1 〜Ｍ
4 を消去、即ちフローティングゲートに電子を注入し
（ステップＳ３）、しかる後メモリセルＭ3 とＭ4 をプ
ログラムする、即ちフローティングゲートから電子を抜
く（ステップＳ４）。
は最終選別時に、この初期状態での昇圧電圧ＶPPで書込
みを行い（ステップＳ１）、続いてＶthの読出しを行っ
てそのＶth分布を測定し、このときのＶth分布が、図３
のＶth分布図において、実線で示す理想的な分布に対
し、破線で示すように低い（Ｖth＝ＶthL ）か否かを判
定する（ステップＳ２）。このときのサンプルは、昇圧
電圧ＶPPが低い、あるいはトンネル酸化膜の膜厚が厚い
などの理由により、Ｖthシフト量が小さい場合を表わ
す。Ｖthシフト量を大きくするためには、昇圧電圧ＶPP
を上げてやれば良い。具体的には、メモリセルＭ1 〜Ｍ
4 を消去、即ちフローティングゲートに電子を注入し
（ステップＳ３）、しかる後メモリセルＭ3 とＭ4 をプ
ログラムする、即ちフローティングゲートから電子を抜
く（ステップＳ４）。
【００１２】このメモリセルＭ3 ，Ｍ4 のプログラムに
より、昇圧電圧ＶPPは、
より、昇圧電圧ＶPPは、
【数２】ＶPP＝ＶZD1 ＋ＶZD2 ＋ＶZD3 ＋ＶMD1 ＋Ｖ
MD2 ＋ＶMD3 となり、ＶMD3 分だけ高くなる。したがって、この昇圧
電圧ＶPPで書込みを行ったときは、閾値電圧Ｖthのシフ
ト量は図３の破線の場合（Ｖth＝ＶthL ）よりも大きく
なる。まだシフト量が小さければ、メモリセルＭ3 のみ
をプログラムする（ステップＳ５）。これにより、昇圧
電圧ＶPPは、
MD2 ＋ＶMD3 となり、ＶMD3 分だけ高くなる。したがって、この昇圧
電圧ＶPPで書込みを行ったときは、閾値電圧Ｖthのシフ
ト量は図３の破線の場合（Ｖth＝ＶthL ）よりも大きく
なる。まだシフト量が小さければ、メモリセルＭ3 のみ
をプログラムする（ステップＳ５）。これにより、昇圧
電圧ＶPPは、
【数３】ＶPP＝ＶZD1 ＋ＶZD2 ＋ＶZD3 ＋ＶMD1 ＋Ｖ
MD2 ＋ＶMD3 ＋ＶMD4 となる。
MD2 ＋ＶMD3 ＋ＶMD4 となる。
【００１３】逆に、初期状態において、図３に一点鎖線
で示すように、Ｖthシフト量が大きい（Ｖth＝ＶthH )
と判定した場合は（ステップＳ６）、メモリセルＭ1 〜
Ｍ4を消去し（ステップＳ７）、続いてメモリセルＭ2
とＭ3 をプログラムする（ステップＳ８）。これによ
り、昇圧電圧ＶPPは、
で示すように、Ｖthシフト量が大きい（Ｖth＝ＶthH )
と判定した場合は（ステップＳ６）、メモリセルＭ1 〜
Ｍ4を消去し（ステップＳ７）、続いてメモリセルＭ2
とＭ3 をプログラムする（ステップＳ８）。これによ
り、昇圧電圧ＶPPは、
【数４】ＶPP＝ＶZD1 ＋ＶZD2 ＋ＶZD3 ＋ＶMD1 となり、ＶMD2 分だけ低くなる。これでもなお大きけれ
ば、メモリセルＭ1 とＭ3 をプログラムする（ステップ
Ｓ９）。これにより、昇圧電圧ＶPPは、
ば、メモリセルＭ1 とＭ3 をプログラムする（ステップ
Ｓ９）。これにより、昇圧電圧ＶPPは、
【数５】ＶPP＝ＶZD1 ＋ＶZD2 ＋ＶZD3 となる。
【００１４】すなわち、上記の例では、昇圧電圧ＶPPの
センター値を、
センター値を、
【数６】 ＶPP＝ＶZD1 ＋ＶZD2 ＋ＶZD3 ＋ＶMD1 ＋ＶMD2 とし、電圧調整によってＭＯＳダイオードの順方向電圧
ＶMDの２個分に相当する電圧だけ上下に、即ち±２ＶMD
の範囲で昇圧電圧ＶPPを調整し得る構成となっている。
なお、昇圧電圧ＶPPのセンター値およびＭＯＳダイオー
ドの段数は、デバイス評価時のプロセスパラメータのバ
ラツキの状態に応じて適宜設定すれば良い。
ＶMDの２個分に相当する電圧だけ上下に、即ち±２ＶMD
の範囲で昇圧電圧ＶPPを調整し得る構成となっている。
なお、昇圧電圧ＶPPのセンター値およびＭＯＳダイオー
ドの段数は、デバイス評価時のプロセスパラメータのバ
ラツキの状態に応じて適宜設定すれば良い。
【００１５】上述したように、ウエハ状態でのチップ毎
の選別時又は最終選別時に、不揮発性のメモリセルＭ1
〜Ｍ4 の書込み試験後のＶthを測定し、その測定したＶ
th分布に基づいてメモリセルＭ1 〜Ｍ4 をプログラム
し、そのプログラム内容に応じてスイッチ用トランジス
タＴｒ1 〜Ｔｒ4 をオン／オフ制御して昇圧電圧ＶPPを
微調整する、換言すれば、昇圧電圧ＶPPをデータ書換え
後のＶthシフト量に応じてフィードバック制御すること
により、ツェナーダイオードＺＤ1 〜ＺＤ4 のイオン注
入条件やトンネル酸化膜の膜厚などのプロセスバラツキ
があっても、そのバラツキを吸収して昇圧電圧ＶPPを最
適値に設定できる。これにより、仕様の１０万回の書換
えおよび１０万回の書換え後の読出しマージンを余裕を
もって保証できることになる。
の選別時又は最終選別時に、不揮発性のメモリセルＭ1
〜Ｍ4 の書込み試験後のＶthを測定し、その測定したＶ
th分布に基づいてメモリセルＭ1 〜Ｍ4 をプログラム
し、そのプログラム内容に応じてスイッチ用トランジス
タＴｒ1 〜Ｔｒ4 をオン／オフ制御して昇圧電圧ＶPPを
微調整する、換言すれば、昇圧電圧ＶPPをデータ書換え
後のＶthシフト量に応じてフィードバック制御すること
により、ツェナーダイオードＺＤ1 〜ＺＤ4 のイオン注
入条件やトンネル酸化膜の膜厚などのプロセスバラツキ
があっても、そのバラツキを吸収して昇圧電圧ＶPPを最
適値に設定できる。これにより、仕様の１０万回の書換
えおよび１０万回の書換え後の読出しマージンを余裕を
もって保証できることになる。
【００１６】なお、上記実施例では、昇圧電圧ＶPPを調
整（チューニング）する際に、Ｖth分布を測定の度にメ
モリセルＭ1 〜Ｍ4 をプログラムするとしたが、最終的
なプログラム内容が決定するまでは、スイッチ用トラン
ジスタＴｒ1 〜Ｔｒ4 をオン／オフ制御し、最終的にプ
ログラム内容が決定した時点でその内容をメモリセルＭ
1 〜Ｍ4 にプログラムするようにしても良いことは勿論
である。
整（チューニング）する際に、Ｖth分布を測定の度にメ
モリセルＭ1 〜Ｍ4 をプログラムするとしたが、最終的
なプログラム内容が決定するまでは、スイッチ用トラン
ジスタＴｒ1 〜Ｔｒ4 をオン／オフ制御し、最終的にプ
ログラム内容が決定した時点でその内容をメモリセルＭ
1 〜Ｍ4 にプログラムするようにしても良いことは勿論
である。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
少なくとも１個のツェナーダイオードおよび複数個のＭ
ＯＳダイオードによって決まる電圧レベルにクランプさ
れた昇圧電圧を、ウエハ状態でのチップ毎の選別時又は
最終選別時に、複数個のＭＯＳダイオードに対応して設
けられた不揮発性メモリセルのデータ書換え後のＶthシ
フト量に応じてフィードバック制御するようにしたの
で、ツェナーダイオードのイオン注入条件やトンネル酸
化膜の膜厚などのプロセスバラツキがあっても、そのバ
ラツキを吸収して昇圧電圧を最適値に設定することがで
き、これにより仕様の１０万回の書換えおよび１０万回
の書換え後の読出しマージンを余裕をもって保証できる
ことになる。
少なくとも１個のツェナーダイオードおよび複数個のＭ
ＯＳダイオードによって決まる電圧レベルにクランプさ
れた昇圧電圧を、ウエハ状態でのチップ毎の選別時又は
最終選別時に、複数個のＭＯＳダイオードに対応して設
けられた不揮発性メモリセルのデータ書換え後のＶthシ
フト量に応じてフィードバック制御するようにしたの
で、ツェナーダイオードのイオン注入条件やトンネル酸
化膜の膜厚などのプロセスバラツキがあっても、そのバ
ラツキを吸収して昇圧電圧を最適値に設定することがで
き、これにより仕様の１０万回の書換えおよび１０万回
の書換え後の読出しマージンを余裕をもって保証できる
ことになる。
【図１】本発明の一実施例を示す回路図である。
【図２】昇圧電圧ＶPPの調整時の処理手順を示すフロー
チャートである。
チャートである。
【図３】本発明に係るＶth分布図である。
【図４】従来例を示す回路図である。
１１，４１ 昇圧回路 １２1 〜１２4 メモリ回路 ＺＤ1 〜ＺＤ3 ツェナーダイオード ＭＤ1 〜ＭＤ4 ＭＯＳダイオード
Claims (2)
- 【請求項１】 単一電源で動作する不揮発性メモリ装置
において、その内部電圧を昇圧回路で昇圧して得られる
昇圧電圧を調整して所定の電圧レベルに設定する昇圧電
圧調整回路であって、 前記昇圧回路の出力端にカソードが接続された少なくと
も１個のツェナーダイオードと、 前記ツェナーダイオードに対して直列に接続された複数
個のＭＯＳダイオードと、 前記複数個のＭＯＳダイオードの各々に対応して設けら
れたプログラム可能な複数個の不揮発性メモリセルと、 前記複数個のＭＯＳダイオードの各アノードと基準電位
点の間に接続されかつ前記複数個の不揮発性メモリセル
のプログラム内容に応じてオン／オフ動作する複数個の
スイッチ素子とを備えたことを特徴とする昇圧電圧調整
回路。 - 【請求項２】 前記不揮発性メモリセルは、電気的に書
換え可能なメモリセルであることを特徴とする請求項１
記載の昇圧電圧調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21848492A JPH0643952A (ja) | 1992-07-24 | 1992-07-24 | 昇圧電圧調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21848492A JPH0643952A (ja) | 1992-07-24 | 1992-07-24 | 昇圧電圧調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0643952A true JPH0643952A (ja) | 1994-02-18 |
Family
ID=16720652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21848492A Pending JPH0643952A (ja) | 1992-07-24 | 1992-07-24 | 昇圧電圧調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0643952A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896591A (ja) * | 1994-09-09 | 1996-04-12 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置の自動プログラム回路 |
| US6487118B2 (en) | 1995-08-31 | 2002-11-26 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device, method of investigating cause of failure occurring in semiconductor integrated circuit device and method of verifying operation of semiconductor integrated circuit device |
| JP2003525513A (ja) * | 2000-02-28 | 2003-08-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 昇圧されたワード線電圧のプロセス変動を最小限にするワード線ブースタのためのトリミング方法およびシステム |
| US7808300B2 (en) * | 2004-12-08 | 2010-10-05 | Atmel Corporation | Power regulation scheme for a high voltage output in integrated circuit devices |
| JP2012164385A (ja) * | 2011-02-07 | 2012-08-30 | Rohm Co Ltd | 半導体記憶装置 |
-
1992
- 1992-07-24 JP JP21848492A patent/JPH0643952A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896591A (ja) * | 1994-09-09 | 1996-04-12 | Samsung Electron Co Ltd | 不揮発性半導体メモリ装置の自動プログラム回路 |
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