JP3970396B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、例えばLOC(リード・オン・チップ)技術の外部リード端子を用いたダイナミック型RAM(ランダム・アクセス・メモリ)のような大記憶容量化を図ったものに利用して有効な技術に関するものである。
【0002】
【従来の技術】
LOC(リード・オン・チップ;Lead On Chip)構成の半導体メモリにおける周辺回路の配置手法としては、チップの長手方向の中央部分にそってボンディングパッドを配列させ、かかるボンディングパッドを通して入力されるアドレス信号等の入力信号に対応してアドレスバッファ、アドレスデコーダ等を配置してそこでの信号伝送経路を最短にするというのが一般的である。このような半導体メモリの例としては、培風館1994年11月5日発行「超LSIメモリ」伊藤清男著、第18頁〜第19頁がある。
【0003】
【発明が解決しようとする課題】
記憶容量の増大化に伴い半導体チップも大型化し、そこでの信号伝達経路が動作速度に大きな影響を及ぼすものとなる傾向になる。上記従来の半導体メモリでは、専らボンディングパッドを介して入力された入力信号に着目した信号伝達経路にしか配慮がなされておらず、記憶情報の読み出し又は書き込みにおけるアドレス選択動作と、選択されたメモリセルとの外部端子との間での信号の流れの全体で見たときには上記のようにボンディングパッドを介して入力された入力信号に着目した入力部分の信号伝達経の最短化が必ずしもメモリの高速化にはならないことに気が付いた。特に、半導体チップの大型化に伴い、欠陥救済回路は必須となり、不良アドレスの検出及びその検出結果による予備回路の切り替え等を考慮すると従来の周辺回路の配置手法では信号の引き回し経路が長くなってしまうという問題が生じるものである。
【0004】
また、アドレス選択動作において、アドレス信号は2進の重みをもっており、それをプリデコードすると、入力信号に対してプリデコード出力信号の数は必然的に多くなり、上記のようにアドレスバッファに隣接させてプリデコード回路を設けると、多数配線が半導体チップの中央部分に集中してしまうことの結果、集積度が悪くなってしまうという問題も生じる。
【0005】
この発明の目的は、大記憶容量化と高速化に適した半導体記憶装置を提供することにある。この発明の他の目的は、回路の高集積化を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本発明の半導体記憶装置は、半導体チップを2分割するように中央部分に並んで設けられた複数の電極と、上記複数の電極のうちアドレス信号が供給される電極に隣接して設けられてなるアドレスバッファと、上記複数からなる電極が形成される上記チップ中央部分を挟んで少なくとも2つに分割されてなり、複数のワード線と複数のビット線の交点に複数のメモリセルがマトリックス配置されてなるメモリアレイと、上記電極が形成されてなる中央部分と反対側とされた半導体チップの周辺部に設けられてなり、上記ビット線を選択するYアドレスデコーダと、上記中央部分から上記Yアドレスデコーダが設けられたチップ周辺部分に至る中間部分と、且つ、上記中間部分は、上記メモリアレイのビット線方向の一辺に沿った領域であり、上記中間部分に、上記アドレス信号の解読を行うプリデコーダが配置され、上記メモリアレイは、欠陥救済用の予備のワード線及び予備のビット線を含み、上記プリデコーダが配置される部分に隣接して不良アドレスの検出と予備のワード線及びビット線を選択する救済回路が前記中間部分に配置され、上記半導体チップの中央部分には上記メモリセルから読み出し信号を増幅するメインアンプ及び上記メモリセルに供給される書き込み信号を形成するライトアンプが設けられ、上記プリデコーダが配置される中間部分に沿ってメモリアレイに隣接してワード線の選択信号を形成するアドレスデコーダが設けられるものである。
【0007】
【発明の実施の形態】
図1には、この発明に係るダイナミック型RAMの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型RAMを構成する各回路ブロックのうち、この発明に関連する部分が判るように簡略化されて示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0008】
この実施例では、特に制限されないが、メモリアレイは、全体として8個に分けられる。半導体チップの長手方向に沿った上下に4個、左右に2個ずつのメモリアレイが分割されて設けられ、上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路(Peripheral) 等が設けられる。上記メモリアレイの上記中央側にはメインアンプMAが配置される。
【0009】
上述のように半導体チップの長手方向に沿った上下に2個ずつの4個と、左右に2個ずつに分けられて合計8個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にX系プリデコーダ回路ROWPDC及び救済回路ROWRED、Y系プリデコーダ回路COLPDC及び救済回路COLREDが配置される。上記メモリアレの上記中間部分に沿ってメインワードドライバ領域MWDが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。
【0010】
上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にYデコーダYDCが設けられる。つまり、この実施例においては、上記中央側に配置されたメインアンプMAと周辺側に配置されたYデコーダYDCとにより上記8分割されてなる各メモリアレイが挟さまれるように配置される。
【0011】
上記メモリアレイは、後述するように複数のサブアレイに分割される。かかるサブアレイは、それを挟むように配置されたセンスアンプ領域、サブワードドライバ領域に囲まれて形成される。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は交差領域とされる。上記センスアンプ領域に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【0012】
上述のように半導体チップの長手方向に沿って4個ずつに分けられたメモリアレイは、2個ずつ組となって配置される。このように2個ずつ組となって配置された2つのメモリアレイは、その中間部分にX系プリデコーダ回路ROWPDC及び救済回路ROWRED、Y系プリデコーダ回路COLPDC及び救済回路COLREDが配置される。つまり、上記X系プリデコーダ回路ROWPDC及び救済回路ROWRED、Y系プリデコーダ回路COLPDC及び救済回路COLREDを中心として、メモリアレイが上下に配置される。上記メインワードドライバMWDは、上記1つのメモリアレイを貫通するようにチップ長手方向に延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバMWDにサブワード選択用のドライバも設けれら、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。
【0013】
1つのサブアレイは、図示しないが512本のサブワード線と、それと直交する512対からなる相補ビット線(又はデータ線)とにより構成される。なお、不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線に設けられるものである。上記1つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に16個設けられるから、全体としての上記サブワード線は約8K分設けられ、ビット線の配列方向に8個設けられるから、相補ビット線は全体として約4K分設けられる。このようなメモリアレイが全体で8個設けられるから、全体では8×8K×4K=256Mビットのような大記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記16個のサブアレイに対応して1/16の長さに分割される。サブワード線は、上記8個のサブアレイに対応して1/8の長さに分割される。
【0014】
上記1つのメモリアレイの分割されたサブアレイ毎にサブワードドライバ(サブワード線駆動回路)が設けられる。サブワードドライバは、上記のようにメインワード線に対して1/8の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、1つのメインワード線に対して、相補ビット線方向に4本からなるサブワード線を配置させる。このようにメインワード線方向には8本に分割され、及び相補ビット線方向に対して4本ずつが割り当てられたサブワード線の中から1本のサブワード線を選択するために、メインワードドライバMWDには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される4本のサブワード選択線の中から1つを選択する選択信号を形成する。
【0015】
図2には、この発明に係るダイナミック型RAMの動作を説明するための概略レイアウト図が示されている。同図には、図1のようなレイアウトを採用した場合において、チップ下側に設けられたアドレスバッファからの信号により、チップ上側のメモリアレイの読み出しを行う場合の信号の流れを矢印で示している。
【0016】
Yアドレスが入力されると、アドレスバッファADDBUPを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたYデコーダYDCに伝えられ、ここでY選択信号が形成される。上記Y選択信号より1つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプMAに伝えられ、増幅されて図示しない出力回路を通して出力される。
【0017】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のY選択動作を遅らせる原因となる。救済回路は1つの回路ブロックとして纏めて配置されるから、仮に図2において上側のメモリアレイに近傍にプリデコーダと救済回路とが配置されているなら、上記のメモリアレイでは信号遅延はさほど問題にならない。
【0018】
しかし、上記アドレスバッファADDBUPに隣接して配置されるメモリアレイでは、アドレス信号はそれと反対側のチップ端部の救済回路とプリデコーダに供給され、ここで不良アドレスへのアクセスであるか否かを判定し、その判定結果が上記とは逆のルートで戻ってきてY選択動作が行われてしまう。上記のように複数のメモリアレイがある場合、最も選択動作に時間がかかるメモリアレイの選択動作に合わせてメモリサイクルが決められるために上記のようなワーストケースでの信号遅延によりメモリアクセスタイムが律束されるものである。
【0019】
また、メモリアレイでの読み出しのための信号伝達経路を見ると、Yデコーダがチップの中央部分に存在する従来のレイアウト手法では、それと反対側のチップ周辺部のサブアレイの相補ビット線からの読み出しを行うときには、上記Y選択信号が伝達されるのに上記メモリアレイを横断するのに要する時間と、上記チップ周辺部のサブアレイの相補ビット線からの読み出し信号が入出力線を通って上記Y選択信号とは逆方向に同じくメモリアレイを横断してメインアンプに伝えられるに要する時間が加わることになる。つまり、ワーストケースでは上記メモリアレイを1往復するように信号の流れとなるために遅くなる。
【0020】
これに対して、本願発明では、メモリアレイを挟んでメインアンプMAとYデコーダYDCが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプMAの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように1往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。
【0021】
図3には、上記サブアレイにおける相補ビット線を選択するためのY系のアドレスバッファ、プリデコーダ及びデコーダを説明するための概略回路図が示されている。アドレス信号はCA0〜CA8のように9ビットから構成される。つまり、9個の電極から供給されたアドレス信号は、9個のアドレスバッファに入力され、ここで外部から入力されたアドレス信号と正相、逆相からなる内部相補アドレス信号として出力される。これにより、アドレスバッファの出力からプリデコーダ回路の入力に至る信号数は18本からなる。
【0022】
プリデコーダ回路は、特に制限されないが、3入力の論理ゲート回路から構成されて、上記9ビットのアドレス信号を3組に分けて、それぞれにおいて8通りのプリデコード信号CF0−0〜7、CF1−0〜7及びCF2−0〜7の24通りのプリデコード出力信号を形成する。デコーダは、3入力の論理ゲート回路で構成され、上記3組のプリデコード信号の出力信号を組み合わせて512通りのY選択信号を形成する。このため、プリデコーダ回路からデコーダ回路に至る信号線は、上記正相信号と逆相信号とを合わせて48本もの多数の信号線が必要となるものである。
【0023】
上記のようにYデコーダYDCに近い位置にプリデコーダCOLPDC、及び救済回路COLREDを配置する構成では、信号配線が占める専有面積を小さくすることができる。上記アドレスバッファADDBUPからプリデコーダ回路には、上記のように18本の比較的少ない数とされ、しかもプリデコーダPDCと救済回路REDとを纏めて近接して配置されている。そして、上記48本ものプリデコーダ出力を伝える信号線は、プリデコーダPDECとデコーダYDCとを近接して配置させることにより短い距離にすることができるとともに、それとクロスするような配線がないので配線レイアウトが容易となる。
【0024】
つまり、上記チップ中央部分にアドレスバッファ、プリデコーダ及び救済回路を設けた構成では、アドレスバッファから救済回路とプリデコーダ回路に向けて伸びるアドレス信号線と、プリデコーダ回路からデコーダ回路、救済回路からデコーダ回路に伸びる各種配線が混在し、そこに占める配線が大きな専有面積を占めるものとなる。
【0025】
シンクロナスDRAMでは、バーストモードのためのカラムアドレス信号は、アドレスカウンタにより形成される。つまり、上記の他にアドレスバッファはアドレスカウンタに初期値を入力し、それを基準にしてバーストモードでは、アドレスカウンタのインクリメント(+1)動作によってアドレスを歩進させてバーストリード又はバーストライト動作が行われる。このため、シンクロナスDRAMでは、いっそう配線が混み合うこととなって、そこでの専有面積が増大するとともに、配線の引き回しによって動作速度を遅くしてしまう。
【0026】
この実施例では、上記のようなシンクロナスDRAMにおいても、アドレスカウンタは、アドレスバッファに隣接して配置させ、そこから上記のような少ない配線により上記プリデコーダ回路、救済回路に延び、かかる各回路を通してYデコーダに至るために、前記のようなメモリアレイでのY選択動作とデータの入出力動作とのが合理的に組み合わせされて、アクセスパスを短くすることができる。本願発明者に試算によれば、本願のような構成を採ることによりチップ中央部にアドレスバッファ、アドレスカウンタ、プリデコーダ、救済回路及びYデコーダを配置した場合に比べてカラムアクセス時間を約1nsも短縮させることができるものである。
【0027】
図4には、この発明に係るダイナミック型RAMをより詳細に説明するための概略レイアウト図が示されている。同図には、メモリチップ全体の概略レイアウトと、8分割された1つのメモリアレイのレイアウトが示されている。同図は、図1の実施例を別の観点から図示したものである。つまり、図1と同様にメモリチップは、長手方向(ワード線方向)に沿った上下に4個、左右に2個ずつのメモリアレイ(Array)が8分割され、その長方向における中央部分には複数からなるボンディングパッド及び入出力回路等の周辺回路(Bonding Pad & peripheral
Circuit) が設けられる。
【0028】
上記8個のメモリアレイは、前記のようにそれぞれが約32Mビットの記憶容量を持つようにされるものであり、そのうちの1つが拡大して示されているように、ワード線方向に8分割され、ビット線方向に16分割されたサブアレイが設けられる。上記サブアレイのビット線方向の両側には、上記ビット線方向に対してセンスアンプ(Sence Amplifier)が配置される。上記サブアレイのワード線方向の両側には、サブワードドライバ(Sub-Word Driver)が配置される。
【0029】
上記1つのメモリアレイには、全体で8192本のワード線と4096対の相補ビット線が設けられる。これにより、全体で約32Mビットの記憶容量を持つようにされる。上記のように8192本のワード線が16個のサブアレイに分割して配置されるので、1つのサブアレイには512本のワード線(サブワード線)が設けられる。また、上記のように4096対の相補ビット線が8個のサブアレイに分割して配置されるので、1つのサブアレイには512対の相補ビット線が設けられる。
【0030】
メモリアレイのメインワード線に対応してメインワードドライバMWDが設けられる。つまり、同図に示されたメモリアレイの左側には、アレイコントロール(Array control)回路及びメインワードドライバ(Main Word dricer)が設けられる。上記アレイコントロール回路には、第1のサブワード選択線を駆動するドライバが設けられる。上記メモリアレイには、上記8分割されたサブアレイを貫通するように延長されるメインワード線が配置される。上記メインワードドライバは、上記メインワード線を駆動する。上記メインワード線と同様に第1のサブワード選択線も上記8分割されたサブアレイを貫通するように延長される。上記アレイの下部(チップ周辺側)には、Yデコーダ(YDecoder) 及びY選択線ドライバ(YSdriver) が設けられる。
【0031】
図5には、この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図4に示されたメモリアレイの中の斜線を付した位置に配置された4つのサブアレイSBARYが代表として例示的に示されている。同図においては、サブアレイSBARYが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【0032】
サブアレイSBARYは、ワード線の延長方向を水平方向とすると、サブワード線SWLが512本配置され、相補ビット線対は512対から構成される。それ故、上記512本のサブワード線SWLに対応した512個のサブワードドライバSWDは、かかるサブアレイの左右に256個ずつに分割して配置される。上記512対の相補ビット線BLに対応して設けられる512個のセンスアンプSAは、前記のようなシェアードセンスアンプ方式とされ、かかるサブアレイの上下に256個ずつに分割して配置される。
【0033】
上記サブアレイSBARYは、正規のサブワード線SWLが512本に加えて、図示しないが予備ワード線も設けられる。それ故、上記512のサブワード線SWLと上記予備ワード線に対応したサブワードドライバSWDが、かかるサブアレイの左右に分割して配置される。上記のように右下のサブアレイが512対の相補ビット線BLからなり、上記同様に256個のセンスアンプが上下に配置される。上記右側の上下に配置されるサブアレイSBARYに形成される256対の相補ビット線は、それに挟まれたセンスアンプSAに対してシェアードスイッチMOSFETを介して共通に接続される。上記同様に図示しないが、予備のビット線も設けられ、それに対応したセンスアンプも上下に振り分けられた設けられる。
【0034】
メインワード線MWLは、その1つが代表として例示的に示されているように延長される。また、カラム選択線YSは、その1つが代表として例示的に示されるように同図の縦方向に延長される。上記メインワード線MWLと平行にサブワード線SWLが配置され、上記カラム選択線YSと平行に相補ビット線BL(図示ぜす)が配置されるものである。上記4個からなるサブアレイに対して、8本のサブワード選択線FX0B〜FX7Bが、メインワード線MWLと同様に4組(8個)のサブアレイを貫通するように延長される。そして、サブワード選択線FX0B〜FX3Bからなる4本と、FX4B〜FX7Bからなる4本とが上下のサブアレイ上に分けて延長させるようにする。このように2つのサブアレイに対して1組のサブワード選択線FX0B〜FX7Bを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【0035】
つまり、各サブアレイに対して上記8本のサブワード選択線FX0B〜FX7Bを割り当て、しかもそれをセンスアンプエリア上に配線チャンネルに形成した場合、図4のメモリアレイのよううに16個ものサブアレイが上下のメモリアレイにおいて合計32個も配置されるために、8×32=256本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが、2つのサブアレイに対して上記8本のサブワード選択線FX0B〜FX7Bを割り当て、しかも、それをサブアレイ上を通過するように配置させることにより、格別な配線チャンネルを設けることなく形成することができる。
【0036】
そもそも、サブアレイ上には、8本のサブワード線に対して1本のメインワード線が設けられるものであり、その8本の中の1本のサブワード線を選択するためにサブワード選択線が必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線の8本分に1本の割り合いでメインワード線が形成されるものであるために、メインワード線の配線ピッチは緩やかになっている。したがって、メインワード線と同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは比較的容易にできるものである。
【0037】
上記メインワード線MWLと平行に延長されるものを第1のサブワード選択線FX0Bとすると、左上部のクロスエリアに設けられ,上記第1のサブワード選択線FX0Bからの選択信号を受けるサブワード選択線駆動回路FXDを介して、上記上下に配列されるサブワードドライバに選択信号を供給する第2のサブワード線FX0が設けられる。上記第1のサブワード選択線FX0Bは上記メインワード線MWL及びサブワード線SWLと平行に延長されるのに対して上記第2のサブワード選択線は、それと直交するカラム選択線YS及び相補ビット線BLと平行に延長される。上記8本の第1のサブワード選択線FX0B〜FX7Bに対して、上記第2のサブワード選択線FX0〜FX7は、偶数FX0,2,4,6と、奇数FX1,3,5,7とに分割されてサブアレイSBARYの左右に設けられたサブワードドライバSWDに振り分けられて配置される。
【0038】
上記サブワード選択線駆動回路FXDは、同図において■で示したように、1つのクロスエリアの上下に2個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX0Bに対応され、左中間部のクロスエリアに設けられた2つのサブワード選択線駆動回路FXDが、第1のサブワード選択線FX2Bと、FX4Bに対応され、左下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX6Bに対応される。
【0039】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX1Bに対応され、中央中間部のクロスエリアに設けられた2つのサブワード選択線駆動回路FXDが、第1のサブワード選択線FX3Bと、FX5Bに対応され、中央下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX7Bに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX0Bに対応され、右中間部のクロスエリアに設けられた2つのサブワード選択線駆動回路FXDが、第1のサブワード選択線FX2Bと、FX4Bに対応され、右下部のクロスエリアに設けられた上側に配置されたサブワード選択線駆動回路が上記第1のサブワード選択線FX6Bに対応される。このようにメモリアレイの端部に設けられたサブワードドライバは、その右側にはサブアレイが存在しないから、左側だけのサブワード線SWLを駆動する。
【0040】
この実施例のようにサブアレイ上のメインワード線のピッチの間にサブワード選択線を配置する構成では、格別な配線チャンネルが不要にできるから、1つのサブアレイに8本のサブワード選択線を配置するようにしてもメモリチップがお大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路FXDを形成するために領域が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線MIOやサブ入出力線LIOに対応して設けられるスイッチ回路IOSWや、センスアンプを駆動するパワーMOSFET、シェアードスイッチMOSFETを駆動するための駆動回路、プリチャージMOSFETを駆動する駆動回路等の周辺回路が形成されるために面積的な余裕が無いからである。
【0041】
サブワードドライバにおいては、上記第2のサブワード選択線FX0〜6等には、それと平行に第1サブワード選択線FX0B〜6Bに対応した選択信号を通す配線が設けられるものであるが、その負荷が後述するように小さいので、上記第2のサブワード選択線FX0〜6のように格別なドライバFXDを設けることなく、上記第1サブワード選択線FX0B〜6Bと直接接続される配線によって構成される。ただし、その配線層は上記第2のサブワード選択線FX0〜6と同じものが用いられる。
【0042】
上記クロスエリアのうち、偶数に対応した第2のサブワード選択線FX0〜FX6の延長方向Aに配置されたものには、○にPで示したようにセンスアンプに対して定電圧化された内部電圧VDLを供給するNチャンネル型のパワーMOSFETと、○にOで示したようにセンスアンプに対して後述するようなオーバードライブ用のクランプ電圧VDDCLPを供給するPチャンネル型のパワーMOSFET、及び○にNで示したようにセンスアンプに対して回路の接地電位VSSを供給するためのNチャンネル型のパワーMOSFETが設けられる。
【0043】
上記クロスエリアのうち、奇数に対応した第2のサブワード選択線FX0〜FX6の延長方向Bに配置されたものには、○にBで示したようにビット線のプリチャージ及びイコライズ用MOSFETをオフ状態にさせるNチャンネル型の駆動MOSFETと、○にNで示したようにセンスアンプに対して回路の接地電位VSSを供給するためのNチャンネル型のパワーMOSFETが設けられる。このNチャンネル型のパワーMOSFETは、センスアンプ列の両側からセンスアンプを構成するNチャンネル型MOSFETの増幅MOSFETのソースに接地電位を供給するもきである。つまり、センスアンプエリアに設けられる128個又は130個のセンスアンプに対しては、上記A側のクロスエリアに設けられたNチャンネル型のパワーMOSFETと、上記B側のクロスエリアに設けられたNチャンネル型のパワーMOSFETの両方により接地電位が供給される。
【0044】
上記のようにサブワード線駆動回路SWDは、それを中心にして両側のサブアレイのサブワード線を選択する。これに対して、上記選択された2つのサブアレイのサブワード線に対応して2つのセンスアンプが活性化される。つまり、サブワード線を選択状態にすると、アドレス選択MOSFETがオン状態となり、記憶キャパシタの電荷がビット線電荷と合成されてしまうので、センスアンプを活性化させてもとの電荷の状態に戻すという再書き込み動作を行う必要があるからである。このため、上記端部のサブアレイに対応したものを除いて、上記P、O及びNで示されたパワーMOSFETは、それを挟んで両側のセンスアンプを活性化させるために用いられる。これに対して、メモリアレイの端に設けられたサブアレイの右側に設けられたサブワード線駆動回路SWDでは、上記サブアレイのサブワード線しか選択しないから、上記上記P、O及びNで示されたパワーMOSFETは、上記サブアレイに対応したセンスアンプのみを活性化するものである。
【0045】
上記センスアンプは、シェアードセンス方式とされ、それを挟んで両側に配置されるサブアレイのうち、上記サブワード線が非選択された側の相補ビット線に対応したシェアードスイッチMOSFETがオフ状態にされて切り離されることにより、上記選択されたサブワード線に対応した相補ビット線の読み出し信号を増幅し、メモリセルの記憶キャパシタをもとの電荷状態に戻すというリライト動作を行う。
【0046】
図6には、この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路を形成するウェル領域の一実施例の概略レイアウト図が示されている。同図には、図4に示されたメモリアレイの中の点線で囲まれたように、上記斜線を付した位置に配置された4つのサブアレイSBARYを含む8個が代表として例示的に示されている。
【0047】
同図において、白地の部分はP型基板(PSUB)を表している。このP型基板PSUBには、回路の接地電位VSSが与えられる。上記P型基板PSUBには、斜線で示したように2種類のN型ウェル領域NWELL(VDL)とNWELL(VDDCLP)とが形成される。つまり、センスアンプSAを構成するPチャンネル型の増幅MOSFETが形成されるN型ウェル領域と、前記A列のクロスエリアに配置される前記パワースイッチMOSFETが形成されるN型ウェル領域は、昇圧電圧VPPを利用して形成されたクランプ電圧VDDCLPが供給される。
【0048】
前記B列のクロスエリアには、サブ入出力線LIOに対応して設けられるスイッチ回路IOSWを構成するPチャンネル型MOSFETや、メイン入出力線に設けられるプリチャージ用とイコライズ用のPチャンネル型MOSFETが形成されるN型ウェル領域が形成され、降圧して形成された内部電圧VDLが供給される。
【0049】
サブアレイと、サブワード線駆動回路SWDが形成される全体には、深い深さに形成されされたN型ウェル領域DWELLが形成される。この深い深さのN型ウェル領域には、ワード線の選択レベルに対応された昇圧電圧VPPが供給される。この深い深さのN型ウェル領域DWELLには、上記サブワード線駆動回路SWDを構成するPチャンネル型MOSFETが形成されるN型ウェル領域NWWLLが形成され、上記深い深さのN型ウェル領域DWELLと同様に昇圧電圧VPPが印加される。
【0050】
上記深い深さのN型ウェル領域DWELLには、メモリセルを構成するNチャンネル型のアドレス選択MOSFET及びサブワード駆動回路SWDのNチャンネル型MOSFETを形成するためのP型ウェル領域PWELLが形成される。これらのP型ウェル領域PWELLには、負の電圧にされた基板バックバイアス電圧VBBが供給される。
【0051】
図4で示された8分割されて1つのアレイでみると、上記深い深さのN型ウェル領域DWELLは、ワード線方向に対応して並べられた8個のサブアレイを1つの単位として、全体で16個がビット線方向に並べられて形成される。そして、アレイ上を延長されるメインワード線の両端に配置されたサブワードドライバ(Sub-Word Driver)に対応されたクロスエリアが前記A列とされ、前記同様にB列のように交互に配置される。それ故、端部を除いて、上記A列とそれの両側に配置される2つのセンスアンプ(Sence Amplifier)のPチャンネル型MOSFETを形成するためのN型ウェル領域NWELL(VDDCLP)が共通化して設けられる。
【0052】
図7には、この発明に係るダイナミック型RAMのセンスアンプ部と、その周辺回路の一実施例の要部回路図が示されている。同図においては、2つのサブアレイに挟まれて配置されたセンスアンプとそれに関連した回路が例示的に示されている。また、各素子が形成されるウェル領域が点線で示され、それに与えられるバイアス電圧も併せて示されている。
【0053】
ダイナミック型メモリセルは、上記1つのサブアレイに設けられたサブワード線SWLと、相補ビット線BL,/BLのうちの一方BLとの間に設けられた1つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択MOSFETQmと記憶キャパシタCsから構成される。アドレス選択MOSFETQmのゲートは、サブワード線SWLに接続され、このMOSFETQmのドレインがビット線BLに接続され、ソースに記憶キャパシタCsが接続される。記憶キャパシタCsの他方の電極は共通化されてプレート電圧が与えられる。上記サブワード線SWLの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択MOSFETQmのしきい値電圧分だけ高くされた高電圧VPPとされる。
【0054】
後述するセンスアンプを内部降圧電圧VDLで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧VDLに対応したレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧VPPはVDL+Vthにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線BLと/BLは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線BLと/BLは、シェアードスイッチMOSFETQ1とQ2によりセンスアンプの単位回路の入出力ノードと接続される。
【0055】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたNチャンネル型の増幅MOSFETQ5,Q6及びPチャンネル型の増幅MOSFETMOSFETQ7,Q8から構成される。Nチャンネル型MOSFETQ5とQ6のソースは、共通ソース線CSNに接続される。Pチャンネル型MOSFETQ7とQ8のソースは、共通ソース線CSPに接続される。上記共通ソース線CSNとCSPには、それぞれパワースイッチMOSFETが設けられる。特に制限されないが、Nチャンネル型の増幅MOSFETQ5とQ6のソースが接続された共通ソース線CSNには、上記AとB側のクロスエリアに設けられたNチャンネル型のパワースイッチMOSFETQ12とQ13により接地電位に対応した動作電圧が与えられる。
【0056】
特に制限されないが、上記Pチャンネル型の増幅MOSFETQ7とQ8のソースが接続された共通ソース線CSPには、上記A側のクロスエリアに設けられたオーバードライブ用のPチャンネル型のパワーMOSFETQ15と、上記内部電圧VDLを供給するNチャンネル型のパワーMOSFETQ16が設けられる。上記オーバードライブ用の電圧は、昇圧電圧VPPがゲートに供給されたNチャンネル型MOSFETQ14により形成されたクランプ電圧VDDCLPが用いられる。このMOSFETQ14のドレインには、外部端子から供給された電源電圧VDDが供給され、上記MOSFETQ14をソースフォロワ出力回路として動作させ、上記昇圧電圧VPPを基準にしてMOSFETQ14のしきい値電圧分だけ低下したクランプ電圧VDDCLPを形成する。
【0057】
特に制限されないが、上記昇圧電圧VPPは、チャージポンプ回路の動作を基準電圧を用いて制御して3.8Vのような安定化された高電圧とされる。そして、上記MOSFETQ14のしきい値電圧は、メモリセルのアドレス選択MOSFETQmに比べて低い低しきい値電圧に形成されており、上記クランプ電圧VDDCLPを約2.9Vのような安定化された定電圧にする。MOSFETQ26は、リーク電流経路を形成するMOSFETであり、約1μA程度の微小な電流した流さない。これにより、長期間にわたってスタンバイ状態(非動作状態)にされた時や、電源電圧VDDのバンプにより上記VDDCLPが過上昇するのを防止し、かかる過上昇時の電圧VDDCLPが与えられる増幅MOSFETQ7,Q8のバックバイアス効果による動作遅延を防止する。
【0058】
この実施例では、上記のようなクランプ電圧VDDCLPによりセンスアンプのオーバードライブ電圧を形成するものであることに着目し、その電圧を供給するPチャンネル型のパワーMOSFETQ15と、センスアンプのPチャンネル型の増幅MOSFETQ7,Q8とを同図で点線で示したような同じN型ウェル領域NWELLに形成するとともに、そのバイアス電圧として上記クランプ電圧VDDCLPを供給するものである。そして、センスアンプのPチャンネル型の増幅MOSFETQ7とQ8の共通ソース線CSPに本来の動作電圧VDLを与えるパワーMOSFETQ16は、Nチャンネル型として上記オーバードライブ用のMOSFETQ14と電気的に分離して形成する。
【0059】
上記Nチャンネル型のパワーMOSFETQ15のゲートに供給されるセンスアンプ活性化信号SAP2は、上記Pチャンネル型MOSFETQ15のゲートに供給されるオーバードライブ用の活性化信号/SAP1と逆相の信号とされ、特に制限されないが、そのハイレベルが電源電圧VDDに対応された信号とされる。つまり、前記のようにVDDCLPは、約+2.9V程度であり、電源電圧VDDの許容最小電圧VDDmin は、約3.0Vであるので、上記Pチャンネル型MOSFETQ15をオフ状態にさせることができるとともに、上記Nチャンネル型MOSFETQ16を低しきい値電圧のものを用いることにより、ソース側から内部電圧VDLに対応した電圧を出力させることができる。
【0060】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズMOSFETQ11と、相補ビット線にハーフプリチャージ電圧を供給するスイッチMOSFETQ9とQ10からなるプリチャージ回路が設けられる。これらのMOSFETQ9〜Q11のゲートは、共通にプリチャージ信号BLEQが供給される。このプリチャージ信号BLEQを形成するドライバ回路は、上記B側のクロスエリアにNチャンネル型MOSFETQ18を設けて、その立ち下がりを高速にする。つまり、メモリアクセスの開始によりワード線を選択タイミングを早くするために、各クロスエリアに設けられたNチャンネル型MOSFETQ18をオン状態にして上記プリチャージ回路を構成するMOSFETQ9〜Q11を高速にオフ状態に切り替えるようにするものである。
【0061】
これに対して、プリチャージ動作を開始させる信号を形成するPチャンネル型MOSFETQ17は、上記のようにクロスエリアに設けられるのではなく、Yデコーダ&YSドライバ部に設けるようにする。つまり、メモリアクセスの終了によりプリチャージ動作が開始されるものであるが、その動作には時間的な余裕が有るので、信号BLEQの立ち上がを高速にすることが必要ないからである。この結果、A側クロスエリアに設けられるPチャンネル型MOSFETは、上記オーバードライブ用のパワーMOSFETQ15のみとなり、B側のクロスエリアに設けられるPチャンネル型MOSFETは、次に説明する入出力線のスイッチ回路IOSWを構成するMOSFETQ24,Q25及び共通入力線MIOを内部電圧VDLにプリチャージさせるプリチャージ回路を構成するMOSFETにできる。そして、これらのN型ウェル領域には、上記上記VDDCLPとVDLのようなバイアス電圧が与えられるから1種類のN型ウェル領域となり、寄生サイリスタ素子が形成されない。
【0062】
センスアンプの単位回路は、シェアードスイッチMOSFETQ3とQ4を介して右側のサブアレイの同様な相補ビット線BL,/BLに接続される。スイッチMOSFETQ12とQ13は、カラムスイッチ回路を構成するものであり、選択信号YSを受けて、上記センスアンプの単位回路の入出力ノードをサブ共通入出力線LIOに接続させる。例えば、左側のサブアレイのサブワード線SWLが選択されたときには、センスアンプの右側シェアードスイッチMOSFETQ3とQ4とがオフ状態にされる。これにより、センスアンプの入出力ノードは、上記左側の相補ビット線BL,/BLに接続されて、選択されたサブワード線SWLに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路を通してサブ共通入出力線LIOに伝える。上記サブ共通入出力線は、B側のクロスエリアに設けられたNチャンネル型MOSFETQ19と20及び上記Pチャンネル型MOSFETQ24とQ25からなるスイッチ回路IOSWを介してメインアンプの入端子に接続される入出力線MIOに接続される。
【0063】
サブワード線駆動回路SWDは、そのうちの1つが代表として例示的に示されているように、上記深い深さのN型ウェル領域DWELL(VPP)に形成されたPチャンネル型MOSFETQ21と、かかるDWELL内に形成されるP型ウェル領域PWELL(VBB)に形成されたNチャンネル型MOSFETQ22及びQ23とを用いて構成される。インバータ回路N1は、特に制限されないが、前記図3に示したようなサブワード選択線駆動回路FXDを構成するものであり、前記のようにクロスエリアに設けられるものである。サブアレイのアドレス選択MOSFETQmも、上記DWELL内に形成されるP型ウェル領域PWELL(VBB)に形成されるものである。
【0064】
図8には、この発明に係るダイナミック型RAMの他の一実施例の概略レイアウト図が示されている。この実施例では、メモリアレイは、全体として4個に分けられる。半導体チップの長手方向に沿った上下に2個、左右に2個ずつのメモリアレイが分割されて設けられ、前記同様に上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路(Periphral)等が設けられる。上記メモリアレイの上記中央側にはメインアンプMAが配置される。
【0065】
上述のように半導体チップの長手方向に沿った上下に2個と、左右に2個ずつに分けられて合計4個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にX系プリデコーダ回路ROWPDC及び救済回路ROWRED、Y系プリデコーダ回路COLPDC及び救済回路COLREDが纏めて配置される。つまり、上記4個のメモリアレイにそれぞれ対応して、上記X系プリデコーダ回路ROWPDC及び救済回路ROWRED、Y系プリデコーダ回路COLPDC及び救済回路COLREDが上記左右2個ずつ設けられたメモリアレイに対応して2組ずつ振り分けて設けられる。
【0066】
上記メモリアレの上記中間部分に沿って前記同様にメインワードドライバ領域MWDが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、16個のサブアレイを貫通するようにメインワード線が延長される。そして、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にYデコーダYDCが設けられる。つまり、この実施例においても、上記中央側に配置されたメインアンプMAと周辺側に配置されたYデコーダYDCとにより上記4分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。
【0067】
図9には、この発明に係るダイナミック型RAMの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及び出力イネーブル信号/OEとされる。ここで、/はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Xアドレス信号とYアドレス信号は、共通のアドレス端子Addからロウアドレスストローブ信号/RASとカラムアドレスストローブ信号/CASに同期して時系列的に入力される。
【0068】
アドレスバッファを通して入力されたXアドレス信号とYアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたXアドレス信号は、前記のようなプリデコーダにより供給され、その出力信号がXデコーダに供給されてワード線WLの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線には上記のような読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたYアドレス信号は、前記のようなプリデコーダに供給され、その出力信号がYデコーダに供給されてビット線DLの選択信号が形成される。X救済回路及びY救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をXデコーダ及びYデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【0069】
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、特に制限されないが、書き込み回路も兼ねたアンプとされる。つまり、読み出し動作のときには、Yスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子I/Oから出力させる。書き込み動作のときには、外部端子I/Oから入力された書き込み信号が入力バッファを介して取り込まれ、メインアンプを介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
【0070】
クロック発生回路(メインコントロール回路)は、上記信号/RASと/CASに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたVccとVssのような動作電圧を受け、上記プレート電圧、Vcc/2のようなプリチャージ電圧、内部昇圧電圧VCH、内部降圧電圧VDL、基板バックバイアス電圧VBBのようり各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してX系の選択動作に用いられる。
【0071】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
(1) 外部リード端子と接続されるべく半導体チップを2分割するように中央部分に並んで電極を設け、上記電極のうちアドレス信号が供給されるものに隣接してアドレスバッファを設け、上記複数からなる電極が形成されるチップ中央部分を挟んで少なくとも2つに分割して複数のワード線と複数のビット線の交点に複数のメモリセルをマトリックス配置してメモリアレイを構成し、半導体チップの電極が形成されてなる中央部分と反対側とされた半導体チップの周辺側に上記ワード線又はビット線を選択するアドレスデコーダを設け、上記中央部分から上記アドレスデコーダが設けられた部分に至る中間部分に、上記アドレス信号の解読を行うプリデコードを配置することにより、配線の混雑を避けつつ、信号伝達経路が短くできて高速化を図ることができるという効果が得られる。
【0072】
(2) 上記メモリアレイには、欠陥救済用の予備のワード線及び予備のビット線が設けられ、上記プリデコーダが配置される部分近接して不良アドレスの検出と予備のワード線又はビット線を選択する救済回路を配置させることにより、欠陥救済を行う場合においても配線の混雑を避けつつ、信号伝達経路が短くできて高速化を図ることができるという効果が得られる。
【0073】
(3) 上記半導体チップの周辺側にビット線の選択信号を形成するアドレスデコーダを設け、上記半導体チップの中央部分には上記メモリセルからき読み出し信号を増幅するメインアンプ及び上記メモリセルに供給される書き込み信号を形成するライトアンプを設け、上記プリデコーダが配置される中間部分に沿ってメモリアレイに隣接してワード線の選択信号を形成するアドレスデコーダを設けることにより、配線の混雑を避けつつ、Y選択動作からデータの入出力が行われるのに要する時間を短くすることができるという効果が得られる。
【0074】
(4) 上記メモリアレイは上記中央部分で2つに分割し、それと直角方向に4つに分割され、互いに隣接する2個ずつのメモリアレイの中間部分に上記プリデコーダを配置させることにより、大記憶容量化を図りつつ配線の混雑を避けて信号伝達経路が短することができるという効果が得られる。
【0075】
(5) 上記ビット線は折り返しビット線方式とされた一対の相補ビット線かららなり、かかる相補ビット線の一方と上記ワード線との交点にダイナミック型メモリセルが配置されてメモリアレイを構成し、上記相補ビット線とワード線は、複数に分割されて構成された複数のサブアレイにそれぞれ振り分けられて配置し、上記サブアレイとして、上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置し、上記複数からなる相補ビット線配列の両端側にセンスアンプを振り分けられて分割して配置し、上記1つのサブアレイは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成し、上記相補ビット線に対応されてそれと直角方向にメインワード線が設けられるとともに上記1つのメインワード線に対して複数のサブワード線が割り当てられ、上記1つのメインワード線と複数のサブワード線の中の1つを選択する選択信号が伝えられるサブワード選択線とにより1つのサブワード線が選択する構成とすることにより、大記憶容量化を実現することができるという効果が得られる。
【0076】
(6) 上記センスアンプはシェアードセンス方式とされ、それを中心にして隣接するサブアレイのビット線に対応して設け、上記サブワード線駆動回路は、それを中心にして隣接するサブアレイのサブワード線を選択することにより、サブワード線及びビット線のピッチに合わせて上記センスアンプ、サブワード線駆動回路を効率よくレイアウト配置させることができるという効果が得られる。
【0077】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、サブアレイの構成、または半導体チップに搭載される複数のメモリアレイの配置は、その記憶容量等に応じて種々の実施形態を採ることができる。また、サブワードドライバの構成は、種々の実施形態を採ることができる。入出力インターフェイスの部分は、クロック信号に従ってリード/ライト動作が行われるようなシンクロナスダイナミック型RAMとしてもよい。1つのメインワード線に割り当てられるサブワード線の数は、前記のように4本の他に8本等種々の実施形態を採ることができる。メモリセルは、ダイナミック型メモリセルの他、スタティック型メモリセル、あるいは不揮発性メモリセルであってもよい。この発明は、半導体記憶装置として広く利用できる。
【0078】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部リード端子と接続されるべく半導体チップを2分割するように中央部分に並んで電極を設け、上記電極のうちアドレス信号が供給されるものに隣接してアドレスバッファを設け、上記複数からなる電極が形成されるチップ中央部分を挟んで少なくとも2つに分割して複数のワード線と複数のビット線の交点に複数のメモリセルをマトリックス配置してメモリアレイを構成し、半導体チップの電極が形成されてなる中央部分と反対側とされた半導体チップの周辺側に上記ワード線又はビット線を選択するアドレスデコーダを設け、上記中央部分から上記アドレスデコーダが設けられた部分に至る中間部分に、上記アドレス信号の解読を行うプリデコードを配置することにより、配線の混雑を避けつつ、信号伝達経路が短くできて高速化を図ることができる。
【図面の簡単な説明】
【図1】この発明に係るダイナミック型RAMの一実施例を示す概略レイアウト図である。
【図2】この発明に係るダイナミック型RAMの動作を説明するための概略レイアウト図である。
【図3】図1のサブアレイにおける相補ビット線を選択するためのY系のアドレスバッファ、プリデコーダ及びデコーダを説明するための概略回路図である。
【図4】この発明に係るダイナミック型RAMを説明するための概略レイアウト図である。
【図5】この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図6】この発明に係るダイナミック型RAMにおけるサブアレイとその周辺回路を形成するウェル領域の一実施例を示す概略レイアウト図である。
【図7】この発明に係るダイナミック型RAMのセンスアンプ部とその周辺回路の一実施例を示す要部回路図である。
【図8】この発明に係るダイナミック型RAMの他の一実施例を示す概略レイアウト図である。
【図9】この発明に係るダイナミック型RAMの一実施例を示す全体ブロック図である。
【符号の説明】
YDC…Yデコーダ、MA…メインアンプ、COLRED…Y系救済回路、COLPDC…Y系プリデコーダ、ROWRED…X系救済回路、ROWPDC…X系プリデコーダ、SA…センスアンプ、SWD…サブワードドライバ、MWD…メインワードドライバ、MWL…メインワード線、SWL…サブワード線、YS…カラム選択線、SBARY…サブアレイ、
Q1〜Q25…MOSFET、CSP,CSN…共通ソース線、LIO…サブ共通入出力線、MIO…メイン共通入出力線。
Claims (4)
- 半導体チップを2分割するように中央部分に並んで設けられた複数の電極と、
上記複数の電極のうちアドレス信号が供給される電極に隣接して設けられてなるアドレスバッファと、
上記複数からなる電極が形成される上記チップ中央部分を挟んで少なくとも2つに分割されてなり、複数のワード線と複数のビット線の交点に複数のメモリセルがマトリックス配置されてなるメモリアレイと、
上記電極が形成されてなる中央部分と反対側とされた半導体チップの周辺部に設けられてなり、上記ビット線を選択するYアドレスデコーダと、
上記中央部分から上記Yアドレスデコーダが設けられたチップ周辺部分に至る中間部分と、且つ、上記中間部分は、上記メモリアレイのビット線方向の一辺に沿った領域であり、上記中間部分に、上記アドレス信号の解読を行うプリデコーダが配置され、
上記メモリアレイは、欠陥救済用の予備のワード線及び予備のビット線を含み、
上記プリデコーダが配置される部分に隣接して不良アドレスの検出と予備のワード線及びビット線を選択する救済回路が前記中間部分に配置され、
上記半導体チップの中央部分には上記メモリセルから読み出し信号を増幅するメインアンプ及び上記メモリセルに供給される書き込み信号を形成するライトアンプが設けられ、
上記プリデコーダが配置される中間部分に沿ってメモリアレイに隣接してワード線の選択信号を形成するアドレスデコーダが設けられるものであることを特徴とする半導体記憶装置。 - 上記メモリアレイは上記中央部分で2つに分割され、それと直角方向に4つに分割され、互いに隣接する2個ずつのメモリアレイの中間部分に上記プリデコーダが配置されるものであることを特徴とする請求項1の半導体記憶装置。
- 上記ビット線は折り返しビット線方式とされた一対の相補ビット線かららなり、かかる相補ビット線の一方と上記ワード線との交点にダイナミック型メモリセルが配置されてメモリアレイが構成されるものであり、
上記相補ビット線とワード線は、複数に分割されて構成された複数のサブアレイにそれぞれ振り分けられて配置され、
上記サブアレイは、
上記複数からなるサブワード線配列の両端側にサブワード線駆動回路が振り分けられて分割して配置され、
上記複数からなる相補ビット線配列の両端側にセンスアンプが振り分けられて分割して配置され、
上記1つのサブアレイは、上記複数のサブワード線駆動回路列と上記複数のセンスアンプ列とにより囲まれるように形成されるものであり、
上記相補ビット線に対応されてそれと直角方向にメインワード線が設けられるとともに上記1つのメインワード線に対して複数のサブワード線が割り当てられ、上記1つのメインワード線と複数のサブワード線の中の1つを選択する選択信号が伝えられるサブワード選択線とにより1つのサブワード線が選択されるものであることを特徴とする請求項2の半導体記憶装置。 - 上記センスアンプはシェアードセンス方式とされ、それを中心にして隣接するサブアレイのビット線に対応して設けられるものであり、
上記サブワード線駆動回路は、それを中心にして隣接するサブアレイのサブワード線を選択するものであることを特徴とする請求項3の半導体記憶装置。
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