KR100475541B1 - 낸드 플래시 메모리 테스트 구조 및 이를 이용한 낸드플래시 메모리 채널 전압 측정 방법 - Google Patents

낸드 플래시 메모리 테스트 구조 및 이를 이용한 낸드플래시 메모리 채널 전압 측정 방법 Download PDF

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Abstract

제 1 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 1 스트링 선택 트랜지스터와, 상기 제 1 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 1 스트링와, 제 2 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 2 스트링 선택 트랜지스터와, 상기 제 2 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 2 스트링와, 상기 제 1 또는 제 2 스트링 선택 트랜지스터와 상기 플래시 메모리의 접속점과 연결된 측정 패드를 포함하여 이루어진 낸드 플래시 메모리 테스트 구조가 개시된다.

Description

낸드 플래시 메모리 테스트 구조 및 이를 이용한 낸드 플래시 메모리 채널 전압 측정 방법{Structure for testing an NAND flash memory and method of measuring a channel voltage of the NAND flash memory using the same}
본 발명은 낸드 플래시 메모리 테스트 구조 및 이를 이용한 낸드 플래시 메모리 채널 전압 측정 방법에 관한 것으로, 특히, 채널 전압을 측정할 수 있는 구조를 가진 낸드 플래시 메모리 테스트 구조 및 낸드 플래시 메모리 채널 전압 측정방법에 관한 것이다.
최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 이를 위해, 복수 개의메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 타입의 플래시 메모리 장치가 제안되었다.
낸드 플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판(semiconductor substrate) 위에 소오스-드레인(source-drain) 사이에 형성되는 전류 통로(current pass) 및 상기 반도체 기판 위에 절연막(insulator)들을 사이에 두고 연결되는 플로팅 게이트(floating gate)와 제어 게이트(control gate)로 구성된다. 그리고, 상기 플래시 메모리 셀의 프로그램(program) 동작은 일반적으로, 메모리 셀의 소오스 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압(program voltage; Vpp, 예를 들어, 15V ∼ 20V)을 인가하고 그리고 메모리 셀의 드레인에 프로그램하기 위한 전압(예를 들어, 5 ∼ 6V)을 인가하여 핫 캐리어(hot carrier)들을 발생시킴으로써 수행된다. 상기 핫 캐리어들은 제어 게이트에 인가되는 고전압(Vpp)의 전계(electric field)에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되고, 드레인 영역에 공급되는 전하들이 계속적으로 누적되어 발생된다.
상기 플래시 메모리 셀의 소거(erase) 동작은 제어 게이트에 음의 고전압(erase voltage; Vera, 예를 들어, -10V)을 인가하고, 벌크 영역에 소정의 전압(예를 들어, 5V)을 인가하여 F-N 터널링(Fowler-Nordheim tunneling)을 발생시킴으로써,벌크 영역을 공유하는 섹터(sector) 단위로 동시에 수행된다. 상기 F-N 터널링은 플로팅 게이트에 축적된 전자들을 소오스 영역으로 방출시킴으로써, 플래시 메모리 셀들이 약 '1V'에서 '3V'까지의 소거 드레솔드 전압(erase thresholdvoltage) 분포를 가지게 한다.
상기 프로그램 동작에 의해 드레솔드 전압이 높아진 메모리 셀은 독출 동작시 드레인 영역으로부터 소오스 영역으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고 상기 소거 동작에 의해 드레솔드 전압이 낮아진 셀은 드레인 영역으로부터 소오스 영역으로 전류가 주입되어 온(on)된 것처럼 보인다.
도 1 은 종래 낸드 플래시 메모리의 레이 아웃도이다.
셀이 형성되는 제 1 내지 제 16 셀 영역(cell-1 내지 cell-16)이 종 방향으로 이격되어 배치되되, 각 셀 영역은 횡방향으로 증가되도록 배치되고 셀이 형성되는 액티브 영역(A1 및 A2)이 각 셀 영역과 교차하도록 종방향으로 배치되어 있다. 제 1 셀 영역(cell-1)의 상부에 드레인 선택 라인(DSL1 및 DSL2)이 종 방향으로 배치되되 횡방향으로 증가하도록 배치된다. 드레인 선택 라인(DSL2)은 또 다른 상부 어레이에 사용된다. 또한, 제 16 셀 영역(cell-16)의 하부에는 소스 선택 라인(SSL1 및 SSL2)이 종 방향으로 배치되되 횡방향으로 증가 하도록 배치된다. 소스 선택 라인(SSL2)는 하부의 또 다른 어레이에 사용된다. 드레인 선택 라인(DSL 1 및 DSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 드레인 콘택(D1 및 D2)이 형성된다. 소스 선택 라인(SSL1 및 SSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 소스 콘택(S1 및 S2)이 형성된다.
도 2 는 도 1의 선 A-A를 절취한 상태의 개략적인 단면도이다.
트리플 웰이 형성된 반도체 기판(10)에는 필드 산화막(20)이 형성되고 필드 영역(20) 사이의 반도체 기판(10)에 제 1 내지 제 16 셀(c1 내지 c16)이 형성된다. 제 1 셀(c1)의 좌측에는 스티링을 선택하기 위한 트랜지스터(d)가 형성되는데, 이 트랜지스터(d)의 게이트가 드레인 선택라인(DSL1)에 연결된다. 제 16 셀(c16)의 우측에는 공통 소스라인과 연결하기 위한 트랜지스터(s)가 형성되는데, 이 트랜지스터(s)의 게이트가 소스 선택라인(SSL1)에 연결된다.
도 3 은 도 1에 도시된 낸드 플래시 메모리의 회로도이다.
제 1 스트링(st1)에는 제 1 내지 제 16 셀(c1 내지 c16)이 직렬 연결되어 있다. 제 1 셀(c1)의 드레인은 스트링 선택 트랜지스터(d)를 통해 제 1 비트라인(b1)에 연결되고, 제 16 셀(c16)의 소스는 소스 선택 트랜지스터(s)를 통해 공통 소스 라인(sl)에 연결되어 있다. 제 2 스트링(st2)은 제 1 스트링(st1)과 동일한 구조를 갖는다.
프로그램시 선택된 비트라인에는 0V의 전압이 인가되고, 선택되지 않은 비트라인에는 Vcc 전압이 인가된다. 또한, 선택된 워드라인에는 예를 들어 18V의 전압(Vpgm), 드레인 선택 라인(DSL)에는 예를 들어 4.5V의 전압, 소스 선택 라인(SSL)에는 0V의 전압이 각가 인가된다. 또한 선택되지 않은 워드라인에는 예를 들어 10V의 전압(Vpass)이 인가된다. 이러한 전압 조건에 의해 선택된 셀이 프로그램된다. 그런데, 선택되지 않은 스트링 즉, 프로그램이 금지된 스트링에 프로그램 왜곡을 방지하기 위해 Vcc 전압이 인가되고, 선택되지 않은 워드라인에 Vpass 전압이 인가되고 선택된 워드라인에 Vpgm이 걸리게 되면 선택되지 않은 스트링에 있는 셀들이 셀프 부스팅 동작을 하게 된다. 이때 스트링에 걸리는 전압을 채널 부스팅 전압이라 부르며 약 6V~8V의 전압을 유지하게 된다. 이 채널 전압의 높고 낮음에 의해 프로그램 왜곡(disturbance)이 결정된다.
도 4 는 전술한 채널 부스팅 전압을 계산하기 위한 선택되지 않은 스트링의 등가 회로도이다.
도 3 및 도 4 를 참조하여 채널 부스팅 전압을 계산하면 다음과 같다.
16 셀 어레인 경우 채널 부스팅 전압(Vch)은 다음과 같다.
Vch=15K(Vpass-Vchini)-Vth1+K(Vpgm-Vchini-Vth2)+Vchini-Ileak*Tpw/Ctot
여기서,
K=Cono*Cox/(Ctot*(Cono+Cox))=Cini/Ctot
Vchini(전달 비트라인 전압)=Vcc-Vt_select(선택 트랜지스터의 드레솔드 전압)
Vth1: 비선택 셀의 드레솔드 전압
Vth2: 선택 셀의 드레솔드 전압
Ileak: 스트링 누설 전류
Cono: ONO 캐패시턴스
Cox:터널 산화막 캐패시턴스
Ctot: 전체 캐패시턴스
상술한 계산식에 의해 계산된 부스팅 채널 전압은 약 1~9V 정도이며 프로그램 조건에 따라 달라 진다.
이러한 부스팅 채널 전압은 셀 특성을 좌우하는데 중요한 역할을 하게 되며 이것은 프로그램 왜곡 분석에 중요한 인자로 작용한다. 그런데 종래에는 이러한 부스팅 채널 전압은 계산에 의해서만 알 수 있었으므로 실제 값과 많은 차이를 나타나게 된다. 실제 프로그램시 프로그램 금지 셀에 프로그램 왜곡을 유발시키는 터널 산화막의 전계(Eox)를 살펴보면,
Eox=(Vpgm-Vch+Vth0)Kg/Tox 가 된다.
여기서,
Vth0; 초기 전압
Kg: ONO 결합비
Tox: 터널 산화막의 두께
위와 같이 부스팅 채널 전압은 Eox의 변수로써 프로그램 왜곡의 중요 인자가 되는데 이를 측정할 수 있는 방법이 용이하지 않아 프로그램 왜곡 분석에 어려운 문제점이 있었다.
따라서, 본 발명은 낸드 플래시 메모리의 부스팅 채널 전압을 측정할 수 있는 방법과 이를 실현한 낸드 플래시 메모리를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 낸드 플래시 메모리 테스트 구조는 제 1 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 1 스트링 선택 트랜지스터;
상기 제 1 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 1 스트링;
제 2 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 2 스트링 선택 트랜지스터;
상기 제 2 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 2 스트링:
상기 제 1 또는 제 2 스트링 선택 트랜지스터와 상기 플래시 메모리의 접속점과 연결된 측정 패드를 포함하여 이루어진 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 낸드 플래시 메모리 테스트 방법은 전술한 낸드 플래시 메모리 테스트 구조를 제공하는 단계;
상기 제 1 또는 제 2 스트링을 선택하여 선택된 스트링에는 0V의 전압을 선택되지 않은 스트링에는 Vcc의 전압을 인가하는 한편, 상기 선택된 스트링의 프로그램하고자 하는 열의 모든 플래시 메모리 셀의 콘트롤 게이트에 프로그램 전압을, 나머지 플래시 메모리 셀의 콘트롤 게이트에는 패스 전압을, 상기 스트링 선택트랜지스터의 게이트에는 제 1 게이트 전압을, 상기 소스 선택 트랜지스터에는 0V의 전압을 각각 인가하는 단계; 및
상기 측정 패드와 소스 라인간의 전압을 측정하는 단계를 포함하여 이루어 진 것을 특징으로한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하기로 한다.
도 5 는 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리의 레이 아웃도이다.
셀이 형성되는 제 1 내지 제 16 셀 영역(cell-1 내지 cell-16)이 종 방향으로 이격되어 배치되되, 각 셀 영역은 횡방향으로 증가되도록 배치되고 셀이 형성되는 액티브 영역(A1 및 A2)이 각 셀 영역과 교차하도록 종방향으로 배치되어 있다. 제 1 셀 영역(cell-1)의 상부에 드레인 선택 라인(DSL1 및 DSL2)이 종 방향으로 배치되되 횡방향으로 증가하도록 배치된다. 드레인 선택 라인(DSL2)은 또 다른 상부 어레이에 사용된다. 또한, 제 16 셀 영역(cell-16)의 하부에는 소스 선택 라인(SSL1 및 SSL2)이 종 방향으로 배치되되 횡방향으로 증가 하도록 배치된다. 소스 선택 라인(SSL2)는 하부의 또 다른 어레이에 사용된다. 드레인 선택 라인(DSL1 및 DSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 드레인 콘택(D1 및 D2)이 형성된다. 소스 선택 라인(SSL1 및 SSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 소스 콘택(S1 및 S2)이 형성된다.
또한, 드레인 선택 라인(DSL1)과 제 1 셀 영역(cell-1)사이와 제 2 액티브 영역(A2)이 교차하는 영역에 부스팅 채널 전압을 측정하기 위한 콘택(k)이 형성된다. 또한 이 콘택(k)을 인출하기 위한 메탈 라인(L1)과 메탈 패드(P1)가 형성된다.
도 6 은 도 5의 선 A-A를 절취한 상태의 개략적인 단면도이다.
트리플 웰이 형성된 반도체 기판(10)에는 필드 산화막(20)이 형성되고 필드 영역(20) 사이의 반도체 기판(10)에 제 1 내지 제 16 셀(c1 내지 c16)이 형성된다. 제 1 셀(c1)의 좌측에는 스티링을 선택하기 위한 트랜지스터(d)가 형성되는데, 이 트랜지스터(d)의 게이트가 드레인 선택라인(DSL1)에 연결된다. 제 16 셀(c16)의 우측에는 공통 소스라인과 연결하기 위한 트랜지스터(s)가 형성되는데, 이 트랜지스터(s)의 게이트가 소스 선택라인(SSL1)에 연결된다.
또한, 제 1 셀(c1)과 스트링 선택 트랜지스터 - 이 트랜지스터의 게이트가 드레인 선택 라인(DSL1)에 연결된다 - 의 공통 확산 영역(k1)을 노출시키기 위한 콘택(k)이 형성된다.
도 7 은 도 5에 도시된 낸드 플래시 메모리의 회로도이다.
제 1 스트링(st1)에는 제 1 내지 제 16 셀(c1 내지 c16)이 직렬 연결되어 있다. 제 1 셀(c1)의 드레인은 스트링 선택 트랜지스터(d)를 통해 제 1 비트라인(b1)에 연결되고, 제 16 셀(c16)의 소스는 소스 선택 트랜지스터(s)를 통해 공통 소스 라인(sl)에 연결되어 있다. 제 2 스트링(st2)은 제 1 스트링(st1)과 동일한 구조를 갖는다. 또한, 프로그램이 금지된 비트라인(b2)의 스트링 선택 트랜지스터(d)와 제 1 셀(c1)의 접속점에서 메탈 라인(L1)이 인출된다.
채널 부스팅 전압 측정 방법을 설명하면 다음과 같다.
프로그램하기 위해 선택된 비트라인에는 0V의 전압이 인가되고, 선택되지 않은 비트라인에는 Vcc 전압이 인가된다. 또한, 선택된 워드라인에는 예를 들어 18V의 전압(Vpgm), 드레인 선택 라인(DSL1)에는 예를 들어 4.5V의 전압, 소스 선택 라인(SSL1)에는 0V의 전압이 각가 인가된다. 또한 선택되지 않은 워드라인에는 예를 들어 10V의 전압(Vpass)이 인가된다. 이 상태에서 메탈 라인(L1)과 공통 소스 라인 간의 전압을 측정하면 채널 부스팅 전압을 얻을 수 있다.
도 8 은 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리의 레이 아웃도이다.
셀이 형성되는 제 1 내지 제 16 셀 영역(cell-1 내지 cell-16)이 종 방향으로 이격되어 배치되되, 각 셀 영역은 횡방향으로 증가되도록 배치되고 셀이 형성되는 액티브 영역(A1 및 A2)이 각 셀 영역과 교차하도록 종방향으로 배치되어 있다. 제 1 셀 영역(cell-1)의 상부에 드레인 선택 라인(DSL1 및 DSL2)이 종 방향으로 배치되되 횡방향으로 증가하도록 배치된다. 드레인 선택 라인(DSL2)은 또 다른 상부 어레이에 사용된다. 또한, 제 16 셀 영역(cell-16)의 하부에는 소스 선택 라인(SSL1 및 SSL2)이 종 방향으로 배치되되 횡방향으로 증가 하도록 배치된다. 소스 선택 라인(SSL2)는 하부의 또 다른 어레이에 사용된다. 드레인 선택 라인(DSL 1 및 DSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 드레인 콘택(D1 및 D2)이 형성된다. 소스 선택 라인(SSL1 및 SSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 소스 콘택(S1 및 S2)이 형성된다.
또한, 소스 선택 라인(SSL1)과 제 16 셀 영역(cell-16)사이와 제 2 액티브 영역(A2)이 교차하는 영역에 부스팅 채널 전압을 측정하기 위한 콘택(g)이 형성된다. 또한 이 콘택(g)을 인출하기 위한 메탈 라인(L2)과 메탈 패드(P2)가 형성된다.
도 9 는 도 8에 도시된 낸드 플래시 메모리의 회로도이다.
제 1 스트링(st1)에는 제 1 내지 제 16 셀(c1 내지 c16)이 직렬 연결되어 있다. 제 1 셀(c1)의 드레인은 스트링 선택 트랜지스터(d)를 통해 제 1 비트라인(b1)에 연결되고, 제 16 셀(c16)의 소스는 소스 선택 트랜지스터(s)를 통해 공통 소스 라인(sl)에 연결되어 있다. 제 2 스트링(st2)은 제 1 스트링(st1)과 동일한 구조를 갖는다. 또한, 프로그램이 금지된 비트라인(b2)의 소스 선택 트랜지스터(s)와 제 16 셀(c1)의 접속점에서 메탈 라인(L2)이 인출된다.
채널 부스팅 전압 측정 방법을 설명하면 다음과 같다.
프로그램하기 위해 선택된 비트라인에는 0V의 전압이 인가되고, 선택되지 않은 비트라인에는 Vcc 전압이 인가된다. 또한, 선택된 워드라인에는 예를 들어 18V의 전압(Vpgm), 드레인 선택 라인(DSL1)에는 예를 들어 4.5V의 전압, 소스 선택 라인(SSL)에는 0V의 전압이 각가 인가된다. 또한 선택되지 않은 워드라인에는 예를 들어 10V의 전압(Vpass)이 인가된다. 이 상태에서 메탈 라인(L2)과 공통 소스 라인 간의 전압을 측정하면 채널 부스팅 전압을 얻을 수 있다.
도 10 은 본 발명의 제 3 실시예에 따른 낸드 플래시 메모리의 레이 아웃도이다.
셀이 형성되는 제 1 내지 제 16 셀 영역(cell-1 내지 cell-16)이 종 방향으로 이격되어 배치되되, 각 셀 영역은 횡방향으로 증가되도록 배치되고 셀이 형성되는 액티브 영역(A1 및 A2)이 각 셀 영역과 교차하도록 종방향으로 배치되어 있다. 제 1 셀 영역(cell-1)의 상부에 드레인 선택 라인(DSL1 및 DSL2)이 종 방향으로 배치되되 횡방향으로 증가하도록 배치된다. 드레인 선택 라인(DSL2)은 또 다른 상부 어레이에 사용된다. 또한, 제 16 셀 영역(cell-16)의 하부에는 소스 선택 라인(SSL1 및 SSL2)이 종 방향으로 배치되되 횡방향으로 증가 하도록 배치된다. 소스 선택 라인(SSL2)은 하부의 또 다른 어레이에 사용된다. 드레인 선택 라인(DSL1 및 DSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 드레인 콘택(D1 및 D2)이 형성된다. 소스 선택 라인(SSL1 및 SSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 소스 콘택(S1 및 S2)이 형성된다.
드레인 선택 라인(DSL2)과 제 1 셀 영역(cell-1)사이와 제 2 액티브 영역(A2)이 교차하는 영역에 부스팅 채널 전압을 측정하기 위한 제 3 콘택(g3)이 형성된다. 또한 이 제 3 콘택(g3)을 인출하기 위한 메탈 라인(L3)이 형성된다.
드레인 선택 라인(DSL1)과 제 1 셀 영역(cell-1)사이와 제 1 액티브 영역(A1)이 교차하는 영역에 부스팅 채널 전압을 측정하기 위한 제 4 콘택(g4)이 형성된다. 또한 이 제 4 콘택(g4)을 인출하기 위한 메탈 라인(L4)이 형성된다.
도 11 은 도 10의 선 A-A를 절취한 상태의 개략적인 단면도이다.
트리플 웰이 형성된 반도체 기판(10)에는 필드 산화막(20)이 형성되고 필드 영역(20) 사이의 반도체 기판(10)에 제 1 내지 제 16 셀(c1 내지 c16)이 형성된다. 제 1 셀(c1)의 좌측에는 스티링을 선택하기 위한 트랜지스터(d)가 형성되는데, 이 트랜지스터(d)의 게이트가 드레인 선택라인(DSL1)에 연결된다. 제 16 셀(c16)의 우측에는 비트라인공통 소스라인과 연결하기 위한 트랜지스터(s)가 형성되는데, 이 트랜지스터(s)의 게이트가 소스 선택라인(SSL1)에 연결된다.
또한, 제 1 셀(c1)과 스트링 선택 트랜지스터 - 이 트랜지스터의 게이트가 드레인 선택 라인(DSL1)에 연결된다 - 의 공통 확산 영역(k3)을 노출시키기 위한 콘택(g3)이 형성된다.
도 12 는 도 10에 도시된 낸드 플래시 메모리의 회로도이다.
제 1 스트링(st1)에는 제 1 내지 제 16 셀(c1 내지 c16)이 직렬 연결되어 있다. 제 1 셀(c1)의 드레인은 스트링 선택 트랜지스터(d)를 통해 제 1 비트라인(b1)에 연결되고, 제 16 셀(c16)의 소스는 소스 선택 트랜지스터(s)를 통해 공통 소스 라인(sl)에 연결되어 있다. 제 2 스트링(st2)은 제 1 스트링(st1)과 동일한 구조를 갖는다. 또한, 프로그램이 금지된 비트라인(b2)의 스트링 선택 트랜지스터(s)와 제 1 셀(c1)의 접속점에서 메탈 라인(L3)이 인출되고, 프로그램하기 위해 선택된 비트라인(b1)의 스트링 선택 트랜지스터(s)와 제 1 셀(c1)의 접속점에서 메탈 라인(L4)이 인출된다. 메탈 라인(L3)은 제 1 PMOS트랜지스터(P1)를 통해 측정 패드(Q)에 연결되고, 메탈 라인(L4)은 제 2 PMOS트랜지스터(P2)를 통해 측정 패드(Q)에 연결된다. 제 1 및 제 2 PMOS트랜지스터(P1 및P2 )각각은 그들의 게이트 전극에 입력되는 전압에 따라 턴온된다. 상기 PMOS트랜지스터 대신에 HVNOS트랜지스터를 사용할 수도 있다.
채널 부스팅 전압 측정 방법을 설명하면 다음과 같다.
프로그램하기 위해 선택된 비트라인에는 0V의 전압이 인가되고, 선택되지 않은 비트라인에는 Vcc 전압이 인가된다. 또한, 선택된 워드라인에는 예를 들어 18V의 전압(Vpgm), 드레인 선택 라인(DSL1)에는 예를 들어 4.5V의 전압, 소스 선택 라인(SSL)에는 0V의 전압이 각각 인가된다. 또한 선택되지 않은 워드라인에는 예를 들어 10V의 전압(Vpass)이 인가된다. 이 상태에서 제 1 PMOS트랜지스터(P1)를 턴오프시키는 반면 제 2 PMOS트랜지스터(P2)를 턴온시키고 측정 패드(Q)와 공통 소스 라인 간의 전압을 측정하면 채널 부스팅 전압을 얻을 수 있다.
도 13 은 본 발명의 제 4 실시예에 따른 낸드 플래시 메모리의 레이 아웃도이다.
셀이 형성되는 제 1 내지 제 16 셀 영역(cell-1 내지 cell-16)이 종 방향으로 이격되어 배치되되, 각 셀 영역은 횡방향으로 증가되도록 배치되고 셀이 형성되는 액티브 영역(A1 및 A2)이 각 셀 영역과 교차하도록 종방향으로 배치되어 있다. 제 1 셀 영역(cell-1)의 상부에 드레인 선택 라인(DSL1 및 DSL2)이 종 방향으로 배치되되 횡방향으로 증가하도록 배치된다. 드레인 선택 라인(DSL2)은 또 다른 상부 어레이에 사용된다. 또한, 제 16 셀 영역(cell-16)의 하부에는 소스 선택 라인(SSL1 및 SSL2)이 종 방향으로 배치되되 횡방향으로 증가 하도록 배치된다. 소스 선택 라인(SSL2)은 하부의 또 다른 어레이에 사용된다. 드레인 선택 라인(DSL1 및 DSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 드레인 콘택(D1 및 D2)이 형성된다. 소스 선택 라인(SSL1 및 SSL2)사이와 액티브 영역(A1 및 A2)의 교차 영역에 소스 콘택(S1 및 S2)이 형성된다.
또한, 소스 선택 라인(SSL)과 제 16 셀 영역(cell-16)사이와 제 2 액티브 영역(A2)이 교차하는 영역에 부스팅 채널 전압을 측정하기 위한 콘택(g5)이 형성된다. 또한 이 콘택(g5)을 인출하기 위한 메탈 라인(L5)이 형성된다. 소스 선택 라인(SSL)과 제 16 셀 영역(cell-16)사이와 제 1 액티브 영역(A1)이 교차하는 영역에 부스팅 채널 전압을 측정하기 위한 콘택(g6)이 형성된다. 또한 이 콘택(g6)을 인출하기 위한 메탈 라인(L6)이 형성된다.
도 14 는 도 13에 도시된 낸드 플래시 메모리의 회로도이다.
제 1 스트링(st1)에는 제 1 내지 제 16 셀(c1 내지 c16)이 직렬 연결되어 있다. 제 1 셀(c1)의 드레인은 스트링 선택 트랜지스터(d)를 통해 제 1 비트라인(b1)에 연결되고, 제 16 셀(c16)의 소스는 소스 선택 트랜지스터(s)를 통해 공통 소스 라인(sl)에 연결되어 있다. 제 2 스트링(st2)은 제 1 스트링(st1)과 동일한 구조를 갖는다. 또한, 프로그램이 금지된 비트라인(B2)의 소스 선택 트랜지스터(s)와 제 1 6셀(c16)의 접속점에서 메탈 라인(L5)이 인출되고, 프로그램하기 위해 선택된 비트라인(b1)의 소스 선택 트랜지스터(s)와 제 16 셀(c1)의 접속점에서 메탈 라인(L6)이 인출된다. 메탈 라인(L5)은 제 1 PMOS트랜지스터(P3)를 통해 측정 패드(Q)에 연결되고, 메탈 라인(L6)은 제 2 PMOS트랜지스터(P4)를 통해 측정 패드(Q)에 연결된다. 제 1 및 제 2 PMOS트랜지스터(P3 및P4)각각은 그들의 게이트 전극에 입력되는 전압에 따라 턴온된다.
채널 부스팅 전압 측정 방법을 설명하면 다음과 같다.
프로그램하기 위해 선택된 비트라인에는 0V의 전압이 인가되고, 선택되지 않은 비트라인에는 Vcc 전압이 인가된다. 또한, 선택된 워드라인에는 예를 들어 18V의 전압(Vpgm), 드레인 선택 라인(DSL)에는 예를 들어 4.5V의 전압, 소스 선택 라인(SSL)에는 0V의 전압이 각각 인가된다. 또한 선택되지 않은 워드라인에는 예를 들어 10V의 전압(Vpass)이 인가된다. 이 상태에서 제 1 PMOS트랜지스터(P3)를 턴오프시키는 반면 제 2 PMOS트랜지스터(P4)를 턴온시키고 측정 패드(Q)와 공통 소스 라인 간의 전압을 측정하면 채널 부스팅 전압을 얻을 수 있다.
제 1 및 제 2 PMOS트랜지스터 대신에 HVNMOS트랜지스터를 사용할 수도 있다.
상술한 바와 같이 본 발명에 의하면 낸드 플래시 메모리의 부스팅 채널 전압을 간단히 측정할 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
도 1 은 종래 낸드 플래시 메모리의 레이아웃도이다.
도 2 는 도 1의 선 A-A 를 절취한 단면도이다.
도 3 은 도 1에 도시된 낸드플래시 메모리의 회로도이다.
도 4 는 도 3에 있어서 프로그램 금지 비트라인의 등가 회로도이다.
도 5 는 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리의 레이아웃도이다.
도 6 은 도 5의 선 B-B를 절취한 상태의 단면도이다.
도 7 은 도 5에 도시된 낸드 플래시 메모리의 회로도이다.
도 8 은 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리의 레이 아웃도이다.
도 9 는 도 8에 도시된 낸드 플래시 메모리의 회로도이다.
도 10 은 본 발명의 제 3 실시예에 따른 낸드 플래시 메모리의 레이아웃도이다.
도 11 은 도 10의 선 A-A를 절취한 상태의 단면도이다.
도 12 는 도 10에 도시된 낸드 플래시 메모리의 회로도이다.
도 13 은 본 발명의 제 4 실시예에 따른 낸드 플래시 메모리의 레이 아웃도이다.
도 14 는 도 13에 도시된 낸드 플래시 메모리의 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
cell-1 내지 cell-16: 제 1 내지 제 16 셀 영역
st1 및 st2: 제 1 및 제 2 스트링
c1 내지 c16: 제 1 내지 제 16 셀

Claims (9)

  1. 제 1 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 1 스트링 선택 트랜지스터;
    상기 제 1 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 1 스트링;
    제 2 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 2 스트링 선택 트랜지스터;
    상기 제 2 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 2 스트링: 및
    상기 제 1 또는 제 2 스트링 선택 트랜지스터와 상기 플래시 메모리의 접속점과 연결된 측정 패드를 포함하여 이루어진 것을 특징으로 하는 낸드 플래시 메모리 테스트 구조.
  2. 제 1 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 1 스트링 선택 트랜지스터;
    상기 제 1 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 1 스트링;
    제 2 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 2 스트링 선택 트랜지스터;
    상기 제 2 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 2 스트링; 및
    상기 제 1 또는 제 2 소스 라인 선택 트랜지스터와 상기 플래시 메모리의 접속점과 연결된 측정 패드를 포함하여 이루어진 것을 특징으로 하는 낸드 플래시 메모리 테스트 구조.
  3. 상기 제 1 항의 낸드 플래시 메모리 테스트 구조를 제공하는 단계;
    상기 제 1 또는 제 2 스트링을 선택하여 선택된 스트링에는 0V의 전압을 선택되지 않은 스트링에는 Vcc의 전압을 인가하는 한편, 상기 선택된 스트링의 프로그램하고자 하는 열의 모든 플래시 메모리 셀의 콘트롤 게이트에 프로그램 전압을, 나머지 플래시 메모리 셀의 콘트롤 게이트에는 패스 전압을, 상기 스트링 선택트랜지스터의 게이트에는 제 1 게이트 전압을, 상기 소스 선택 트랜지스터에는 0V의 전압을 각각 인가하는 단계; 및
    상기 측정 패드와 소스 라인간의 전압을 측정하는 단계를 포함하여 이루어 진 것을 특징으로하는 낸드 플래시 메모리 테스트 방법.
  4. 상기 제 2 항의 낸드 플래시 메모리 테스트 구조를 제공하는 단계;
    상기 제 1 또는 제 2 스트링을 선택하여 선택된 스트링에는 0V의 전압을 선택되지 않은 스트링에는 Vcc의 전압을 인가하는 한편, 상기 선택된 스트링의 프로그램하고자 하는 열의 모든 플래시 메모리 셀의 콘트롤 게이트에 프로그램 전압을, 나머지 플래시 메모리 셀의 콘트롤 게이트에는 패스 전압을, 상기 스트링 선택트랜지스터의 게이트에는 제 1 게이트 전압을, 상기 소스 선택 트랜지스터에는 0V의 전압을 각각 인가하는 단계; 및
    상기 측정 패드와 소스 라인간의 전압을 측정하는 단계를 포함하여 이루어 진 것을 특징으로하는 낸드 플래시 메모리 테스트 방법.
  5. 제 1 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 1 스트링 선택 트랜지스터;
    상기 제 1 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 1 스트링;
    제 2 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 2 스트링 선택 트랜지스터;
    상기 제 2 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 2 스트링:
    상기 제 1 스트링 선택 트랜지스터와 상기 플래시 메모리의 접속점과, 제 1 측정 패드간에 연결된 제 1 스위칭 소자; 및
    상기 제 2 스트링 선택 트랜지스터와 상기 플래시 메모리의 접속점과, 제 2 측정 패드간에 연결된 제 2 스위칭 소자를 포함하여 이루어진 것을 특징으로 하는 낸드 플래시 메모리 테스트 구조.
  6. 제 1 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 1 스트링 선택 트랜지스터;
    상기 제 1 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 1 스트링;
    제 2 비트라인을 통해 입력되는 전압의 전달을 제어하기 위한 제 2 스트링 선택 트랜지스터;
    상기 제 2 스트링 선택 트랜지스터와 소스 라인 선택 트랜지스터간에 접속되며 입력되는 전압에 따라 프로그램 또는 소거 상태를 유지하는 다수의 플래시 메모리 셀로 구성된 제 2 스트링:
    상기 제 1 소스 선택 트랜지스터와 상기 플래시 메모리의 접속점과, 제 1 측정 패드간에 연결된 제 1 스위칭 소자; 및
    상기 제 2 소스 선택 트랜지스터와 상기 플래시 메모리의 접속점과, 제 2 측정 패드간에 연결된 제 2 스위칭 소자를 포함하여 이루어진 것을 특징으로 하는 낸드 플래시 메모리 테스트 구조.
  7. 제 5 또는 6 항에 있어서,
    상기 제 1 및 제 2 스위칭 소자 각각은 NMOS트랜지스터 또는 HVNMOS트랜지스터로 구성되는 것을 특징으로 하는 낸드 플래시 메모리 테스트 구조.
  8. 상기 제 5 항의 낸드 플래시 메모리 테스트 구조를 제공하는 단계;
    상기 제 1 또는 제 2 스트링을 선택하여 선택된 스트링에는 0V의 전압을 선택되지 않은 스트링에는 Vcc의 전압을 인가하는 한편, 상기 선택된 스트링의 프로그램하고자 하는 열의 모든 플래시 메모리 셀의 콘트롤 게이트에 프로그램 전압을, 나머지 플래시 메모리 셀의 콘트롤 게이트에는 패스 전압을, 상기 스트링 선택트랜지스터의 게이트에는 제 1 게이트 전압을, 상기 소스 선택 트랜지스터에는 0V의 전압을 각각 인가하는 단계;
    상기 선택된 스트링에 연결된 스위칭 소자를 턴온시키는 단계; 및
    상기 측정 패드와 소스 라인간의 전압을 측정하는 단계를 포함하여 이루어 진 것을 특징으로하는 낸드 플래시 메모리 테스트 방법.
  9. 상기 제 6 항의 낸드 플래시 메모리 테스트 구조를 제공하는 단계;
    상기 제 1 또는 제 2 스트링을 선택하여 선택된 스트링에는 0V의 전압을 선택되지 않은 스트링에는 Vcc의 전압을 인가하는 한편, 상기 선택된 스트링의 프로그램하고자 하는 열의 모든 플래시 메모리 셀의 콘트롤 게이트에 프로그램 전압을, 나머지 플래시 메모리 셀의 콘트롤 게이트에는 패스 전압을, 상기 스트링 선택트랜지스터의 게이트에는 제 1 게이트 전압을, 상기 소스 선택 트랜지스터에는 0V의 전압을 각각 인가하는 단계;
    상기 선택된 스트링에 연결된 스위칭 소자를 턴온시키는 단계; 및
    상기 측정 패드와 소스 라인간의 전압을 측정하는 단계를 포함하여 이루어 진 것을 특징으로하는 낸드 플래시 메모리 테스트 방법.
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US11/307,515 US7391663B2 (en) 2003-03-28 2006-02-10 Structure and method for measuring the channel boosting voltage of NAND flash memory at a node between drain/source select transistor and adjacent flash memory cell

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140113014A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4342383B2 (ja) * 2004-06-22 2009-10-14 株式会社東芝 半導体記憶装置
US7466588B2 (en) * 2004-10-07 2008-12-16 Nokia Corporation Method for improving programming speed in memory devices
KR100735929B1 (ko) * 2005-06-11 2007-07-06 삼성전자주식회사 낸드형 플래시 메모리 어레이 및 그 동작 방법
US7567459B2 (en) * 2006-04-06 2009-07-28 Hynix Semiconductor Inc. Method of measuring a channel boosting voltage in a NAND flash memory device
US7450422B2 (en) * 2006-05-11 2008-11-11 Micron Technology, Inc. NAND architecture memory devices and operation
US7741717B2 (en) 2006-07-05 2010-06-22 Hynix Semiconductor, Inc. Metal line of semiconductor device and method of fabricating the same
KR100746823B1 (ko) * 2006-08-29 2007-08-06 동부일렉트로닉스 주식회사 반도체소자 및 그 반도체소자의 아날로그 채널저항측정방법
KR101283537B1 (ko) 2007-09-28 2013-07-15 삼성전자주식회사 고전압 측정 회로 및 이를 구비하는 비휘발성 메모리 장치
JP2009146495A (ja) * 2007-12-13 2009-07-02 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
US8264887B2 (en) * 2009-05-29 2012-09-11 Hynix Semiconductor Inc. Nonvolatile memory device and method of programming the same
US8716779B2 (en) * 2009-07-30 2014-05-06 Hynix Semiconductor Inc. Flash memory device and mask for fabricating the same
CN110610738B (zh) * 2018-06-15 2023-08-18 硅存储技术公司 用于闪存存储器***的改进的感测放大器
KR20220005628A (ko) * 2019-06-05 2022-01-13 어플라이드 머티어리얼스, 인코포레이티드 편평한 광학 디바이스들에 대한 애퍼처들
US10847526B1 (en) 2019-07-26 2020-11-24 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
EP4182735A1 (en) 2020-07-20 2023-05-24 Applied Materials, Inc. Integrated conductive apertures for optical devices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04119595A (ja) * 1990-09-11 1992-04-21 Toshiba Corp 不揮発性半導体メモリ
KR950015768A (ko) * 1993-11-17 1995-06-17 김광호 불휘발성 반도체 메모리 장치의 배선단락 검출회로 및 그 방법
JP3730423B2 (ja) * 1998-11-24 2006-01-05 富士通株式会社 半導体記憶装置
JP2000228097A (ja) * 1999-02-05 2000-08-15 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
US6240020B1 (en) * 1999-10-25 2001-05-29 Advanced Micro Devices Method of bitline shielding in conjunction with a precharging scheme for nand-based flash memory devices
US6175523B1 (en) * 1999-10-25 2001-01-16 Advanced Micro Devices, Inc Precharging mechanism and method for NAND-based flash memory devices
JP2001153924A (ja) * 1999-11-29 2001-06-08 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JP4224243B2 (ja) * 2002-03-12 2009-02-12 シチズンホールディングス株式会社 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140113014A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법
KR102062314B1 (ko) 2013-03-15 2020-01-03 삼성전자주식회사 불휘발성 메모리 장치 및 프로그램 방법

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