JP3180421B2 - テスト回路を内蔵したアナログ・ディジタル混在マスタ - Google Patents
テスト回路を内蔵したアナログ・ディジタル混在マスタInfo
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Description
【０００１】
【産業上の利用分野】本発明は、テスト回路を内蔵した
アナログ・ディジタル混在マスタに関し、特にΒｉ−Ｃ
ΜΟＳアナログ・ディジタル混在ＬＳΙにおけるテスト
回路を内蔵した下地固定型のアナログ・ディジタル混在
マスタに関する。
アナログ・ディジタル混在マスタに関し、特にΒｉ−Ｃ
ΜΟＳアナログ・ディジタル混在ＬＳΙにおけるテスト
回路を内蔵した下地固定型のアナログ・ディジタル混在
マスタに関する。
【０００２】
【従来の技術】近年、アナログ・ディジタル混在ＬＳΙ
は、Βｉ−ＣΜΟＳプロセスの展開に伴って大規模かつ
高精度のアナログ回路と大規模な論理回路とを同一チッ
プ上に集積化することが可能となってきた。これに伴っ
てアナログ・ディジタル混在ＬＳΙにおけるアナログ回
路部に対しては、高速化，低雑音化及び低消費電力化が
要求され、Α／Ｄ，Ｄ／Αコンバータやフィルター等を
取り込んで大規模化してきている。一方、ディジタル回
路部については、大規模化及び高速化が急速に進んでい
る。アナログ・ディジタル混在ＬＳΙを開発する方式と
して、従来はアナログ回路を手設計しディジタル回路を
スタンダードセル方式で設計して両方を同一チップ上に
集積化する方法が広く採用されてきた。しかし、この方
法では、設計にはバリエーションがあるものの開発期間
が長くなり開発費用が高くなることは避けられない。
は、Βｉ−ＣΜΟＳプロセスの展開に伴って大規模かつ
高精度のアナログ回路と大規模な論理回路とを同一チッ
プ上に集積化することが可能となってきた。これに伴っ
てアナログ・ディジタル混在ＬＳΙにおけるアナログ回
路部に対しては、高速化，低雑音化及び低消費電力化が
要求され、Α／Ｄ，Ｄ／Αコンバータやフィルター等を
取り込んで大規模化してきている。一方、ディジタル回
路部については、大規模化及び高速化が急速に進んでい
る。アナログ・ディジタル混在ＬＳΙを開発する方式と
して、従来はアナログ回路を手設計しディジタル回路を
スタンダードセル方式で設計して両方を同一チップ上に
集積化する方法が広く採用されてきた。しかし、この方
法では、設計にはバリエーションがあるものの開発期間
が長くなり開発費用が高くなることは避けられない。
【０００３】上記、従来のアナログ・ディジタル混在Ｌ
ＳΙの欠点を補う開発方法としては、下地固定型のアナ
ログ・ディジタル混在マスタ方式がある。この方式は、
トランジスタ，抵抗及び容量等の素子をアレイ状に配置
したアナログマスタとＧ／Αとを同一チップ上に構成し
たものであり、開発期間及び開発費用とも大幅に削減す
ることができる。また、開発期間の短縮に伴って、回路
動作に不具合が発生したときの原因解析が重要となって
きており、回路の複雑化に伴って素子に不具合があった
ときにこのチップを除去するためのテスト方法が一層重
要なものとなってきている。
ＳΙの欠点を補う開発方法としては、下地固定型のアナ
ログ・ディジタル混在マスタ方式がある。この方式は、
トランジスタ，抵抗及び容量等の素子をアレイ状に配置
したアナログマスタとＧ／Αとを同一チップ上に構成し
たものであり、開発期間及び開発費用とも大幅に削減す
ることができる。また、開発期間の短縮に伴って、回路
動作に不具合が発生したときの原因解析が重要となって
きており、回路の複雑化に伴って素子に不具合があった
ときにこのチップを除去するためのテスト方法が一層重
要なものとなってきている。
【０００４】従来、小規模アナログ・ディジタル混在Ｌ
ＳΙにおいては、アナログ部とディジタル部を明確に分
離せずにテストをしている。即ち、設計者は、アナログ
信号とディジタル信号とを夫々アナログ回路とディジタ
ル回路とに入力し手計算又はシミュレーションによって
アナログ回路からの出力値及びディジタル回路からの出
力パターンを求めている。
ＳΙにおいては、アナログ部とディジタル部を明確に分
離せずにテストをしている。即ち、設計者は、アナログ
信号とディジタル信号とを夫々アナログ回路とディジタ
ル回路とに入力し手計算又はシミュレーションによって
アナログ回路からの出力値及びディジタル回路からの出
力パターンを求めている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のアナログ・ディジタル混在ＬＳΙのテスト方法
では、そのテスト方法のためのテストプログラムを作成
するには、アナログ回路部及びディジタル回路部全体に
渡った詳細な理解が必要であり、またテストプログラム
も複雑化するとういう問題点がある。通常、大規模アナ
ログ・ディジタル混在ＬＳΙの開発においては、アナロ
グ部の設計とディジタル部の設計とを夫々別の設計者が
分担して行なうのが通例であり、全体の動作を詳細に理
解してテストプログラムを組むのは開発体制の上からも
困難である。
た従来のアナログ・ディジタル混在ＬＳΙのテスト方法
では、そのテスト方法のためのテストプログラムを作成
するには、アナログ回路部及びディジタル回路部全体に
渡った詳細な理解が必要であり、またテストプログラム
も複雑化するとういう問題点がある。通常、大規模アナ
ログ・ディジタル混在ＬＳΙの開発においては、アナロ
グ部の設計とディジタル部の設計とを夫々別の設計者が
分担して行なうのが通例であり、全体の動作を詳細に理
解してテストプログラムを組むのは開発体制の上からも
困難である。
【０００６】また、テストプログラムが複雑化するに伴
いそのテストプログラムのデバックを完全に行なうこと
が困難となり、テストプログラムを安定化するのに長期
間を要するようになってきている。従って、上述した従
来のアナログ・ディジタル混在ＬＳΙのテスト方法は、
開発期間を最優先とするような下地固定理アナログ・デ
ジタル混在マスタに対しては不向きといえる。
いそのテストプログラムのデバックを完全に行なうこと
が困難となり、テストプログラムを安定化するのに長期
間を要するようになってきている。従って、上述した従
来のアナログ・ディジタル混在ＬＳΙのテスト方法は、
開発期間を最優先とするような下地固定理アナログ・デ
ジタル混在マスタに対しては不向きといえる。
【０００７】更に、上述した従来のアナログ・ディジタ
ル混在ＬＳΙのテスト方法では、回路動作に不具合が発
生した際、アナログ回路部に問題があるのか、又はディ
ジタル回路部に問題があるのかを判断することが容易で
ないとういう問題点もある。
ル混在ＬＳΙのテスト方法では、回路動作に不具合が発
生した際、アナログ回路部に問題があるのか、又はディ
ジタル回路部に問題があるのかを判断することが容易で
ないとういう問題点もある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、Βｉ−ＣΜΟＳアナログ・ディジタル混在
ＬＳΙにおけるテスト回路を内蔵した下地固定型のアナ
ログ・ディジタル混在マスタにおいて、テストを容易に
行なうことができ、かつそのテストのためのプログラム
開発期間を著しく短縮することができるアナログ・ディ
ジタル混在マスタを提供することを目的とする。
のであって、Βｉ−ＣΜΟＳアナログ・ディジタル混在
ＬＳΙにおけるテスト回路を内蔵した下地固定型のアナ
ログ・ディジタル混在マスタにおいて、テストを容易に
行なうことができ、かつそのテストのためのプログラム
開発期間を著しく短縮することができるアナログ・ディ
ジタル混在マスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係るテスト回路
を内蔵したアナログ・ディジタル混在マスタは、バイポ
ーラデバイスをアレイ状に配置したアナログ回路部と、
ＣＭＯＳゲートアレイからなるディジタル回路部とを備
え、アナログ回路部とディジタル回路部との間で信号を
送受するノーマルモードと、テスト端子とアナログ回路
部との間で信号を送受するアナログテストモードと、テ
スト端子とディジタル回路部との間で信号を送受するデ
ィジタルテストモードとを切り替えて設定可能な半導体
集積回路であって、テストモード設定信号が印加される
テストモード切り換え端子と、前記テストモード設定信
号に応じて、ノーマルモードではアナログ回路部の出力
信号をディジタル回路部へ出力し、アナログテストモー
ドではアナログ回路部の出力信号をテスト端子に出力
し、ディジタルテストモードではテスト端子からの入力
信号をディジタル回路部へ出力する第１のセレクタ回路
と、前記テストモード設定信号に応じて、ノーマルモー
ドではディジタル回路部の出力信号をアナログ回路部へ
出力し、アナログテストモードではテスト端子からの入
力信号をアナログ回路部へ出力し、ディジタルテストモ
ードではディジタル回路部の出力信号をテスト端子に出
力する第２のセレクタ回路と、小振幅の入力信号を大振
幅のディジタル信号に変換して出力するレベルシフト回
路と、前記アナログ回路部の入力端子になりかつ前記レ
ベルシフト回路の入力端子になる入力ピンと、前記テス
トモード設定信号に応じて、ノーマルモードではアナロ
グ回路部の出力信号をディジタル回路部へ出力し、ディ
ジタルテストモードでは前記レベルシフト回路から出力
される信号をディジタル回路部へ出力する第３のセレク
タ回路とを有し、ノーマルモードでは前記第１及び第２
のセレクタ回路によりテスト端子への信号出力が禁止さ
れることを特徴とする。
を内蔵したアナログ・ディジタル混在マスタは、バイポ
ーラデバイスをアレイ状に配置したアナログ回路部と、
ＣＭＯＳゲートアレイからなるディジタル回路部とを備
え、アナログ回路部とディジタル回路部との間で信号を
送受するノーマルモードと、テスト端子とアナログ回路
部との間で信号を送受するアナログテストモードと、テ
スト端子とディジタル回路部との間で信号を送受するデ
ィジタルテストモードとを切り替えて設定可能な半導体
集積回路であって、テストモード設定信号が印加される
テストモード切り換え端子と、前記テストモード設定信
号に応じて、ノーマルモードではアナログ回路部の出力
信号をディジタル回路部へ出力し、アナログテストモー
ドではアナログ回路部の出力信号をテスト端子に出力
し、ディジタルテストモードではテスト端子からの入力
信号をディジタル回路部へ出力する第１のセレクタ回路
と、前記テストモード設定信号に応じて、ノーマルモー
ドではディジタル回路部の出力信号をアナログ回路部へ
出力し、アナログテストモードではテスト端子からの入
力信号をアナログ回路部へ出力し、ディジタルテストモ
ードではディジタル回路部の出力信号をテスト端子に出
力する第２のセレクタ回路と、小振幅の入力信号を大振
幅のディジタル信号に変換して出力するレベルシフト回
路と、前記アナログ回路部の入力端子になりかつ前記レ
ベルシフト回路の入力端子になる入力ピンと、前記テス
トモード設定信号に応じて、ノーマルモードではアナロ
グ回路部の出力信号をディジタル回路部へ出力し、ディ
ジタルテストモードでは前記レベルシフト回路から出力
される信号をディジタル回路部へ出力する第３のセレク
タ回路とを有し、ノーマルモードでは前記第１及び第２
のセレクタ回路によりテスト端子への信号出力が禁止さ
れることを特徴とする。
【００１０】
【作用】本発明に係るテスト回路を内蔵したアナログ・
ディジタル混在マスタにおいては、Βｉ−ＣΜΟＳアナ
ログ・ディジタル混在ＬＳΙにおいて、セレクタ回路
は、アナログ回路部とディジタル回路部とのインタフェ
ースとして機能して、アナログ回路部からディジタル回
路部に信号を送る、ディジタル回路部からアナログ回路
部に信号を送る、及びテスト端子からアナログ回路部又
はディジタル回路部に信号を送るというような動作を
し、この動作はテストモード切り換え端子に印加される
信号によって制御される。これらにより、本発明に係る
テスト回路を内蔵したアナログ・ディジタル混在マスタ
は、テストモード切り換え端子に印加する信号に応じ
て、アナログ回路部及びディジタル回路部を夫々独立に
テストすることができ、またアナログ回路部及びディジ
タル回路部の相互の接続状態をもテストすることができ
る。従って、本発明に係るテスト回路を内蔵したアナロ
グ・ディジタル混在マスタは、不具合が発生したときそ
の不具合がアナログ回路部で発生したのかディジタル回
路部で発生したのかを簡単に判断することができ、更
に、アナログ回路部及びディジタル回路部に対して夫々
独立してテストプログラムを作成することができる。
ディジタル混在マスタにおいては、Βｉ−ＣΜΟＳアナ
ログ・ディジタル混在ＬＳΙにおいて、セレクタ回路
は、アナログ回路部とディジタル回路部とのインタフェ
ースとして機能して、アナログ回路部からディジタル回
路部に信号を送る、ディジタル回路部からアナログ回路
部に信号を送る、及びテスト端子からアナログ回路部又
はディジタル回路部に信号を送るというような動作を
し、この動作はテストモード切り換え端子に印加される
信号によって制御される。これらにより、本発明に係る
テスト回路を内蔵したアナログ・ディジタル混在マスタ
は、テストモード切り換え端子に印加する信号に応じ
て、アナログ回路部及びディジタル回路部を夫々独立に
テストすることができ、またアナログ回路部及びディジ
タル回路部の相互の接続状態をもテストすることができ
る。従って、本発明に係るテスト回路を内蔵したアナロ
グ・ディジタル混在マスタは、不具合が発生したときそ
の不具合がアナログ回路部で発生したのかディジタル回
路部で発生したのかを簡単に判断することができ、更
に、アナログ回路部及びディジタル回路部に対して夫々
独立してテストプログラムを作成することができる。
【００１１】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１２】図１は、本発明の第１の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタを示
すブロック図である。図１に示すように本第１の実施例
に係るテスト回路を内蔵したアナログ・ディジタル混在
マスタは、バイポーラデバイスをアレイ状に配置したア
ナログ回路１と、ＣΜΟＳゲートアレイからなるディジ
タル回路２と、セレクタ３，４，５，６，７，８と、各
種の信号線とで構成されている。アナログ回路１とディ
ジタル回路２とは、各種の信号線により直接接続されて
いるのではなく、セレクタ３，４，５，６，７，８（及
びセレクタの類似動作をする回路）を介して相互に接続
されている。本実施例では上記各種の信号線は、ΙＣ外
部からアナログ回路１への入力ピンであるピン（Α）
群、アナログ回路１からΙＣ外部への出力ピンであるピ
ン（Ｂ）群、ΙＣ外部からディジタル回路２への入力ピ
ンであるピン（Ｃ）群、ディジタル回路２からΙＣ外部
への出力ピンであるピン（Ｄ）群、アナログ回路１から
ディジタル回路２に伝達する内部信号配線（本実施例で
は２本と仮定している）、及びディジタル回路２からア
ナログ回路１に伝達する内部信号配線（本実施例では３
本と仮定している）の６種類である。
ト回路を内蔵したアナログ・ディジタル混在マスタを示
すブロック図である。図１に示すように本第１の実施例
に係るテスト回路を内蔵したアナログ・ディジタル混在
マスタは、バイポーラデバイスをアレイ状に配置したア
ナログ回路１と、ＣΜΟＳゲートアレイからなるディジ
タル回路２と、セレクタ３，４，５，６，７，８と、各
種の信号線とで構成されている。アナログ回路１とディ
ジタル回路２とは、各種の信号線により直接接続されて
いるのではなく、セレクタ３，４，５，６，７，８（及
びセレクタの類似動作をする回路）を介して相互に接続
されている。本実施例では上記各種の信号線は、ΙＣ外
部からアナログ回路１への入力ピンであるピン（Α）
群、アナログ回路１からΙＣ外部への出力ピンであるピ
ン（Ｂ）群、ΙＣ外部からディジタル回路２への入力ピ
ンであるピン（Ｃ）群、ディジタル回路２からΙＣ外部
への出力ピンであるピン（Ｄ）群、アナログ回路１から
ディジタル回路２に伝達する内部信号配線（本実施例で
は２本と仮定している）、及びディジタル回路２からア
ナログ回路１に伝達する内部信号配線（本実施例では３
本と仮定している）の６種類である。
【００１３】また、セレクタ３〜７の切り換え用として
テストモード端子Ａ・Ｔ及びＤ・Ｔを設けてある。セレ
クタ３〜８を構成する回路素子は、アナログ回路１及び
ディジタル回路２から独立して設けているので、回路設
計者にとって設計上の制約にはならない。更に、テスト
信号が入出力されるテスト端子Ｔ１，Ｔ２，Ｔ３，Ｔ
４，Ｔ５が設けられている。
テストモード端子Ａ・Ｔ及びＤ・Ｔを設けてある。セレ
クタ３〜８を構成する回路素子は、アナログ回路１及び
ディジタル回路２から独立して設けているので、回路設
計者にとって設計上の制約にはならない。更に、テスト
信号が入出力されるテスト端子Ｔ１，Ｔ２，Ｔ３，Ｔ
４，Ｔ５が設けられている。
【００１４】次に、上述の如く構成された本第１の実施
例に係るテスト回路を内蔵したアナログ・ディジタル混
在マスタの動作について説明する。図２は、本第１の実
施例のテスト手順を示すフローチャートである。先ず、
初期テストとして、オープン，ショート及びトランジス
タ，抵抗等のデバイスチェックをする（Ｓ１）。次に、
アナログ回路１のテストをする（Ｓ２）。最後にディジ
タル回路２のテストをする（Ｓ３）。
例に係るテスト回路を内蔵したアナログ・ディジタル混
在マスタの動作について説明する。図２は、本第１の実
施例のテスト手順を示すフローチャートである。先ず、
初期テストとして、オープン，ショート及びトランジス
タ，抵抗等のデバイスチェックをする（Ｓ１）。次に、
アナログ回路１のテストをする（Ｓ２）。最後にディジ
タル回路２のテストをする（Ｓ３）。
【００１５】テストモード端子Ａ・Ｔ及びＤ・Ｔに対す
る各モードの関係は、下記表１で表わされる。
る各モードの関係は、下記表１で表わされる。
【００１６】
【表１】
【００１７】上記表１を参照して本第１の実施例の動作
を詳細に説明する。最初にノーマルモードに設定される
が、このモードは、通常のΙＣ動作モードであり、アナ
ログ回路１からディジタル回路２へ、また逆にディジタ
ル回路２からアナログ回路１へ信号が伝達される。この
とき各テスト端子Ｔ１〜Ｔ５には信号が伝達されず、こ
のためテストピンからアナログ回路１への信号飛込みに
よる雑音特性等の特性が劣化することは生じない。次に
アナログテストモードでは、アナログ回路１からの信号
をセレクタ３，４を介してテスト端子Ｔ１，Ｔ２に出力
し、テスト端子Ｔ３〜Ｔ５からセレクタ５〜７を介して
ディジタル信号をアナログ回路１に入力する。従って、
アナログ回路１をディジタル回路２から完全に切り離し
てテストすることができる。同様に、ディジタルテスト
モードでは、テスト端子Ｔ１，Ｔ２から入力されたディ
ジタル信号は、セレクタ３，４を介してディジタル回路
２に入力される。一方、ディジタル回路２の出力は、セ
レクタ５〜７を介してテスト端子Ｔ３〜Ｔ５に出力され
る。
を詳細に説明する。最初にノーマルモードに設定される
が、このモードは、通常のΙＣ動作モードであり、アナ
ログ回路１からディジタル回路２へ、また逆にディジタ
ル回路２からアナログ回路１へ信号が伝達される。この
とき各テスト端子Ｔ１〜Ｔ５には信号が伝達されず、こ
のためテストピンからアナログ回路１への信号飛込みに
よる雑音特性等の特性が劣化することは生じない。次に
アナログテストモードでは、アナログ回路１からの信号
をセレクタ３，４を介してテスト端子Ｔ１，Ｔ２に出力
し、テスト端子Ｔ３〜Ｔ５からセレクタ５〜７を介して
ディジタル信号をアナログ回路１に入力する。従って、
アナログ回路１をディジタル回路２から完全に切り離し
てテストすることができる。同様に、ディジタルテスト
モードでは、テスト端子Ｔ１，Ｔ２から入力されたディ
ジタル信号は、セレクタ３，４を介してディジタル回路
２に入力される。一方、ディジタル回路２の出力は、セ
レクタ５〜７を介してテスト端子Ｔ３〜Ｔ５に出力され
る。
【００１８】図３は、図１に示す本第１の実施例に係る
テスト回路を内蔵したアナログ・ディジタル混在マスタ
を更に詳細に示すブロック図である。図３において、３
ステートバッファ３’〜７’，１ａ〜５ａ及び１ｂ〜５
ｂは、図１におけるセレクタ３〜７に対応するものであ
る。本第１の実施例では、アナログ回路１とディジタル
回路２とのインタフェース信号は全てディジタル信号で
あると想定している。
テスト回路を内蔵したアナログ・ディジタル混在マスタ
を更に詳細に示すブロック図である。図３において、３
ステートバッファ３’〜７’，１ａ〜５ａ及び１ｂ〜５
ｂは、図１におけるセレクタ３〜７に対応するものであ
る。本第１の実施例では、アナログ回路１とディジタル
回路２とのインタフェース信号は全てディジタル信号で
あると想定している。
【００１９】先ず最初にノーマルモードでは、テストモ
ード端子Ａ・Ｔ，Ｄ・Ｔが共に“０”に設定され、３ス
テートバッファ３’，４’は共にＯＮし、アナログ回路
１からの信号がバッファ１段を介してディジタル回路２
に伝達される。このとき、３ステートバッファ１ａ及び
２ａは共にハイインピーダンス（以下ＨＺと記す）とな
り、テスト端子Ｔ１，Ｔ２にディジタル信号は出力され
ない。一方、３ステートバッファ５’〜７’はＯＮし、
ディジタル回路２からアナログ回路１へはバッファ１段
を介して信号が伝達される。テスト端子Ｔ３〜Ｔ５に出
力端が接続されている３ステートバッファ３ａ，４ａ，
５ａは、テスト端子Ｔ１〜Ｔ２に出力端が接続されてい
る３ステートバッファと同様に、いずれもＨＺとなり、
テスト端子Ｔ３〜Ｔ５に信号は出力されない。従って、
ノーマルモードでは、全てのテストピンにおいてインタ
ーフェース部の信号は出力されない。なお、３ステート
バッファ１ａ〜５ａ，１ｂ〜５ｂは、プルダウンされて
おり電源が立ち上がると自動的にノーマルモードにセッ
トされる。
ード端子Ａ・Ｔ，Ｄ・Ｔが共に“０”に設定され、３ス
テートバッファ３’，４’は共にＯＮし、アナログ回路
１からの信号がバッファ１段を介してディジタル回路２
に伝達される。このとき、３ステートバッファ１ａ及び
２ａは共にハイインピーダンス（以下ＨＺと記す）とな
り、テスト端子Ｔ１，Ｔ２にディジタル信号は出力され
ない。一方、３ステートバッファ５’〜７’はＯＮし、
ディジタル回路２からアナログ回路１へはバッファ１段
を介して信号が伝達される。テスト端子Ｔ３〜Ｔ５に出
力端が接続されている３ステートバッファ３ａ，４ａ，
５ａは、テスト端子Ｔ１〜Ｔ２に出力端が接続されてい
る３ステートバッファと同様に、いずれもＨＺとなり、
テスト端子Ｔ３〜Ｔ５に信号は出力されない。従って、
ノーマルモードでは、全てのテストピンにおいてインタ
ーフェース部の信号は出力されない。なお、３ステート
バッファ１ａ〜５ａ，１ｂ〜５ｂは、プルダウンされて
おり電源が立ち上がると自動的にノーマルモードにセッ
トされる。
【００２０】次に、アナログ・テストモードでは、テス
トモード端子Ａ・Ｔが“１”，テストモード端子Ｄ・Ｔ
が“０”に設定される。従って、３ステートバッファ
３’，４’，１ａ，２ａがＯＮするため、アナログ回路
１からの信号はテスト端子Ｔ１，Ｔ２に出力される。一
方、３ステートバッファ５’〜７’はＨＺ、３ステート
バッファ３ｂ，４ｂ，５ｂはＯＮとなるため、テスト端
子Ｔ３〜Ｔ５に印加された信号はバッファ１段を介して
アナログ回路１に入力される。
トモード端子Ａ・Ｔが“１”，テストモード端子Ｄ・Ｔ
が“０”に設定される。従って、３ステートバッファ
３’，４’，１ａ，２ａがＯＮするため、アナログ回路
１からの信号はテスト端子Ｔ１，Ｔ２に出力される。一
方、３ステートバッファ５’〜７’はＨＺ、３ステート
バッファ３ｂ，４ｂ，５ｂはＯＮとなるため、テスト端
子Ｔ３〜Ｔ５に印加された信号はバッファ１段を介して
アナログ回路１に入力される。
【００２１】最後にディジタル・テストモードでは、テ
ストモード端子Ａ・Ｔが“０”，テストモード端子Ｄ・
Ｔが“１”に設定される。従って、３ステートバッファ
３’，４’はＨＺ、３ステートバッファ５’〜７’はＯ
Ｎとなるため、テスト端子Ｔ１，Ｔ２に印加された信号
はバッファ１段を介してディジタル回路２に入力され
る。一方、３ステートバッファ５’〜７’及び３ａ，４
ａ，５ａはＯＮするため、ディジタル回路２から出力さ
れる信号はテスト端子Ｔ３〜Ｔ５に出力される。
ストモード端子Ａ・Ｔが“０”，テストモード端子Ｄ・
Ｔが“１”に設定される。従って、３ステートバッファ
３’，４’はＨＺ、３ステートバッファ５’〜７’はＯ
Ｎとなるため、テスト端子Ｔ１，Ｔ２に印加された信号
はバッファ１段を介してディジタル回路２に入力され
る。一方、３ステートバッファ５’〜７’及び３ａ，４
ａ，５ａはＯＮするため、ディジタル回路２から出力さ
れる信号はテスト端子Ｔ３〜Ｔ５に出力される。
【００２２】図４は、図３に示すテスト回路を内蔵した
アナログ・ディジタル混在マスタにおける、夫々のテス
トモードでの信号伝達経路を示す説明図である。アナロ
グ・テストモードにおいてパスすれば（ア）の回路接続
が検証される。さらにディジタル・テストモードにおい
てパスすれば（イ）の回路接続が検証される。従って、
（ア）及び（イ）の結果より、アナログ回路１及びディ
ジタル回路２の夫々のテストを単独に行えば夫々の部分
のテストをすることができ、更に（ウ）の回路接続をテ
ストすることにより、アナログ回路１とディジタル回路
２との相互接続のテストとをすることができ、ＬＳΙチ
ップ全体の動作を保障することができる。
アナログ・ディジタル混在マスタにおける、夫々のテス
トモードでの信号伝達経路を示す説明図である。アナロ
グ・テストモードにおいてパスすれば（ア）の回路接続
が検証される。さらにディジタル・テストモードにおい
てパスすれば（イ）の回路接続が検証される。従って、
（ア）及び（イ）の結果より、アナログ回路１及びディ
ジタル回路２の夫々のテストを単独に行えば夫々の部分
のテストをすることができ、更に（ウ）の回路接続をテ
ストすることにより、アナログ回路１とディジタル回路
２との相互接続のテストとをすることができ、ＬＳΙチ
ップ全体の動作を保障することができる。
【００２３】図５は、本発明の第２の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタにお
けるセレクタ部分を示すブロック図である。動作につい
ては図３に示す第１の実施例におけるセレクタ部分の動
作と同様であるが、アナログ回路１からの出力をアナロ
グ値でテストするため、双方向のアナログスイッチ５０
を用いている。ノーマルモード時には、ゲート２段を介
してアナログ回路１からディジタル回路２へ信号が伝達
される。また、ディジタル回路２への入力は、ディジタ
ル信号に限定されるので、ゲートを介してテスト端子Ｔ
からディジタル信号を入力する。
ト回路を内蔵したアナログ・ディジタル混在マスタにお
けるセレクタ部分を示すブロック図である。動作につい
ては図３に示す第１の実施例におけるセレクタ部分の動
作と同様であるが、アナログ回路１からの出力をアナロ
グ値でテストするため、双方向のアナログスイッチ５０
を用いている。ノーマルモード時には、ゲート２段を介
してアナログ回路１からディジタル回路２へ信号が伝達
される。また、ディジタル回路２への入力は、ディジタ
ル信号に限定されるので、ゲートを介してテスト端子Ｔ
からディジタル信号を入力する。
【００２４】図６は、本発明の第２の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタを示
すブロック図である。図６に示すように、テスト端子Ｔ
１〜Ｔ６よりもアナログ回路１とディジタル回路２との
接続本数の方が多く、ディジタル回路２のテストをする
場合は、アナログ回路１の入出力ピンをディジタル回路
２のテストピンとして兼用する。
ト回路を内蔵したアナログ・ディジタル混在マスタを示
すブロック図である。図６に示すように、テスト端子Ｔ
１〜Ｔ６よりもアナログ回路１とディジタル回路２との
接続本数の方が多く、ディジタル回路２のテストをする
場合は、アナログ回路１の入出力ピンをディジタル回路
２のテストピンとして兼用する。
【００２５】このとき、ディジタル回路２をテストする
には通常０Ｖ〜５Ｖの信号を印加するが、この信号を図
８に示す差動回路におけるトランジスタＱ１及びＱ２の
ベースに図８に示すように印加すると、トランジスタＱ
２のエッミタ・ベース間は４．２Ｖ近くの逆バイアスと
なりトランジスタＱ２が破壊される恐れがある。従っ
て、本第２の実施例では、アナログ回路１の入出力及び
ディジタル回路２をテストするためのテストピンを兼用
しているピンА１，А２から入力された信号は、レベル
シフター６９，７０によって１ＶP-Pから５ＶP-Pまでの
信号に変換された後、セレクタ６７，６８に入力され
る。
には通常０Ｖ〜５Ｖの信号を印加するが、この信号を図
８に示す差動回路におけるトランジスタＱ１及びＱ２の
ベースに図８に示すように印加すると、トランジスタＱ
２のエッミタ・ベース間は４．２Ｖ近くの逆バイアスと
なりトランジスタＱ２が破壊される恐れがある。従っ
て、本第２の実施例では、アナログ回路１の入出力及び
ディジタル回路２をテストするためのテストピンを兼用
しているピンА１，А２から入力された信号は、レベル
シフター６９，７０によって１ＶP-Pから５ＶP-Pまでの
信号に変換された後、セレクタ６７，６８に入力され
る。
【００２６】セレクタ６１〜６８は、テストモード端子
Α・Ｔ，Ｄ・Ｔによって制御されノーマルモードのとき
はアナログ回路１からの信号をディジタル回路２に伝達
する。また、ディジタル・テストモードのときは、ピン
А１，А２から入力した小振幅信号をレベルシフター６
９，７０によって５ＶP-Pまで変換した後にセレクタ６
７，６８を介してディジタル回路２に出力する。ピンА
１，А２に印加される信号は、１ＶP-P程度の小振幅で
あるのでデバイスが破壊される恐れはなく、アナログ系
ピンを広範囲にディジタル回路２のテスト端子として兼
用することが可能となる。
Α・Ｔ，Ｄ・Ｔによって制御されノーマルモードのとき
はアナログ回路１からの信号をディジタル回路２に伝達
する。また、ディジタル・テストモードのときは、ピン
А１，А２から入力した小振幅信号をレベルシフター６
９，７０によって５ＶP-Pまで変換した後にセレクタ６
７，６８を介してディジタル回路２に出力する。ピンА
１，А２に印加される信号は、１ＶP-P程度の小振幅で
あるのでデバイスが破壊される恐れはなく、アナログ系
ピンを広範囲にディジタル回路２のテスト端子として兼
用することが可能となる。
【００２７】従って、本発明の第２の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタは、
アナログ回路１とディジタル回路２との接続本数が多い
場合において、アナログ回路１の端子をテスト端子とし
て兼用することによって端子数の削減が可能である。な
お、アナログ回路１をテストする場合においてディジタ
ル回路２の入出力端子は、レベルシフター６９，７０を
通さずにセレクタに直接接続し本発明の第１の実施例と
同様に実施できることはいうまでもない。
ト回路を内蔵したアナログ・ディジタル混在マスタは、
アナログ回路１とディジタル回路２との接続本数が多い
場合において、アナログ回路１の端子をテスト端子とし
て兼用することによって端子数の削減が可能である。な
お、アナログ回路１をテストする場合においてディジタ
ル回路２の入出力端子は、レベルシフター６９，７０を
通さずにセレクタに直接接続し本発明の第１の実施例と
同様に実施できることはいうまでもない。
【００２８】図７は、本発明の第３の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタを示
す説明図である。図７に示す３段リングカウンタ７１の
真理値表は、下記表２で表わされる。
ト回路を内蔵したアナログ・ディジタル混在マスタを示
す説明図である。図７に示す３段リングカウンタ７１の
真理値表は、下記表２で表わされる。
【００２９】
【表２】
【００３０】表２に示すように、端子Reset’を“０”
にして、３段リングカウンタ７１を構成するフリップフ
ロップをリセットすると、３段リングカウンタ７１の出
力は全て“０”になる。次に、コントロール端子Ｃから
“０→１→０→１”のように順次信号を入力すると、波
形の立上がりで３段リングカウンタ７１を構成するフリ
ップフロップの出力端Ｑ１，Ｑ２，Ｑ３が順次“１”と
なる。出力端Ｑ１，Ｑ２，Ｑ３からの出力は夫々スイッ
チＳＷ１〜ＳＷ３のゲートが入力するので、３段リング
カウンタ７１の出力端Ｑ１、Ｑ２、Ｑ３が順次“１”に
なるにつれてスイッチＳＷ１〜ＳＷ３が順次ΟΝする。
従って、コントロール端子Ｃが“０→１→０→１”の信
号を入力すると、波形の立上がり時に順次、ノーマルモ
ード→アナログ（又はディジタル）テストモード→ディ
ジタル（又はアナログ）テストモード→ノーマルモード
と、いうようにモードを切換えることができる。Rese
t’端子は、ディジタル回路２と共通のReset’端子を用
いるか、又はパワーオンリセット回路を用いる。
にして、３段リングカウンタ７１を構成するフリップフ
ロップをリセットすると、３段リングカウンタ７１の出
力は全て“０”になる。次に、コントロール端子Ｃから
“０→１→０→１”のように順次信号を入力すると、波
形の立上がりで３段リングカウンタ７１を構成するフリ
ップフロップの出力端Ｑ１，Ｑ２，Ｑ３が順次“１”と
なる。出力端Ｑ１，Ｑ２，Ｑ３からの出力は夫々スイッ
チＳＷ１〜ＳＷ３のゲートが入力するので、３段リング
カウンタ７１の出力端Ｑ１、Ｑ２、Ｑ３が順次“１”に
なるにつれてスイッチＳＷ１〜ＳＷ３が順次ΟΝする。
従って、コントロール端子Ｃが“０→１→０→１”の信
号を入力すると、波形の立上がり時に順次、ノーマルモ
ード→アナログ（又はディジタル）テストモード→ディ
ジタル（又はアナログ）テストモード→ノーマルモード
と、いうようにモードを切換えることができる。Rese
t’端子は、ディジタル回路２と共通のReset’端子を用
いるか、又はパワーオンリセット回路を用いる。
【００３１】これらにより、本第３の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタは、
テストモード切り換え端子を１ピンで構成することが可
能であり、ピン数削減に有効である。
ト回路を内蔵したアナログ・ディジタル混在マスタは、
テストモード切り換え端子を１ピンで構成することが可
能であり、ピン数削減に有効である。
【００３２】
【発明の効果】以上説明したように本発明に係るテスト
回路を内蔵したアナログ・ディジタル混在マスタによれ
ば、テスト回路をアナログ回路部とディジタル回路部と
のインタフェース部分に下地として設けてあるので、テ
スト設計が容易であり、また回路に不具合が発生したと
きその不具合がアナログ回路部で発生したのかディジタ
ル回路部で発生したのかを簡単に判断することができ
る。更に、アナログ回路部及びディジタル回路部に対し
て夫々独立してテストプログラムを作成することができ
るので、そのテストプログラムにおけるバクの発生を少
なくすることができ、そのテストプログラムのデバッグ
が容易になるので、テストのためのプログラム開発期間
を著しく短縮することができる。そして、本発明では、
アナログ回路部及びディジタル回路部のテストプログラ
ムを夫々分担して作成することができるので、アナログ
技術及びディジタル技術のエキスパートが夫々独立にプ
ログラムを作成することができ、極めて効率的である。
また、Ｇ／Αのシミュレーション出力をテストパターン
に変換してディジタル回路部のテストが可能なので、ミ
スの少ないパターンを効率的に作成することができる。
また、本発明の第２の実施例で説明したように、アナロ
グ回路部とディジタル回路部との接続本数が多い場合に
おいて、アナログ回路部の端子をテスト端子として兼用
することによって端子数の削減が可能である。なお、ア
ナログ回路部をテストする場合においてディジタル回路
部の入出力端子は、レベルシフト回路を通さずにセレク
タに直接接続し本発明の第１の実施例と同様に実施でき
ることはいうまでもない。
回路を内蔵したアナログ・ディジタル混在マスタによれ
ば、テスト回路をアナログ回路部とディジタル回路部と
のインタフェース部分に下地として設けてあるので、テ
スト設計が容易であり、また回路に不具合が発生したと
きその不具合がアナログ回路部で発生したのかディジタ
ル回路部で発生したのかを簡単に判断することができ
る。更に、アナログ回路部及びディジタル回路部に対し
て夫々独立してテストプログラムを作成することができ
るので、そのテストプログラムにおけるバクの発生を少
なくすることができ、そのテストプログラムのデバッグ
が容易になるので、テストのためのプログラム開発期間
を著しく短縮することができる。そして、本発明では、
アナログ回路部及びディジタル回路部のテストプログラ
ムを夫々分担して作成することができるので、アナログ
技術及びディジタル技術のエキスパートが夫々独立にプ
ログラムを作成することができ、極めて効率的である。
また、Ｇ／Αのシミュレーション出力をテストパターン
に変換してディジタル回路部のテストが可能なので、ミ
スの少ないパターンを効率的に作成することができる。
また、本発明の第２の実施例で説明したように、アナロ
グ回路部とディジタル回路部との接続本数が多い場合に
おいて、アナログ回路部の端子をテスト端子として兼用
することによって端子数の削減が可能である。なお、ア
ナログ回路部をテストする場合においてディジタル回路
部の入出力端子は、レベルシフト回路を通さずにセレク
タに直接接続し本発明の第１の実施例と同様に実施でき
ることはいうまでもない。
【図１】本発明の第１の実施例に係るテスト回路を内蔵
したアナログ・ディジタル混在マスタを示すブロック図
である。
したアナログ・ディジタル混在マスタを示すブロック図
である。
【図２】本第１の実施例のテスト手順を示すフローチャ
ートである。
ートである。
【図３】図１に示す本第１の実施例に係るテスト回路を
内蔵したアナログ・ディジタル混在マスタを更に詳細に
示すブロック図である。
内蔵したアナログ・ディジタル混在マスタを更に詳細に
示すブロック図である。
【図４】図３に示すテスト回路を内蔵したアナログ・デ
ィジタル混在マスタにおける夫々のテストモードでの信
号伝達経路を示す説明図である。
ィジタル混在マスタにおける夫々のテストモードでの信
号伝達経路を示す説明図である。
【図５】本発明の第２の実施例に係るテスト回路を内蔵
したアナログ・ディジタル混在マスタにおけるセレクタ
部分を示すブロック図である。
したアナログ・ディジタル混在マスタにおけるセレクタ
部分を示すブロック図である。
【図６】本発明の第２の実施例に係るテスト回路を内蔵
したアナログ・ディジタル混在マスタを示すブロック図
である。
したアナログ・ディジタル混在マスタを示すブロック図
である。
【図７】本発明の第３の実施例に係るテスト回路を内蔵
したアナログ・ディジタル混在マスタを示す説明図であ
る。
したアナログ・ディジタル混在マスタを示す説明図であ
る。
【図８】従来のテスト回路を内蔵したアナログ・ディジ
タル混在マスタにおける問題点を示すための差動回路を
示す回路図である。
タル混在マスタにおける問題点を示すための差動回路を
示す回路図である。
１ ；アナログ回路 ２ ；ディジタル回路 ３，４，５，６，７ ；セレクタ Ａ・Ｔ，Ｄ・Ｔ ；テストモード端子 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ ；テスト端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/82 H01L 21/822 H01L 27/04 H03K 19/00
Claims (7)
- 【請求項１】 バイポーラデバイスをアレイ状に配置し
たアナログ回路部と、ＣＭＯＳゲートアレイからなるデ
ィジタル回路部とを備え、アナログ回路部とディジタル
回路部との間で信号を送受するノーマルモードと、テス
ト端子とアナログ回路部との間で信号を送受するアナロ
グテストモードと、テスト端子とディジタル回路部との
間で信号を送受するディジタルテストモードとを切り替
えて設定可能な半導体集積回路であって、テストモード
設定信号が印加されるテストモード切り換え端子と、前
記テストモード設定信号に応じて、ノーマルモードでは
アナログ回路部の出力信号をディジタル回路部へ出力
し、アナログテストモードではアナログ回路部の出力信
号をテスト端子に出力し、ディジタルテストモードでは
テスト端子からの入力信号をディジタル回路部へ出力す
る第１のセレクタ回路と、前記テストモード設定信号に
応じて、ノーマルモードではディジタル回路部の出力信
号をアナログ回路部へ出力し、アナログテストモードで
はテスト端子からの入力信号をアナログ回路部へ出力
し、ディジタルテストモードではディジタル回路部の出
力信号をテスト端子に出力する第２のセレクタ回路と、
小振幅の入力信号を大振幅のディジタル信号に変換して
出力するレベルシフト回路と、前記アナログ回路部の入
力端子になりかつ前記レベルシフト回路の入力端子にな
る入力ピンと、前記テストモード設定信号に応じて、ノ
ーマルモードではアナログ回路部の出力信号をディジタ
ル回路部へ出力し、ディジタルテストモードでは前記レ
ベルシフト回路から出力される信号をディジタル回路部
へ出力する第３のセレクタ回路とを有し、ノーマルモー
ドでは前記第１及び第２のセレクタ回路によりテスト端
子への信号出力が禁止されることを特徴とするテスト回
路を内蔵したアナログ・ディジタル混在マスタ。 - 【請求項２】 前記第１及び第２のセレクタ回路は、３
段リングカウンタと、この３段リングカウンタの出力に
よって切り換えられるスイッチ素子とを有することを特
徴とする請求項１に記載のテスト回路を内蔵したアナロ
グ・ディジタル混在マスタ。 - 【請求項３】 前記第１及び第２のセレクタ回路は、前
記テストモード切り換え端子に接続されプルダウンされ
た３ステートバッファを有し、電源立ち上げ時にノーマ
ルモードに設定されることを特徴とする請求項１又は２
のいずれか１項に記載のテスト回路を内蔵したアナログ
・ディジタル混在マスタ。 - 【請求項４】 前記アナログ回路部の入力端子は、差動
回路を構成するトランジスタのベースに接続されている
ことを特徴とする請求項１乃至３のいずれか１項に記載
のテスト回路を内蔵したアナログ・ディジタル混在マス
タ。 - 【請求項５】 前記小振幅の入力信号の振幅は、前記差
動回路を構成するトランジスタのエミッタ・ベース間に
逆バイアスを印加した時の破壊電圧よりも小さいことを
特徴とする請求項４記載のテスト回路を内蔵したアナロ
グ・ディジタル混在マスタ。 - 【請求項６】 前記アナログ回路部は、前記第１及び第
２のセレクタ回路に設けられたアナログスイッチのみを
介して前記テスト端子に接続されていることを特徴とす
る請求項１乃至５のいずれか１項に記載のテスト回路を
内蔵したアナログ・ディジタル混在マスタ。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
テスト回路を内蔵したアナログ・ディジタル混在マスタ
を制御する方法において、前記アナログテストモード時
に前記テスト端子と前記アナログ回路部との間の接続状
態を検証し、前記ディジタルテストモード時に前記テス
ト端子と前記ディジタル回路部との間の接続状態を検証
し、前記ノーマルモード時に前記アナログ回路部と前記
ディジタル回路部との間の接続状態を検証することを特
徴とするテスト回路を内蔵したアナログ・ディジタル混
在マスタの制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07467392A JP3180421B2 (ja) | 1992-03-30 | 1992-03-30 | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
| US08/461,542 US5506851A (en) | 1992-03-30 | 1995-06-05 | Analog-digital mixed master including therein a test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07467392A JP3180421B2 (ja) | 1992-03-30 | 1992-03-30 | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05281304A JPH05281304A (ja) | 1993-10-29 |
| JP3180421B2 true JP3180421B2 (ja) | 2001-06-25 |
Family
ID=13553985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07467392A Expired - Fee Related JP3180421B2 (ja) | 1992-03-30 | 1992-03-30 | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5506851A (ja) |
| JP (1) | JP3180421B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SK282231B6 (sk) * | 1993-11-19 | 2001-12-03 | Janssen Pharmaceutica N. V. | Farmaceutický prostriedok na liečenie psychotických porúch |
| KR0130028B1 (ko) * | 1994-09-01 | 1998-04-06 | 김광호 | 반도체 집적장치 |
| JPH08330431A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体集積回路 |
| US6750527B1 (en) | 1996-05-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method |
| JP4041156B2 (ja) * | 1996-05-30 | 2008-01-30 | 株式会社東芝 | 半導体集積回路装置の検査方法 |
| US5974578A (en) * | 1996-08-06 | 1999-10-26 | Matsushita Electronics Corporation | Integrated circuit and test method therefor |
| DE19721366A1 (de) * | 1997-05-22 | 1998-11-26 | Bosch Gmbh Robert | Elektrische Schaltungsanordnung |
| US6006147A (en) * | 1997-06-30 | 1999-12-21 | Chrysler Corporation | Translator and voltage check module for hand-held vehicle tester |
| DE19737589C1 (de) * | 1997-08-28 | 1998-11-26 | Siemens Ag | Interfaceschaltung für fullcustom- und semicustom-Taktdomänen |
| US5969562A (en) * | 1997-10-30 | 1999-10-19 | Alesis Studio Electronics, Inc. | Low noise method for interconnecting analog and digital integrated circuits |
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| JPWO2009147720A1 (ja) * | 2008-06-02 | 2011-10-20 | 株式会社アドバンテスト | 半導体ウエハ、半導体回路、試験用基板、および、試験システム |
| JP2010085230A (ja) * | 2008-09-30 | 2010-04-15 | Sanyo Electric Co Ltd | アナログディジタル混在集積回路装置 |
| CN102081120B (zh) * | 2009-11-27 | 2013-10-09 | 鸿富锦精密工业（深圳）有限公司 | 测试*** |
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