JPS5822458A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5822458A JPS5822458A JP56121585A JP12158581A JPS5822458A JP S5822458 A JPS5822458 A JP S5822458A JP 56121585 A JP56121585 A JP 56121585A JP 12158581 A JP12158581 A JP 12158581A JP S5822458 A JPS5822458 A JP S5822458A
- Authority
- JP
- Japan
- Prior art keywords
- mode
- integrated circuit
- terminal
- counter
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、多数の7リツププロツプを含む集積回路に
関する。
関する。
8個のフリップフロップを縦続接続して、入力クロック
を1/2 に分周するカウンタにおいてはその出力が
正常であるか否かをテストするためlこ少くとも2M個
のクロックを加えなければならない。
を1/2 に分周するカウンタにおいてはその出力が
正常であるか否かをテストするためlこ少くとも2M個
のクロックを加えなければならない。
例えば@1図は、D型フリップフロップFP1−PF、
を用いてN −w 4の力クンタを構成した例である。
を用いてN −w 4の力クンタを構成した例である。
このカウンタの出力状態を入力クロックだけを用いて変
更するには、26個のクロックを必要とする。従ってこ
のようなカウンタを部分回路として含み、その出力ある
いは各ノードN* a Nl #・・・の信号が他の
部分回路の入力となっている論理INを構成する集積回
路に右いては、その集積回路の動作をテストする場合。
更するには、26個のクロックを必要とする。従ってこ
のようなカウンタを部分回路として含み、その出力ある
いは各ノードN* a Nl #・・・の信号が他の
部分回路の入力となっている論理INを構成する集積回
路に右いては、その集積回路の動作をテストする場合。
カウンタがないものに比べてテストパターン数が21倍
となってしIう、何故なら、カウンタの出力が入力され
る上記他の部分回路に1つのつ 状態を設定するために、力みy′夕に対して2M個のク
ロックを加えな9ければならないからである。このため
、N%大きいカフyりを含む集積、回路をテストする場
合には、テスト所要時間が非現実的に長くなってしまう
場合がある。
となってしIう、何故なら、カウンタの出力が入力され
る上記他の部分回路に1つのつ 状態を設定するために、力みy′夕に対して2M個のク
ロックを加えな9ければならないからである。このため
、N%大きいカフyりを含む集積、回路をテストする場
合には、テスト所要時間が非現実的に長くなってしまう
場合がある。
この発明は、多数のフリップフロップを含む集積回路に
おいて、フリップフロップの接続状態を切換えることに
より論理機能の多様化を可能とし、特にカウンタを部分
回路として含む論理回路を構成する場合にその論理回路
のテスト所要時間の短縮化を可能とした集積回路を提供
するものである。
おいて、フリップフロップの接続状態を切換えることに
より論理機能の多様化を可能とし、特にカウンタを部分
回路として含む論理回路を構成する場合にその論理回路
のテスト所要時間の短縮化を可能とした集積回路を提供
するものである。
この発明は、多数のフリップフロップを含む集積回路に
おいて%第1のモードでカウンタを構成し、第2のモー
ドでシフトレジスタを構成するように前記多数のフリッ
プフロップの接続を切換えるスイッチ素子群と、これら
スイッチ素子群を制御するモード切換端子と、前記シフ
トレジスタに外部信号を入力する端子とを備えたことを
特徴とする。この発明によれば一論理機能の多様化が図
られ、特に第1のモードを。
おいて%第1のモードでカウンタを構成し、第2のモー
ドでシフトレジスタを構成するように前記多数のフリッ
プフロップの接続を切換えるスイッチ素子群と、これら
スイッチ素子群を制御するモード切換端子と、前記シフ
トレジスタに外部信号を入力する端子とを備えたことを
特徴とする。この発明によれば一論理機能の多様化が図
られ、特に第1のモードを。
カウンタを部分回路として含む輪環−路を構成するノー
マルそ−ドとしたとき、11A2のモードをテストモー
ドとして上記論no路のテスト所要時間を大幅に短縮す
るこdができる。
マルそ−ドとしたとき、11A2のモードをテストモー
ドとして上記論no路のテスト所要時間を大幅に短縮す
るこdができる。
IJ!2図はこの発明の原理説明図で、第1図に示すカ
ウンタのフリップフロップの接続状1IJt−変更して
シフトレジスタとしたものである。即ち集積回路のIl
lのモードでは!1!1図のようなカフyfを構成し、
第2のモードではこれを第2図のようなシフトレジスタ
として動作させる。
ウンタのフリップフロップの接続状1IJt−変更して
シフトレジスタとしたものである。即ち集積回路のIl
lのモードでは!1!1図のようなカフyfを構成し、
第2のモードではこれを第2図のようなシフトレジスタ
として動作させる。
このシフトレジスタは外部信号とクロックにより、出力
およびノードN1〜N、の信号を任意の状態に設定する
ことが容易である。このシフトレジスタの出力を他の舖
分励路の入力として、この他の部分回路の入力状11を
設定ないし変更する場合、必要なりロック数は4個であ
る。一般的にN段の場合について出力状態を設定するに
必要なりロック数を比べると、llIl図のカウンタ構
成の場合に対してN/2”となる、従って、N1のモー
ドをノーマルモードとしたとき、第2のモードをテスト
そ−ドにおいて必要とされるクロック数が大幅に少なく
なり、外部信号を考慮したとしても、集積回路のテスト
所要時間は大@にmixされることになる。
およびノードN1〜N、の信号を任意の状態に設定する
ことが容易である。このシフトレジスタの出力を他の舖
分励路の入力として、この他の部分回路の入力状11を
設定ないし変更する場合、必要なりロック数は4個であ
る。一般的にN段の場合について出力状態を設定するに
必要なりロック数を比べると、llIl図のカウンタ構
成の場合に対してN/2”となる、従って、N1のモー
ドをノーマルモードとしたとき、第2のモードをテスト
そ−ドにおいて必要とされるクロック数が大幅に少なく
なり、外部信号を考慮したとしても、集積回路のテスト
所要時間は大@にmixされることになる。
tたマイクロブaヤッチ等においては、プログラムカラ
ンタの状mを強制的に変えることにより必要なマイクロ
命令を実行させる場合がある。こQノ場合−通常はセッ
ト、リセット趨子付のカフνりを使用しているが、ビッ
トととIζζセラ#リセットの指定をする必要があるた
めに多くの制御端子を要する。これに対しこの発明を用
いて動作モードを切換え得るようにして2けば、外部入
力1子とモード切換端子だけで容易に上記したマイクロ
命令の実行が可能となる。
ンタの状mを強制的に変えることにより必要なマイクロ
命令を実行させる場合がある。こQノ場合−通常はセッ
ト、リセット趨子付のカフνりを使用しているが、ビッ
トととIζζセラ#リセットの指定をする必要があるた
めに多くの制御端子を要する。これに対しこの発明を用
いて動作モードを切換え得るようにして2けば、外部入
力1子とモード切換端子だけで容易に上記したマイクロ
命令の実行が可能となる。
lN3図はこの発明の一実施例の集積回路におけるカウ
ンタSを示すものである。ノーマルモードで1111図
に示すカウンタを構成し、テストそ一ドで1112因に
示すシフトレジスタを構成するように、各ブリップフロ
ップの接続状、I!18切換えるスイッチ素子としての
M08トランジスタT t s 〜T@a bc %
*;〜’lh e Tst〜%a e T4s
−Ir4a およびインバータIを付加している。ま
た従来にない外部端子として、上記トランジスタを制御
するモード切換端子8.およびシフトレジスタにテスト
信号をスキャンイyするスキャンイン端子8諺を付加し
ている。クロックは内部クロック、外部クロックいずれ
でもよい。
ンタSを示すものである。ノーマルモードで1111図
に示すカウンタを構成し、テストそ一ドで1112因に
示すシフトレジスタを構成するように、各ブリップフロ
ップの接続状、I!18切換えるスイッチ素子としての
M08トランジスタT t s 〜T@a bc %
*;〜’lh e Tst〜%a e T4s
−Ir4a およびインバータIを付加している。ま
た従来にない外部端子として、上記トランジスタを制御
するモード切換端子8.およびシフトレジスタにテスト
信号をスキャンイyするスキャンイン端子8諺を付加し
ている。クロックは内部クロック、外部クロックいずれ
でもよい。
このような構成として1モ一ド切換信号′01゜”1″
により動作モードを切換える。いま、スイッチ素子とし
てのMO8)ランジスタをnチャネル、Rタイプとする
と一モード切換偏号が′θ1(低レベル)のとき、T1
1〜”s * il、にび−1〜%4がオフeT11〜
Tsaおよび?41〜T’sがオンとなって第1図のカ
ウンタが構成される。これかノーマルモードである。テ
ストモードではモード切換信号をN1′″(ii!ii
lル)とする、これによりT1.〜T14および一1〜
1番がオン、T1□γ’44 Mよび一3〜Ir、aが
オフとなり、t!J2図のシフトレジスタが構成される
。従って適尚なスキャンイン信号とクロック入力による
シフトレジスタ勤作で容1に集積回路のテストパターン
を設定することができる。
により動作モードを切換える。いま、スイッチ素子とし
てのMO8)ランジスタをnチャネル、Rタイプとする
と一モード切換偏号が′θ1(低レベル)のとき、T1
1〜”s * il、にび−1〜%4がオフeT11〜
Tsaおよび?41〜T’sがオンとなって第1図のカ
ウンタが構成される。これかノーマルモードである。テ
ストモードではモード切換信号をN1′″(ii!ii
lル)とする、これによりT1.〜T14および一1〜
1番がオン、T1□γ’44 Mよび一3〜Ir、aが
オフとなり、t!J2図のシフトレジスタが構成される
。従って適尚なスキャンイン信号とクロック入力による
シフトレジスタ勤作で容1に集積回路のテストパターン
を設定することができる。
以上説明したようにこの発明によれば、多数のフリップ
プロップを含む集積口路において、フラップフロップの
接続状態を切換えて論理機能の多様化を図ることができ
る。特にカウンタを部分回路として含む論m■路を構成
するのをノーマルモードとしたとき、テストモードでシ
フトレジスタに切換えることによりtテスト所要時間を
大幅に短縮することができる。しかも−動作モードの切
換えのために付加する素子はわずかであり、外部端子と
してもモード切換端子と外部信号の入力端子の2つが増
えるだけであって、集積回路全体の構成はそれ程複雑に
ならない。
プロップを含む集積口路において、フラップフロップの
接続状態を切換えて論理機能の多様化を図ることができ
る。特にカウンタを部分回路として含む論m■路を構成
するのをノーマルモードとしたとき、テストモードでシ
フトレジスタに切換えることによりtテスト所要時間を
大幅に短縮することができる。しかも−動作モードの切
換えのために付加する素子はわずかであり、外部端子と
してもモード切換端子と外部信号の入力端子の2つが増
えるだけであって、集積回路全体の構成はそれ程複雑に
ならない。
なお以上ではDgフリッププロップを用いた場合を説明
したが、この発明は他の例えばJ−にフラップフロップ
を用いた場合にも同様に適用できる。
したが、この発明は他の例えばJ−にフラップフロップ
を用いた場合にも同様に適用できる。
131図はD型フリップフロップを用いたカウンタを示
す図、!!2図はその接続状態を変更し六シフトレジス
タを示す図−第3図はこの発明の一実施例の集積回路に
おけるカウンタ部を示す図である。 FF、〜FF、・・・D型フリップフロップ1T3.〜
T1.、 “Tll 〜T8番 、“T11〜7
1番 、 Tl1−’1.易・・・MO8)ランジス
タ(スイツ?票子)bat”モード切換端子、8嘗・・
・スキャンイン端子。 出願人代理人弁理土鈴江武彦
す図、!!2図はその接続状態を変更し六シフトレジス
タを示す図−第3図はこの発明の一実施例の集積回路に
おけるカウンタ部を示す図である。 FF、〜FF、・・・D型フリップフロップ1T3.〜
T1.、 “Tll 〜T8番 、“T11〜7
1番 、 Tl1−’1.易・・・MO8)ランジス
タ(スイツ?票子)bat”モード切換端子、8嘗・・
・スキャンイン端子。 出願人代理人弁理土鈴江武彦
Claims (1)
- 【特許請求の範囲】 α) 多数のブリッププロップを含む集積回路に詔いて
、第1のモードでカウンタを構成し@2のモードでレフ
トレジスタを構成するように前記多数のフリップフリッ
プの*aを切換えるスイッチ素子群と、このスイッチ素
子群を制御するそ一ド切換端子と%前記レフトレジスタ
に外部信号を入力する端子とを備えたことを特徴とする
一積口路。 0) 第1のモードは多数のフリップフロップからなる
カラyりを部分回路として含む論理(2)路を構成する
ノーマルモードであり、11112のモードは上記論1
16路の動作テストを行うテストモードであって1シフ
トレジスターと外部信号を入力する端子はテスト信号の
スキャンイン端子である特許請求のllI!lI1項記
載の集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56121585A JPS5822458A (ja) | 1981-08-03 | 1981-08-03 | 集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56121585A JPS5822458A (ja) | 1981-08-03 | 1981-08-03 | 集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5822458A true JPS5822458A (ja) | 1983-02-09 |
Family
ID=14814879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56121585A Pending JPS5822458A (ja) | 1981-08-03 | 1981-08-03 | 集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5822458A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60193474A (ja) * | 1984-02-21 | 1985-10-01 | ミエツチスラーフ ミロースキ | デジタル式の繰返し率平均化回路 |
JPS63312722A (ja) * | 1987-06-16 | 1988-12-21 | Sanyo Electric Co Ltd | デジタル回路 |
JPS6468843A (en) * | 1987-09-10 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Test mode setting circuit |
JP2020047989A (ja) * | 2018-09-14 | 2020-03-26 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその制御方法 |
-
1981
- 1981-08-03 JP JP56121585A patent/JPS5822458A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60193474A (ja) * | 1984-02-21 | 1985-10-01 | ミエツチスラーフ ミロースキ | デジタル式の繰返し率平均化回路 |
JPH0510108B2 (ja) * | 1984-02-21 | 1993-02-08 | Mirowski Mieczyslaw | |
JPS63312722A (ja) * | 1987-06-16 | 1988-12-21 | Sanyo Electric Co Ltd | デジタル回路 |
JPS6468843A (en) * | 1987-09-10 | 1989-03-14 | Matsushita Electric Ind Co Ltd | Test mode setting circuit |
JP2020047989A (ja) * | 2018-09-14 | 2020-03-26 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその制御方法 |
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