JPH05281304A - テスト回路を内蔵したアナログ・ディジタル混在マスタ - Google Patents
テスト回路を内蔵したアナログ・ディジタル混在マスタInfo
- Publication number
- JPH05281304A JPH05281304A JP4074673A JP7467392A JPH05281304A JP H05281304 A JPH05281304 A JP H05281304A JP 4074673 A JP4074673 A JP 4074673A JP 7467392 A JP7467392 A JP 7467392A JP H05281304 A JPH05281304 A JP H05281304A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- analog
- digital
- master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 104
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 17
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 8
- 238000010998 test method Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000013101 initial test Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000013341 scale-up Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/3167—Testing of combined analog and digital circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 Βi−CΜΟSアナログ・ディジタル混在L
SΙにおけるテスト回路を内蔵したアナログ・ディジタ
ル混在マスタにおいて、テストが容易に行なえるように
し、かつそのテストのためのプログラム開発期間を著し
く短縮する。 【構成】 アナログ回路1とディジタル回路2とは、セ
レクタ3〜7を介して相互に接続される。またテスト端
子T3〜T5もセレクタ3〜7を介してアナログ回路1
又はディジタル回路2に接続される。セレクタ3〜7に
おける各種接続は、テストモード端子A・T及び端子D
・Tに印加される信号によって制御され、各種テストモ
ードに対応して切り換えられる。
SΙにおけるテスト回路を内蔵したアナログ・ディジタ
ル混在マスタにおいて、テストが容易に行なえるように
し、かつそのテストのためのプログラム開発期間を著し
く短縮する。 【構成】 アナログ回路1とディジタル回路2とは、セ
レクタ3〜7を介して相互に接続される。またテスト端
子T3〜T5もセレクタ3〜7を介してアナログ回路1
又はディジタル回路2に接続される。セレクタ3〜7に
おける各種接続は、テストモード端子A・T及び端子D
・Tに印加される信号によって制御され、各種テストモ
ードに対応して切り換えられる。
Description
【0001】
【産業上の利用分野】本発明は、テスト回路を内蔵した
アナログ・ディジタル混在マスタに関し、特にΒi−C
ΜΟSアナログ・ディジタル混在LSΙにおけるテスト
回路を内蔵した下地固定型のアナログ・ディジタル混在
マスタに関する。
アナログ・ディジタル混在マスタに関し、特にΒi−C
ΜΟSアナログ・ディジタル混在LSΙにおけるテスト
回路を内蔵した下地固定型のアナログ・ディジタル混在
マスタに関する。
【0002】
【従来の技術】近年、アナログ・ディジタル混在LSΙ
は、Βi−CΜΟSプロセスの展開に伴って大規模かつ
高精度のアナログ回路と大規模な論理回路とを同一チッ
プ上に集積化することが可能となってきた。これに伴っ
てアナログ・ディジタル混在LSΙにおけるアナログ回
路部に対しては、高速化,低雑音化及び低消費電力化が
要求され、Α/D,D/Αコンバータやフィルター等を
取り込んで大規模化してきている。一方、ディジタル回
路部については、大規模化及び高速化が急速に進んでい
る。アナログ・ディジタル混在LSΙを開発する方式と
して、従来はアナログ回路を手設計しディジタル回路を
スタンダードセル方式で設計して両方を同一チップ上に
集積化する方法が広く採用されてきた。しかし、この方
法では、設計にはバリエーションがあるものの開発期間
が長くなり開発費用が高くなることは避けられない。
は、Βi−CΜΟSプロセスの展開に伴って大規模かつ
高精度のアナログ回路と大規模な論理回路とを同一チッ
プ上に集積化することが可能となってきた。これに伴っ
てアナログ・ディジタル混在LSΙにおけるアナログ回
路部に対しては、高速化,低雑音化及び低消費電力化が
要求され、Α/D,D/Αコンバータやフィルター等を
取り込んで大規模化してきている。一方、ディジタル回
路部については、大規模化及び高速化が急速に進んでい
る。アナログ・ディジタル混在LSΙを開発する方式と
して、従来はアナログ回路を手設計しディジタル回路を
スタンダードセル方式で設計して両方を同一チップ上に
集積化する方法が広く採用されてきた。しかし、この方
法では、設計にはバリエーションがあるものの開発期間
が長くなり開発費用が高くなることは避けられない。
【0003】上記、従来のアナログ・ディジタル混在L
SΙの欠点を補う開発方法としては、下地固定型のアナ
ログ・ディジタル混在マスタ方式がある。この方式は、
トランジスタ,抵抗及び容量等の素子をアレイ状に配置
したアナログマスタとG/Αとを同一チップ上に構成し
たものであり、開発期間及び開発費用とも大幅に削減す
ることができる。また、開発期間の短縮に伴って、回路
動作に不具合が発生したときの原因解析が重要となって
きており、回路の複雑化に伴って素子に不具合があった
ときにこのチップを除去するためのテスト方法が一層重
要なものとなってきている。
SΙの欠点を補う開発方法としては、下地固定型のアナ
ログ・ディジタル混在マスタ方式がある。この方式は、
トランジスタ,抵抗及び容量等の素子をアレイ状に配置
したアナログマスタとG/Αとを同一チップ上に構成し
たものであり、開発期間及び開発費用とも大幅に削減す
ることができる。また、開発期間の短縮に伴って、回路
動作に不具合が発生したときの原因解析が重要となって
きており、回路の複雑化に伴って素子に不具合があった
ときにこのチップを除去するためのテスト方法が一層重
要なものとなってきている。
【0004】従来、小規模アナログ・ディジタル混在L
SΙにおいては、アナログ部とディジタル部を明確に分
離せずにテストをしている。即ち、設計者は、アナログ
信号とディジタル信号とを夫々アナログ回路とディジタ
ル回路とに入力し手計算又はシミュレーションによって
アナログ回路からの出力値及びディジタル回路からの出
力パターンを求めている。
SΙにおいては、アナログ部とディジタル部を明確に分
離せずにテストをしている。即ち、設計者は、アナログ
信号とディジタル信号とを夫々アナログ回路とディジタ
ル回路とに入力し手計算又はシミュレーションによって
アナログ回路からの出力値及びディジタル回路からの出
力パターンを求めている。
【0005】
【発明が解決しようとする課題】しかしながら、上述し
た従来のアナログ・ディジタル混在LSΙのテスト方法
では、そのテスト方法のためのテストプログラムを作成
するには、アナログ回路部及びディジタル回路部全体に
渡った詳細な理解が必要であり、またテストプログラム
も複雑化するとういう問題点がある。通常、大規模アナ
ログ・ディジタル混在LSΙの開発においては、アナロ
グ部の設計とディジタル部の設計とを夫々別の設計者が
分担して行なうのが通例であり、全体の動作を詳細に理
解してテストプログラムを組むのは開発体制の上からも
困難である。
た従来のアナログ・ディジタル混在LSΙのテスト方法
では、そのテスト方法のためのテストプログラムを作成
するには、アナログ回路部及びディジタル回路部全体に
渡った詳細な理解が必要であり、またテストプログラム
も複雑化するとういう問題点がある。通常、大規模アナ
ログ・ディジタル混在LSΙの開発においては、アナロ
グ部の設計とディジタル部の設計とを夫々別の設計者が
分担して行なうのが通例であり、全体の動作を詳細に理
解してテストプログラムを組むのは開発体制の上からも
困難である。
【0006】また、テストプログラムが複雑化するに伴
いそのテストプログラムのデバックを完全に行なうこと
が困難となり、テストプログラムを安定化するのに長期
間を要するようになってきている。従って、上述した従
来のアナログ・ディジタル混在LSΙのテスト方法は、
開発期間を最優先とするような下地固定理アナログ・デ
ジタル混在マスタに対しては不向きといえる。
いそのテストプログラムのデバックを完全に行なうこと
が困難となり、テストプログラムを安定化するのに長期
間を要するようになってきている。従って、上述した従
来のアナログ・ディジタル混在LSΙのテスト方法は、
開発期間を最優先とするような下地固定理アナログ・デ
ジタル混在マスタに対しては不向きといえる。
【0007】更に、上述した従来のアナログ・ディジタ
ル混在LSΙのテスト方法では、回路動作に不具合が発
生した際、アナログ回路部に問題があるのか、又はディ
ジタル回路部に問題があるのかを判断することが容易で
ないとういう問題点もある。
ル混在LSΙのテスト方法では、回路動作に不具合が発
生した際、アナログ回路部に問題があるのか、又はディ
ジタル回路部に問題があるのかを判断することが容易で
ないとういう問題点もある。
【0008】本発明はかかる問題点に鑑みてなされたも
のであって、Βi−CΜΟSアナログ・ディジタル混在
LSΙにおけるテスト回路を内蔵した下地固定型のアナ
ログ・ディジタル混在マスタにおいて、テストを容易に
行なうことができ、かつそのテストのためのプログラム
開発期間を著しく短縮することができるアナログ・ディ
ジタル混在マスタを提供することを目的とする。
のであって、Βi−CΜΟSアナログ・ディジタル混在
LSΙにおけるテスト回路を内蔵した下地固定型のアナ
ログ・ディジタル混在マスタにおいて、テストを容易に
行なうことができ、かつそのテストのためのプログラム
開発期間を著しく短縮することができるアナログ・ディ
ジタル混在マスタを提供することを目的とする。
【0009】
【課題を解決するための手段】本発明に係るテスト回路
を内蔵したアナログ・ディジタル混在マスタは、バイポ
ーラデバイスをアレイ状に配置したアナログ回路部と、
CΜΟSゲートアレイからなるディジタル回路部とを有
する半導体集積回路において、前記アナログ回路部と前
記ディジタル回路部との接続状態を切り換える複数のセ
レクタ回路と、この複数のセレクタ回路を制御する信号
が印加されるテストモード切り換え端子とを有すること
を特徴とする。
を内蔵したアナログ・ディジタル混在マスタは、バイポ
ーラデバイスをアレイ状に配置したアナログ回路部と、
CΜΟSゲートアレイからなるディジタル回路部とを有
する半導体集積回路において、前記アナログ回路部と前
記ディジタル回路部との接続状態を切り換える複数のセ
レクタ回路と、この複数のセレクタ回路を制御する信号
が印加されるテストモード切り換え端子とを有すること
を特徴とする。
【0010】
【作用】本発明に係るテスト回路を内蔵したアナログ・
ディジタル混在マスタにおいては、Βi−CΜΟSアナ
ログ・ディジタル混在LSΙにおいて、セレクタ回路
は、アナログ回路部とディジタル回路部とのインタフェ
ースとして機能して、アナログ回路部からディジタル回
路部に信号を送る、ディジタル回路部からアナログ回路
部に信号を送る、及びテスト端子からアナログ回路部又
はディジタル回路部に信号を送るというような動作を
し、この動作はテストモード切り換え端子に印加される
信号によって制御される。これらにより、本発明に係る
テスト回路を内蔵したアナログ・ディジタル混在マスタ
は、テストモード切り換え端子に印加する信号に応じ
て、アナログ回路部及びディジタル回路部を夫々独立に
テストすることができ、またアナログ回路部及びディジ
タル回路部の相互の接続状態をもテストすることができ
る。従って、本発明に係るテスト回路を内蔵したアナロ
グ・ディジタル混在マスタは、不具合が発生したときそ
の不具合がアナログ回路部で発生したのかディジタル回
路部で発生したのかを簡単に判断することができ、更
に、アナログ回路部及びディジタル回路部に対して夫々
独立してテストプログラムを作成することができる。
ディジタル混在マスタにおいては、Βi−CΜΟSアナ
ログ・ディジタル混在LSΙにおいて、セレクタ回路
は、アナログ回路部とディジタル回路部とのインタフェ
ースとして機能して、アナログ回路部からディジタル回
路部に信号を送る、ディジタル回路部からアナログ回路
部に信号を送る、及びテスト端子からアナログ回路部又
はディジタル回路部に信号を送るというような動作を
し、この動作はテストモード切り換え端子に印加される
信号によって制御される。これらにより、本発明に係る
テスト回路を内蔵したアナログ・ディジタル混在マスタ
は、テストモード切り換え端子に印加する信号に応じ
て、アナログ回路部及びディジタル回路部を夫々独立に
テストすることができ、またアナログ回路部及びディジ
タル回路部の相互の接続状態をもテストすることができ
る。従って、本発明に係るテスト回路を内蔵したアナロ
グ・ディジタル混在マスタは、不具合が発生したときそ
の不具合がアナログ回路部で発生したのかディジタル回
路部で発生したのかを簡単に判断することができ、更
に、アナログ回路部及びディジタル回路部に対して夫々
独立してテストプログラムを作成することができる。
【0011】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【0012】図1は、本発明の第1の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタを示
すブロック図である。図1に示すように本第1の実施例
に係るテスト回路を内蔵したアナログ・ディジタル混在
マスタは、バイポーラデバイスをアレイ状に配置したア
ナログ回路1と、CΜΟSゲートアレイからなるディジ
タル回路2と、セレクタ3,4,5,6,7,8と、各
種の信号線とで構成されている。アナログ回路1とディ
ジタル回路2とは、各種の信号線により直接接続されて
いるのではなく、セレクタ3,4,5,6,7,8(及
びセレクタの類似動作をする回路)を介して相互に接続
されている。本実施例では上記各種の信号線は、ΙC外
部からアナログ回路1への入力ピンであるピン(Α)
群、アナログ回路1からΙC外部への出力ピンであるピ
ン(B)群、ΙC外部からディジタル回路2への入力ピ
ンであるピン(C)群、ディジタル回路2からΙC外部
への出力ピンであるピン(D)群、アナログ回路1から
ディジタル回路2に伝達する内部信号配線(本実施例で
は2本と仮定している)、及びディジタル回路2からア
ナログ回路1に伝達する内部信号配線(本実施例では3
本と仮定している)の6種類である。
ト回路を内蔵したアナログ・ディジタル混在マスタを示
すブロック図である。図1に示すように本第1の実施例
に係るテスト回路を内蔵したアナログ・ディジタル混在
マスタは、バイポーラデバイスをアレイ状に配置したア
ナログ回路1と、CΜΟSゲートアレイからなるディジ
タル回路2と、セレクタ3,4,5,6,7,8と、各
種の信号線とで構成されている。アナログ回路1とディ
ジタル回路2とは、各種の信号線により直接接続されて
いるのではなく、セレクタ3,4,5,6,7,8(及
びセレクタの類似動作をする回路)を介して相互に接続
されている。本実施例では上記各種の信号線は、ΙC外
部からアナログ回路1への入力ピンであるピン(Α)
群、アナログ回路1からΙC外部への出力ピンであるピ
ン(B)群、ΙC外部からディジタル回路2への入力ピ
ンであるピン(C)群、ディジタル回路2からΙC外部
への出力ピンであるピン(D)群、アナログ回路1から
ディジタル回路2に伝達する内部信号配線(本実施例で
は2本と仮定している)、及びディジタル回路2からア
ナログ回路1に伝達する内部信号配線(本実施例では3
本と仮定している)の6種類である。
【0013】また、セレクタ3〜7の切り換え用として
テストモード端子A・T及びD・Tを設けてある。セレ
クタ3〜8を構成する回路素子は、アナログ回路1及び
ディジタル回路2から独立して設けているので、回路設
計者にとって設計上の制約にはならない。更に、テスト
信号が入出力されるテスト端子T1,T2,T3,T
4,T5が設けられている。
テストモード端子A・T及びD・Tを設けてある。セレ
クタ3〜8を構成する回路素子は、アナログ回路1及び
ディジタル回路2から独立して設けているので、回路設
計者にとって設計上の制約にはならない。更に、テスト
信号が入出力されるテスト端子T1,T2,T3,T
4,T5が設けられている。
【0014】次に、上述の如く構成された本第1の実施
例に係るテスト回路を内蔵したアナログ・ディジタル混
在マスタの動作について説明する。図2は、本第1の実
施例のテスト手順を示すフローチャートである。先ず、
初期テストとして、オープン,ショート及びトランジス
タ,抵抗等のデバイスチェックをする(S1)。次に、
アナログ回路1のテストをする(S2)。最後にディジ
タル回路2のテストをする(S3)。
例に係るテスト回路を内蔵したアナログ・ディジタル混
在マスタの動作について説明する。図2は、本第1の実
施例のテスト手順を示すフローチャートである。先ず、
初期テストとして、オープン,ショート及びトランジス
タ,抵抗等のデバイスチェックをする(S1)。次に、
アナログ回路1のテストをする(S2)。最後にディジ
タル回路2のテストをする(S3)。
【0015】テストモード端子A・T及びD・Tに対す
る各モードの関係は、下記表1で表わされる。
る各モードの関係は、下記表1で表わされる。
【0016】
【表1】
【0017】上記表1を参照して本第1の実施例の動作
を詳細に説明する。最初にノーマルモードに設定される
が、このモードは、通常のΙC動作モードであり、アナ
ログ回路1からディジタル回路2へ、また逆にディジタ
ル回路2からアナログ回路1へ信号が伝達される。この
とき各テスト端子T1〜T5には信号が伝達されず、こ
のためテストピンからアナログ回路1への信号飛込みに
よる雑音特性等の特性が劣化することは生じない。次に
アナログテストモードでは、アナログ回路1からの信号
をセレクタ3,4を介してテスト端子T1,T2に出力
し、テスト端子T3〜T5からセレクタ5〜7を介して
ディジタル信号をアナログ回路1に入力する。従って、
アナログ回路1をディジタル回路2から完全に切り離し
てテストすることができる。同様に、ディジタルテスト
モードでは、テスト端子T1,T2から入力されたディ
ジタル信号は、セレクタ3,4を介してディジタル回路
2に入力される。一方、ディジタル回路2の出力は、セ
レクタ5〜7を介してテスト端子T3〜T5に出力され
る。
を詳細に説明する。最初にノーマルモードに設定される
が、このモードは、通常のΙC動作モードであり、アナ
ログ回路1からディジタル回路2へ、また逆にディジタ
ル回路2からアナログ回路1へ信号が伝達される。この
とき各テスト端子T1〜T5には信号が伝達されず、こ
のためテストピンからアナログ回路1への信号飛込みに
よる雑音特性等の特性が劣化することは生じない。次に
アナログテストモードでは、アナログ回路1からの信号
をセレクタ3,4を介してテスト端子T1,T2に出力
し、テスト端子T3〜T5からセレクタ5〜7を介して
ディジタル信号をアナログ回路1に入力する。従って、
アナログ回路1をディジタル回路2から完全に切り離し
てテストすることができる。同様に、ディジタルテスト
モードでは、テスト端子T1,T2から入力されたディ
ジタル信号は、セレクタ3,4を介してディジタル回路
2に入力される。一方、ディジタル回路2の出力は、セ
レクタ5〜7を介してテスト端子T3〜T5に出力され
る。
【0018】図3は、図1に示す本第1の実施例に係る
テスト回路を内蔵したアナログ・ディジタル混在マスタ
を更に詳細に示すブロック図である。図3において、3
ステートバッファ33〜37,1a〜5a及び1b〜5
bは、図1におけるセレクタ3〜7に対応するものであ
る。本第1の実施例では、アナログ回路1とディジタル
回路2とのインタフェース信号は全てディジタル信号で
あると想定している。
テスト回路を内蔵したアナログ・ディジタル混在マスタ
を更に詳細に示すブロック図である。図3において、3
ステートバッファ33〜37,1a〜5a及び1b〜5
bは、図1におけるセレクタ3〜7に対応するものであ
る。本第1の実施例では、アナログ回路1とディジタル
回路2とのインタフェース信号は全てディジタル信号で
あると想定している。
【0019】先ず最初にノーマルモードでは、テストモ
ード端子Α・T,D・Tが共に“0”に設定され、3ス
テートバッファ33,34は共にΟΝし、アナログ回路
1からの信号がバッファ1段を介してディジタル回路2
に伝達される。このとき、3ステートバッファ1a及び
1bは共にハイインピーダンス(以下HZと記す)とな
り、テスト端子T1,T2にディジタル信号は出力され
ない。一方、3ステートバッファ35〜37はΟΝし、
ディジタル回路2からアナログ回路1へはバッファ1段
を介して信号が伝達される。テスト端子T3〜T5に出
力端が接続されている3ステートバッファ3a,3b,
3cは、テスト端子T1〜T2に出力端が接続されてい
る3ステートバッファと同様に、いずれもHZとなり、
テスト端子T3〜T5に信号は出力されない。従って、
ノーマルモードでは、全てのテストピンにおいてインタ
ーフェース部の信号は出力されない。なお、3ステート
バッファ1a〜5a,1b〜5bは、プルダウンされて
おり電源が立ち上がると自動的にノーマルモードにセッ
トされる。
ード端子Α・T,D・Tが共に“0”に設定され、3ス
テートバッファ33,34は共にΟΝし、アナログ回路
1からの信号がバッファ1段を介してディジタル回路2
に伝達される。このとき、3ステートバッファ1a及び
1bは共にハイインピーダンス(以下HZと記す)とな
り、テスト端子T1,T2にディジタル信号は出力され
ない。一方、3ステートバッファ35〜37はΟΝし、
ディジタル回路2からアナログ回路1へはバッファ1段
を介して信号が伝達される。テスト端子T3〜T5に出
力端が接続されている3ステートバッファ3a,3b,
3cは、テスト端子T1〜T2に出力端が接続されてい
る3ステートバッファと同様に、いずれもHZとなり、
テスト端子T3〜T5に信号は出力されない。従って、
ノーマルモードでは、全てのテストピンにおいてインタ
ーフェース部の信号は出力されない。なお、3ステート
バッファ1a〜5a,1b〜5bは、プルダウンされて
おり電源が立ち上がると自動的にノーマルモードにセッ
トされる。
【0020】次に、アナログ・テストモードでは、テス
トモード端子Α・Tが“1”,テストモード端子D・T
が“0”に設定される。従って、3ステートバッファ3
3,34,1a,2aがΟΝするため、アナログ回路1
からの信号はテスト端子T1,T2に出力される。一
方、3ステートバッファ35〜37はHZ、3ステート
バッファ3b,4b,5bはΟΝとなるため、テスト端
子T3〜T5に印加された信号はバッファ1段を介して
アナログ回路1に入力される。
トモード端子Α・Tが“1”,テストモード端子D・T
が“0”に設定される。従って、3ステートバッファ3
3,34,1a,2aがΟΝするため、アナログ回路1
からの信号はテスト端子T1,T2に出力される。一
方、3ステートバッファ35〜37はHZ、3ステート
バッファ3b,4b,5bはΟΝとなるため、テスト端
子T3〜T5に印加された信号はバッファ1段を介して
アナログ回路1に入力される。
【0021】最後にディジタル・テストモードでは、テ
ストモード端子Α・Tが“0”、テストモード端子D・
Tが“1”に設定される。従って、3ステートバッファ
33,34はHZ、3ステートバッファ1b,2bはO
Nとなるため、テスト端子T1,T2に印加された信号
はバッファ1段を介してディジタル回路2に入力され
る。一方、3ステートバッファ35〜37及び3a,4
a,5aはONするため、ディジタル回路2から出力さ
れるの信号はテスト端子T3〜T5に出力される。
ストモード端子Α・Tが“0”、テストモード端子D・
Tが“1”に設定される。従って、3ステートバッファ
33,34はHZ、3ステートバッファ1b,2bはO
Nとなるため、テスト端子T1,T2に印加された信号
はバッファ1段を介してディジタル回路2に入力され
る。一方、3ステートバッファ35〜37及び3a,4
a,5aはONするため、ディジタル回路2から出力さ
れるの信号はテスト端子T3〜T5に出力される。
【0022】図4は、図3に示すテスト回路を内蔵した
アナログ・ディジタル混在マスタにおける、夫々のテス
トモードでの信号伝達経路を示す説明図である。アナロ
グ・テストモードにおいてパスすれば(ア)の回路接続
が検証される。さらにディジタル・テストモードにおい
てパスすれば(イ)の回路接続が検証される。従って、
(ア)及び(イ)の結果より、アナログ回路1及びディ
ジタル回路2の夫々のテストを単独に行えば夫々の部分
のテストをすることができ、更に(ウ)の回路接続をテ
ストすることにより、アナログ回路1とディジタル回路
2との相互接続のテストとをすることができ、LSΙチ
ップ全体の動作を保障することができる。
アナログ・ディジタル混在マスタにおける、夫々のテス
トモードでの信号伝達経路を示す説明図である。アナロ
グ・テストモードにおいてパスすれば(ア)の回路接続
が検証される。さらにディジタル・テストモードにおい
てパスすれば(イ)の回路接続が検証される。従って、
(ア)及び(イ)の結果より、アナログ回路1及びディ
ジタル回路2の夫々のテストを単独に行えば夫々の部分
のテストをすることができ、更に(ウ)の回路接続をテ
ストすることにより、アナログ回路1とディジタル回路
2との相互接続のテストとをすることができ、LSΙチ
ップ全体の動作を保障することができる。
【0023】図5は、本発明の第2の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタにお
けるセレクタ部分を示すブロック図である。動作につい
ては図3に示す第1の実施例におけるセレクタ部分の動
作と同様であるが、アナログ回路1からの出力をアナロ
グ値でテストするため、双方向のアナログスイッチ50
を用いている。ノーマルモード時には、ゲート2段を介
してアナログ回路1からディジタル回路2へ信号が伝達
される。また、ディジタル回路2への入力は、ディジタ
ル信号に限定されるので、ゲートを介してテスト端子T
からディジタル信号を入力する。
ト回路を内蔵したアナログ・ディジタル混在マスタにお
けるセレクタ部分を示すブロック図である。動作につい
ては図3に示す第1の実施例におけるセレクタ部分の動
作と同様であるが、アナログ回路1からの出力をアナロ
グ値でテストするため、双方向のアナログスイッチ50
を用いている。ノーマルモード時には、ゲート2段を介
してアナログ回路1からディジタル回路2へ信号が伝達
される。また、ディジタル回路2への入力は、ディジタ
ル信号に限定されるので、ゲートを介してテスト端子T
からディジタル信号を入力する。
【0024】図6は、本発明の第2の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタを示
すブロック図である。図6に示すように、テスト端子T
1〜T6よりもアナログ回路1とディジタル回路2との
接続本数の方が多く、ディジタル回路2のテストをする
場合は、アナログ回路1の入出力ピンをディジタル回路
2のテストピンとして兼用する。
ト回路を内蔵したアナログ・ディジタル混在マスタを示
すブロック図である。図6に示すように、テスト端子T
1〜T6よりもアナログ回路1とディジタル回路2との
接続本数の方が多く、ディジタル回路2のテストをする
場合は、アナログ回路1の入出力ピンをディジタル回路
2のテストピンとして兼用する。
【0025】このとき、ディジタル回路2をテストする
には通常0V〜5Vの信号を印加するが、この信号を図
8に示す差動回路におけるトランジスタQ1及びQ2の
ベースに図8に示すように印加すると、トランジスタQ
2のエッミタ・ベース間は4.2V近くの逆バイアスと
なりトランジスタQ2が破壊される恐れがある。従っ
て、本第2の実施例では、アナログ回路1の入出力及び
ディジタル回路2をテストするためのテストピンを兼用
しているピンА1,А2から入力された信号は、レベル
シフター69,70によって1VP-Pから5VP-Pまでの
信号に変換された後、セレクタ67,68に入力され
る。
には通常0V〜5Vの信号を印加するが、この信号を図
8に示す差動回路におけるトランジスタQ1及びQ2の
ベースに図8に示すように印加すると、トランジスタQ
2のエッミタ・ベース間は4.2V近くの逆バイアスと
なりトランジスタQ2が破壊される恐れがある。従っ
て、本第2の実施例では、アナログ回路1の入出力及び
ディジタル回路2をテストするためのテストピンを兼用
しているピンА1,А2から入力された信号は、レベル
シフター69,70によって1VP-Pから5VP-Pまでの
信号に変換された後、セレクタ67,68に入力され
る。
【0026】セレクタ61〜68は、テストモード端子
Α・T,D・Tによって制御されノーマルモードのとき
はアナログ回路1からの信号をディジタル回路2に伝達
する。また、ディジタル・テストモードのときは、ピン
А1,А2から入力した小振幅信号をレベルシフター6
9,70によって5VP-Pまで変換した後にセレクタ6
7,68を介してディジタル回路2に出力する。ピンА
1,А2に印加される信号は、1VP-P程度の小振幅で
あるのでデバイスが破壊される恐れはなく、アナログ系
ピンを広範囲にディジタル回路2のテスト端子として兼
用することが可能となる。
Α・T,D・Tによって制御されノーマルモードのとき
はアナログ回路1からの信号をディジタル回路2に伝達
する。また、ディジタル・テストモードのときは、ピン
А1,А2から入力した小振幅信号をレベルシフター6
9,70によって5VP-Pまで変換した後にセレクタ6
7,68を介してディジタル回路2に出力する。ピンА
1,А2に印加される信号は、1VP-P程度の小振幅で
あるのでデバイスが破壊される恐れはなく、アナログ系
ピンを広範囲にディジタル回路2のテスト端子として兼
用することが可能となる。
【0027】従って、本発明の第2の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタは、
アナログ回路1とディジタル回路2との接続本数が多い
場合において、アナログ回路1の端子をテスト端子とし
て兼用することによって端子数の削減が可能である。な
お、アナログ回路1をテストする場合においてディジタ
ル回路2の入出力端子は、レベルシフター69,70を
通さずにセレクタに直接接続し本発明の第1の実施例と
同様に実施できることはいうまでもない。
ト回路を内蔵したアナログ・ディジタル混在マスタは、
アナログ回路1とディジタル回路2との接続本数が多い
場合において、アナログ回路1の端子をテスト端子とし
て兼用することによって端子数の削減が可能である。な
お、アナログ回路1をテストする場合においてディジタ
ル回路2の入出力端子は、レベルシフター69,70を
通さずにセレクタに直接接続し本発明の第1の実施例と
同様に実施できることはいうまでもない。
【0028】図7は、本発明の第3の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタを示
す説明図である。図7に示す3段リングカウンタ71の
真理値表は、下記表2で表わされる。
ト回路を内蔵したアナログ・ディジタル混在マスタを示
す説明図である。図7に示す3段リングカウンタ71の
真理値表は、下記表2で表わされる。
【0029】
【表2】
【0030】表2に示すように、端子Reset’を“0”
にして、3段リングカウンタ71を構成するフリップフ
ロップをリセットすると、3段リングカウンタ71の出
力は全て“0”になる。次に、コントロール端子Cから
“0→1→0→1”のように順次信号を入力すると、波
形の立上がりで3段リングカウンタ71を構成するフリ
ップフロップの出力端Q1,Q2,Q3が順次“1”と
なる。出力端Q1,Q2,Q3からの出力は夫々スイッ
チSW1〜SW3のゲートが入力するので、3段リング
カウンタ71の出力端Q1、Q2、Q3が順次“1”に
なるにつれてスイッチSW1〜SW3が順次ΟΝする。
従って、コントロール端子Cが“0→1→0→1”の信
号を入力すると、波形の立上がり時に順次、ノーマルモ
ード→アナログ(又はディジタル)テストモード→ディ
ジタル(又はアナログ)テストモード→ノーマルモード
と、いうようにモードを切換えることができる。Rese
t’端子は、ディジタル回路2と共通のReset’端子を用
いるか、又はパワーオンリセット回路を用いる。
にして、3段リングカウンタ71を構成するフリップフ
ロップをリセットすると、3段リングカウンタ71の出
力は全て“0”になる。次に、コントロール端子Cから
“0→1→0→1”のように順次信号を入力すると、波
形の立上がりで3段リングカウンタ71を構成するフリ
ップフロップの出力端Q1,Q2,Q3が順次“1”と
なる。出力端Q1,Q2,Q3からの出力は夫々スイッ
チSW1〜SW3のゲートが入力するので、3段リング
カウンタ71の出力端Q1、Q2、Q3が順次“1”に
なるにつれてスイッチSW1〜SW3が順次ΟΝする。
従って、コントロール端子Cが“0→1→0→1”の信
号を入力すると、波形の立上がり時に順次、ノーマルモ
ード→アナログ(又はディジタル)テストモード→ディ
ジタル(又はアナログ)テストモード→ノーマルモード
と、いうようにモードを切換えることができる。Rese
t’端子は、ディジタル回路2と共通のReset’端子を用
いるか、又はパワーオンリセット回路を用いる。
【0031】これらにより、本第3の実施例に係るテス
ト回路を内蔵したアナログ・ディジタル混在マスタは、
テストモード切り換え端子を1ピンで構成することが可
能であり、ピン数削減に有効である。
ト回路を内蔵したアナログ・ディジタル混在マスタは、
テストモード切り換え端子を1ピンで構成することが可
能であり、ピン数削減に有効である。
【0032】
【発明の効果】以上説明したように本発明に係るテスト
回路を内蔵したアナログ・ディジタル混在マスタによれ
ば、テスト回路をアナログ回路部とディジタル回路部と
のインタフェース部分に下地として設けてあるので、テ
スト設計が容易であり、また回路に不具合が発生したと
きその不具合がアナログ回路部で発生したのかディジタ
ル回路部で発生したのかを簡単に判断することができ
る。更に、アナログ回路部及びディジタル回路部に対し
て夫々独立してテストプログラムを作成することができ
るので、そのテストプログラムにおけるバクの発生を少
なくすることができ、そのテストプログラムのデバッグ
が容易になるので、テストのためのプログラム開発期間
を著しく短縮することができる。そして、本発明では、
アナログ回路部及びディジタル回路部のテストプログラ
ムを夫々分担して作成することができるので、アナログ
技術及びディジタル技術のエキスパートが夫々独立にプ
ログラムを作成することができ、極めて効率的である。
また、G/Αのシミュレーション出力をテストパターン
に変換してディジタル回路部のテストが可能なので、ミ
スの少ないパターンを効率的に作成することができる。
また、本発明の第2の実施例で説明したように、アナロ
グ回路部とディジタル回路部との接続本数が多い場合に
おいて、アナログ回路部の端子をテスト端子として兼用
することによって端子数の削減が可能である。なお、ア
ナログ回路部をテストする場合においてディジタル回路
部の入出力端子は、レベルシフト回路を通さずにセレク
タに直接接続し本発明の第1の実施例と同様に実施でき
ることはいうまでもない。
回路を内蔵したアナログ・ディジタル混在マスタによれ
ば、テスト回路をアナログ回路部とディジタル回路部と
のインタフェース部分に下地として設けてあるので、テ
スト設計が容易であり、また回路に不具合が発生したと
きその不具合がアナログ回路部で発生したのかディジタ
ル回路部で発生したのかを簡単に判断することができ
る。更に、アナログ回路部及びディジタル回路部に対し
て夫々独立してテストプログラムを作成することができ
るので、そのテストプログラムにおけるバクの発生を少
なくすることができ、そのテストプログラムのデバッグ
が容易になるので、テストのためのプログラム開発期間
を著しく短縮することができる。そして、本発明では、
アナログ回路部及びディジタル回路部のテストプログラ
ムを夫々分担して作成することができるので、アナログ
技術及びディジタル技術のエキスパートが夫々独立にプ
ログラムを作成することができ、極めて効率的である。
また、G/Αのシミュレーション出力をテストパターン
に変換してディジタル回路部のテストが可能なので、ミ
スの少ないパターンを効率的に作成することができる。
また、本発明の第2の実施例で説明したように、アナロ
グ回路部とディジタル回路部との接続本数が多い場合に
おいて、アナログ回路部の端子をテスト端子として兼用
することによって端子数の削減が可能である。なお、ア
ナログ回路部をテストする場合においてディジタル回路
部の入出力端子は、レベルシフト回路を通さずにセレク
タに直接接続し本発明の第1の実施例と同様に実施でき
ることはいうまでもない。
【図1】本発明の第1の実施例に係るテスト回路を内蔵
したアナログ・ディジタル混在マスタを示すブロック図
である。
したアナログ・ディジタル混在マスタを示すブロック図
である。
【図2】本第1の実施例のテスト手順を示すフローチャ
ートである。
ートである。
【図3】図1に示す本第1の実施例に係るテスト回路を
内蔵したアナログ・ディジタル混在マスタを更に詳細に
示すブロック図である。
内蔵したアナログ・ディジタル混在マスタを更に詳細に
示すブロック図である。
【図4】図3に示すテスト回路を内蔵したアナログ・デ
ィジタル混在マスタにおける夫々のテストモードでの信
号伝達経路を示す説明図である。
ィジタル混在マスタにおける夫々のテストモードでの信
号伝達経路を示す説明図である。
【図5】本発明の第2の実施例に係るテスト回路を内蔵
したアナログ・ディジタル混在マスタにおけるセレクタ
部分を示すブロック図である。
したアナログ・ディジタル混在マスタにおけるセレクタ
部分を示すブロック図である。
【図6】本発明の第2の実施例に係るテスト回路を内蔵
したアナログ・ディジタル混在マスタを示すブロック図
である。
したアナログ・ディジタル混在マスタを示すブロック図
である。
【図7】本発明の第3の実施例に係るテスト回路を内蔵
したアナログ・ディジタル混在マスタを示す説明図であ
る。
したアナログ・ディジタル混在マスタを示す説明図であ
る。
【図8】従来のテスト回路を内蔵したアナログ・ディジ
タル混在マスタにおける問題点を示すための差動回路を
示す回路図である。
タル混在マスタにおける問題点を示すための差動回路を
示す回路図である。
1 ;アナログ回路 2 ;ディジタル回路 3,4,5,6,7 ;セレクタ A・T,D・T ;テストモード端子 T1,T2,T3,T4,T5 ;テスト端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 T 8427−4M U 8427−4M 27/06 9170−4M H01L 27/06 321 G
Claims (3)
- 【請求項1】 バイポーラデバイスをアレイ状に配置し
たアナログ回路部と、CΜΟSゲートアレイからなるデ
ィジタル回路部とを有する半導体集積回路において、前
記アナログ回路部と前記ディジタル回路部との接続状態
を切り換える複数のセレクタ回路と、この複数のセレク
タ回路を制御する信号が印加されるテストモード切り換
え端子とを有することを特徴とするテスト回路を内蔵し
たアナログ・ディジタル混在マスタ。 - 【請求項2】 テスト専用に用いられるレベルシフト回
路と、前記アナログ回路部の入出力端子になりかつ前記
レベルシフト回路の入力端子になる入出力ピンとを有す
ることを特徴とする請求項1に記載のテスト回路を内蔵
したアナログ・ディジタル混在マスタ。 - 【請求項3】 前記セレクタ回路は、3段リングカウン
タと、この3段リングカウンタの出力によって切り換え
られるスイッチ素子とを有することを特徴とする請求項
1又は2に記載のテスト回路を内蔵したアナログ・ディ
ジタル混在マスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07467392A JP3180421B2 (ja) | 1992-03-30 | 1992-03-30 | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
US08/461,542 US5506851A (en) | 1992-03-30 | 1995-06-05 | Analog-digital mixed master including therein a test circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07467392A JP3180421B2 (ja) | 1992-03-30 | 1992-03-30 | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05281304A true JPH05281304A (ja) | 1993-10-29 |
JP3180421B2 JP3180421B2 (ja) | 2001-06-25 |
Family
ID=13553985
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07467392A Expired - Fee Related JP3180421B2 (ja) | 1992-03-30 | 1992-03-30 | テスト回路を内蔵したアナログ・ディジタル混在マスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5506851A (ja) |
JP (1) | JP3180421B2 (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0875827A (ja) * | 1994-09-01 | 1996-03-22 | Samsung Electron Co Ltd | 半導体集積回路 |
JPH08330431A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体集積回路 |
JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
JP2005109238A (ja) * | 2003-09-30 | 2005-04-21 | Matsushita Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
US7002232B2 (en) | 1996-05-30 | 2006-02-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of testing the same |
JP2007192827A (ja) * | 1996-05-30 | 2007-08-02 | Toshiba Corp | 半導体集積回路装置の検査方法 |
JP2008218887A (ja) * | 2007-03-07 | 2008-09-18 | Denso Corp | 半導体装置および半導体装置のテスト方法 |
JP2009097879A (ja) * | 2007-10-12 | 2009-05-07 | Sanyo Electric Co Ltd | 半導体集積回路 |
WO2009147720A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社アドバンテスト | 半導体ウエハ、半導体回路、試験用基板、および、試験システム |
JP2010085230A (ja) * | 2008-09-30 | 2010-04-15 | Sanyo Electric Co Ltd | アナログディジタル混在集積回路装置 |
JP2010519548A (ja) * | 2007-02-22 | 2010-06-03 | テラダイン、 インコーポレイテッド | テスト用に設計されたマイクロプローブ |
JP2016025199A (ja) * | 2014-07-18 | 2016-02-08 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
CN111615635A (zh) * | 2018-01-17 | 2020-09-01 | 罗伯特·博世有限公司 | 用于测试asic的主要内部信号的电路 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3645906B2 (ja) * | 1993-11-19 | 2005-05-11 | ジヤンセン・フアーマシユーチカ・ナームローゼ・フエンノートシヤツプ | マイクロカプセル封入された3−ピペリジニル−置換1,2−ベンズイソオキサゾール類及び1,2−ベンズイソチアゾール類 |
US5974578A (en) * | 1996-08-06 | 1999-10-26 | Matsushita Electronics Corporation | Integrated circuit and test method therefor |
DE19721366A1 (de) * | 1997-05-22 | 1998-11-26 | Bosch Gmbh Robert | Elektrische Schaltungsanordnung |
US6006147A (en) * | 1997-06-30 | 1999-12-21 | Chrysler Corporation | Translator and voltage check module for hand-held vehicle tester |
US5969562A (en) * | 1997-10-30 | 1999-10-19 | Alesis Studio Electronics, Inc. | Low noise method for interconnecting analog and digital integrated circuits |
US6651129B1 (en) * | 1999-07-21 | 2003-11-18 | National Semiconductor Corporation | Apparatus and method for establishing a data communication interface to control and configure an electronic system with analog and digital circuits |
US6316933B1 (en) | 1999-08-26 | 2001-11-13 | Broadcom Corporation | Test bus circuit and associated method |
US6472747B2 (en) | 2001-03-02 | 2002-10-29 | Qualcomm Incorporated | Mixed analog and digital integrated circuits |
US6842022B2 (en) * | 2002-09-20 | 2005-01-11 | Agilent Technologies, Inc. | System and method for heterogeneous multi-site testing |
US7315177B1 (en) * | 2004-11-22 | 2008-01-01 | National Semiconductor Corporation | Mixed signal integrated circuits with self-test capability |
CN102081120B (zh) * | 2009-11-27 | 2013-10-09 | 鸿富锦精密工业(深圳)有限公司 | 测试*** |
US9459317B2 (en) * | 2014-08-28 | 2016-10-04 | Freescale Semiconductor, Inc. | Mixed mode integrated circuit, method of providing a controllable test clock signal to a sub-circuitry of the mixed-mode integrated circuit and method of detecting current paths causing violations of electromagnetic compatibility standards in the mixed mode integrated circuit |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3896417A (en) * | 1973-11-30 | 1975-07-22 | Bell Telephone Labor Inc | Buffer store using shift registers and ultrasonic delay lines |
US4380757A (en) * | 1980-01-28 | 1983-04-19 | Westinghouse Electric Corp. | Data acquisition system and analog to digital converter therefor |
US4349821A (en) * | 1980-01-28 | 1982-09-14 | Westinghouse Electric Corp. | Data acquisition system and analog to digital converter therefor |
US5173904A (en) * | 1987-06-02 | 1992-12-22 | Texas Instruments Incorporated | Logic circuits systems, and methods having individually testable logic modules |
US4860290A (en) * | 1987-06-02 | 1989-08-22 | Texas Instruments Incorporated | Logic circuit having individually testable logic modules |
US4922492A (en) * | 1988-05-13 | 1990-05-01 | National Semiconductor Corp. | Architecture and device for testable mixed analog and digital VLSI circuits |
US5107208A (en) * | 1989-12-19 | 1992-04-21 | North American Philips Corporation | System for partitioning and testing submodule circuits of an integrated circuit |
US5084824A (en) * | 1990-03-29 | 1992-01-28 | National Semiconductor Corporation | Simulation model generation from a physical data base of a combinatorial circuit |
JPH04212524A (ja) * | 1990-12-06 | 1992-08-04 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
US5260649A (en) * | 1992-01-03 | 1993-11-09 | Hewlett-Packard Company | Powered testing of mixed conventional/boundary-scan logic |
US5404358A (en) * | 1993-02-04 | 1995-04-04 | Bull Hn Information Systems Inc. | Boundary scan architecture analog extension |
-
1992
- 1992-03-30 JP JP07467392A patent/JP3180421B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-05 US US08/461,542 patent/US5506851A/en not_active Expired - Fee Related
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0875827A (ja) * | 1994-09-01 | 1996-03-22 | Samsung Electron Co Ltd | 半導体集積回路 |
JPH08330431A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体集積回路 |
US7549097B2 (en) | 1996-05-30 | 2009-06-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of testing the same |
US7002232B2 (en) | 1996-05-30 | 2006-02-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of testing the same |
US7208759B2 (en) | 1996-05-30 | 2007-04-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device and method of testing the same |
JP2007192827A (ja) * | 1996-05-30 | 2007-08-02 | Toshiba Corp | 半導体集積回路装置の検査方法 |
JP2001515238A (ja) * | 1997-08-28 | 2001-09-18 | シーメンス アクチエンゲゼルシヤフト | フルカスタムタイミングドメインおよびセミカスタムタイミングドメインに対するインタフェース回路 |
JP2005109238A (ja) * | 2003-09-30 | 2005-04-21 | Matsushita Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
JP4516294B2 (ja) * | 2003-09-30 | 2010-08-04 | パナソニック株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2010519548A (ja) * | 2007-02-22 | 2010-06-03 | テラダイン、 インコーポレイテッド | テスト用に設計されたマイクロプローブ |
JP2008218887A (ja) * | 2007-03-07 | 2008-09-18 | Denso Corp | 半導体装置および半導体装置のテスト方法 |
JP2009097879A (ja) * | 2007-10-12 | 2009-05-07 | Sanyo Electric Co Ltd | 半導体集積回路 |
WO2009147720A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社アドバンテスト | 半導体ウエハ、半導体回路、試験用基板、および、試験システム |
JPWO2009147720A1 (ja) * | 2008-06-02 | 2011-10-20 | 株式会社アドバンテスト | 半導体ウエハ、半導体回路、試験用基板、および、試験システム |
US8593166B2 (en) | 2008-06-02 | 2013-11-26 | Advantest Corporation | Semiconductor wafer, semiconductor circuit, substrate for testing and test system |
JP2010085230A (ja) * | 2008-09-30 | 2010-04-15 | Sanyo Electric Co Ltd | アナログディジタル混在集積回路装置 |
JP2016025199A (ja) * | 2014-07-18 | 2016-02-08 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
CN111615635A (zh) * | 2018-01-17 | 2020-09-01 | 罗伯特·博世有限公司 | 用于测试asic的主要内部信号的电路 |
CN111615635B (zh) * | 2018-01-17 | 2023-11-28 | 罗伯特·博世有限公司 | 用于测试asic的主要内部信号的电路 |
Also Published As
Publication number | Publication date |
---|---|
US5506851A (en) | 1996-04-09 |
JP3180421B2 (ja) | 2001-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH05281304A (ja) | テスト回路を内蔵したアナログ・ディジタル混在マスタ | |
US5481471A (en) | Mixed signal integrated circuit architecture and test methodology | |
JPS61217779A (ja) | 組み込み自己検査機能をもつ集積回路に用いられる回路構成体 | |
US7013415B1 (en) | IC with internal interface switch for testability | |
JPS6142934A (ja) | 試験回路を有する半導体集積回路 | |
US4829237A (en) | Circuit device having a self-testing function and a testing method thereof | |
JPH06105284B2 (ja) | 大規模集積回路のテストデ−タ作成方法 | |
JP3207245B2 (ja) | Jtagアーキテクチャのための回路 | |
JP3087413B2 (ja) | アナログ・ディジタル混在マスタ | |
US7696782B2 (en) | Programmable core for implementing logic change | |
JP4610919B2 (ja) | 半導体集積回路装置 | |
JPS5822458A (ja) | 集積回路 | |
JPS59211146A (ja) | スキヤンイン方法 | |
JPH02117205A (ja) | スキヤンラツチ回路 | |
JP3278833B2 (ja) | 論理回路テスト方法及びテスト入力回路及びテスト出力回路 | |
JPS6095370A (ja) | 集積回路装置 | |
JPH01253670A (ja) | テストモード設計回路 | |
JPH06195417A (ja) | 半導体集積回路設計方法 | |
JPH077079A (ja) | 半導体集積回路及び半導体集積回路の試験方法 | |
JPH06300821A (ja) | コントローラ内蔵のlsi | |
JPH0448280A (ja) | 半導体出力バッファ回路 | |
JPS62192676A (ja) | 半導体集積回路装置 | |
JPS6319571A (ja) | 集積回路 | |
JPH02234087A (ja) | デジタル論理ブロックのテスト回路 | |
JPH1010194A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |