JPS6095370A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6095370A JPS6095370A JP59164640A JP16464084A JPS6095370A JP S6095370 A JPS6095370 A JP S6095370A JP 59164640 A JP59164640 A JP 59164640A JP 16464084 A JP16464084 A JP 16464084A JP S6095370 A JPS6095370 A JP S6095370A
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- Japan
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- input
- terminals
- output
- integrated circuit
- inputs
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路装置に関し、特にモノリシック集積
回路化に好適なデジタル論理回路に関するものである。
回路化に好適なデジタル論理回路に関するものである。
デジタル論理集積回路のLSI化に伴ない、内部節点の
数が飛躍的に増大し、特にこれが記憶素子(状態フリッ
プフロラ1等)を含む場合、かかるLSI全体のテスト
方法が極めて複雑化している事は周知のとおりである。
数が飛躍的に増大し、特にこれが記憶素子(状態フリッ
プフロラ1等)を含む場合、かかるLSI全体のテスト
方法が極めて複雑化している事は周知のとおりである。
これに対して有効な方法として、クリップ70ツブを論
理回路内の要所要所に整理していくつかの群にわけて設
け、通常の動作モードと異なるテスト動作モード時にお
いて各7リツプフロツプ群を独立にシフトレジスタとし
て動作させ、そのり四ツク入力及びデータ人・出力等を
外部へ出す事により、任意の時点で任意の7リツプ70
ツグの状態を読出したシ書きかえたりする方法(所謂ス
キャンパス方式)により、一般の順序論理を組合せ論理
化してテストを簡単にする方法が知られている。この方
法は確かにLSIのテスト方法を簡明にするので極めて
有効であるが、欠点は、その九めのテスト人・出力端子
が著増する事である。この事は、大規模な論理回路が、
集積回路としては低集積規模のものを搭載した、多数の
コネクタ端子を有する印刷基板を基本単位とする従来の
方式で構成されている場合は目立たなかりたが、集積回
路の集積度の増加に伴ない、その端子数に余裕がなくな
りている現状で唸、極めて不利である。
理回路内の要所要所に整理していくつかの群にわけて設
け、通常の動作モードと異なるテスト動作モード時にお
いて各7リツプフロツプ群を独立にシフトレジスタとし
て動作させ、そのり四ツク入力及びデータ人・出力等を
外部へ出す事により、任意の時点で任意の7リツプ70
ツグの状態を読出したシ書きかえたりする方法(所謂ス
キャンパス方式)により、一般の順序論理を組合せ論理
化してテストを簡単にする方法が知られている。この方
法は確かにLSIのテスト方法を簡明にするので極めて
有効であるが、欠点は、その九めのテスト人・出力端子
が著増する事である。この事は、大規模な論理回路が、
集積回路としては低集積規模のものを搭載した、多数の
コネクタ端子を有する印刷基板を基本単位とする従来の
方式で構成されている場合は目立たなかりたが、集積回
路の集積度の増加に伴ない、その端子数に余裕がなくな
りている現状で唸、極めて不利である。
本発明の目的は、端子数を増大させることなく検査等の
多機能化を可能ならしめた集積回路装置を提供する事に
ある。
多機能化を可能ならしめた集積回路装置を提供する事に
ある。
本発明の他の目的は、共通の入・出力端子を使って複数
の動作機能をもつ回路を有るよう論理部を動作せしめる
ようにしたデジタル集積回路を提供する事にある。
の動作機能をもつ回路を有るよう論理部を動作せしめる
ようにしたデジタル集積回路を提供する事にある。
本発明による集積回路装置、特に七ノリシック集積回路
は複数の入力端子、出力端子を有する集積回路に−おい
て、少なくとも1つの制御端子を設け、この制御端子の
論理レベルに対応して入力端子、出力端子の少なくとも
一部の機能を設定し、動作機能の異なる回路への入出力
条件を規定したことを特徴とする。
は複数の入力端子、出力端子を有する集積回路に−おい
て、少なくとも1つの制御端子を設け、この制御端子の
論理レベルに対応して入力端子、出力端子の少なくとも
一部の機能を設定し、動作機能の異なる回路への入出力
条件を規定したことを特徴とする。
本発明は、物理的には、n本の入(出)万端子でも、別
個の1木の制御端子の論理状態、たとえば1.0好例に
より、各端子毎に別々の機能を割当てるならば、2n本
の端子として機能する事に着目する。勿論、その2n個
の機能中、前のn個と後のn個は同時に使われる事のな
いよう割当てに配慮がなされねばならない。このμ論は
容易にm本の制御入力の場合に拡張出来る。
個の1木の制御端子の論理状態、たとえば1.0好例に
より、各端子毎に別々の機能を割当てるならば、2n本
の端子として機能する事に着目する。勿論、その2n個
の機能中、前のn個と後のn個は同時に使われる事のな
いよう割当てに配慮がなされねばならない。このμ論は
容易にm本の制御入力の場合に拡張出来る。
又1本発明は通常の論理電圧値域(たとえばTTLでは
−0,5V 〜+a5V)以外の領域所謂第3値を使い
(たとえば値+8vで動作するインバータ入力端子を通
常のTTL入力端子を並別接続する。)これをモード制
御入力として使うならさらに端子効率を向上出来る事に
着目する。
−0,5V 〜+a5V)以外の領域所謂第3値を使い
(たとえば値+8vで動作するインバータ入力端子を通
常のTTL入力端子を並別接続する。)これをモード制
御入力として使うならさらに端子効率を向上出来る事に
着目する。
本発明によれば複数の入力端子、複数の出力らに対応す
る−又は複数の動作モードを有し、少なくとも一部の入
力端子及び出力端子が、上記の異なる動作モードにおい
て異なる機能を果なすよう上記モード制御入力端子によ
シ制御されるデジタル集積回路が得られ、さらにζこで
少なくとも一部の入(出)万端子が制御端子を物理的に
兼ね、通常の論理電圧値域では、−の動作モードの入(
出)万端子として機能し、通常の論理電圧値域より高い
又は低い一定の電圧値域(以下これを第3値と称す)で
は−の動作モードを禁止すると同時に他の動作モードを
活性化する事により制御端子として機能するようなデジ
タル集積回路を得ることができる。ま九かかるデジタル
集積回路において縮動作モードとして通常の動作モード
の他少力くとも一つのテスト動作モードを含み、後者が
論理デバッグ、又は故障診断に使われうる(モノリシッ
ク)デジタル集積回路も得られる。
る−又は複数の動作モードを有し、少なくとも一部の入
力端子及び出力端子が、上記の異なる動作モードにおい
て異なる機能を果なすよう上記モード制御入力端子によ
シ制御されるデジタル集積回路が得られ、さらにζこで
少なくとも一部の入(出)万端子が制御端子を物理的に
兼ね、通常の論理電圧値域では、−の動作モードの入(
出)万端子として機能し、通常の論理電圧値域より高い
又は低い一定の電圧値域(以下これを第3値と称す)で
は−の動作モードを禁止すると同時に他の動作モードを
活性化する事により制御端子として機能するようなデジ
タル集積回路を得ることができる。ま九かかるデジタル
集積回路において縮動作モードとして通常の動作モード
の他少力くとも一つのテスト動作モードを含み、後者が
論理デバッグ、又は故障診断に使われうる(モノリシッ
ク)デジタル集積回路も得られる。
第1図を参照して本発明の第1の実施例を説明する。半
導体集積回路の論理部10は6つの入カニ、〜I6.6
つの出力0.〜0.を有し、チップイネーブル信号(モ
ード制御信号)C又はでによって動作する。入力I、、
I、は常時必要な入力で、それぞれ入力端子Ill お
よびI□から直接取り込まれている。出力011へは常
時取り出すことが必要なものであり、出力端子011,
0.tによってそれぞれ取り出されている。入力1.、
I4と入力I、、I・は同時に使用されることはなく、
いずれか一方の組のみが用いられる。出力へ、04およ
び0. 、0.も同時にいずれか一方の組のみが使用さ
れ、ここで出力Os 、 04は入力I、、I。と共に
使用され、出力Os 、 Oaは入力1. 、 I6と
共に使用されるものとする。入力!、乃至工。はそれぞ
れ2人カアンドゲートA、乃至^を介して与えられアン
ドゲートA、および人、の−人力には端子ICで与えら
れた第1のチップイネーブル信号Cがそのまま入力され
ると共に入力端子I□および工□が入力されている。ア
ンドゲートA、およびんの一人力には端子ICからイン
バータ11を介して得た第2のチップイネーブル信号が
与えられると共に入力端子I□およびI□がそれぞれ接
続されている。一方出力O1および0.はそれぞれ第1
のイネーブル信号Cが入力されたアンドゲートA、およ
びA6ならびにオアゲート馬およびRtt”介してそれ
ぞれ出力端子0□およびOoに接続される。出力O1お
よび0.も同様にして第2のイネーブル信号Cが入力さ
れたアンドゲートA、およびAaならびにオアゲートR
,およびR3を介して出力端子O1およびO8に導かれ
ている。本実施例による論理部10は異なる動作モード
で動く異なる動作機能をもつ2つの回路を有する。
導体集積回路の論理部10は6つの入カニ、〜I6.6
つの出力0.〜0.を有し、チップイネーブル信号(モ
ード制御信号)C又はでによって動作する。入力I、、
I、は常時必要な入力で、それぞれ入力端子Ill お
よびI□から直接取り込まれている。出力011へは常
時取り出すことが必要なものであり、出力端子011,
0.tによってそれぞれ取り出されている。入力1.、
I4と入力I、、I・は同時に使用されることはなく、
いずれか一方の組のみが用いられる。出力へ、04およ
び0. 、0.も同時にいずれか一方の組のみが使用さ
れ、ここで出力Os 、 04は入力I、、I。と共に
使用され、出力Os 、 Oaは入力1. 、 I6と
共に使用されるものとする。入力!、乃至工。はそれぞ
れ2人カアンドゲートA、乃至^を介して与えられアン
ドゲートA、および人、の−人力には端子ICで与えら
れた第1のチップイネーブル信号Cがそのまま入力され
ると共に入力端子I□および工□が入力されている。ア
ンドゲートA、およびんの一人力には端子ICからイン
バータ11を介して得た第2のチップイネーブル信号が
与えられると共に入力端子I□およびI□がそれぞれ接
続されている。一方出力O1および0.はそれぞれ第1
のイネーブル信号Cが入力されたアンドゲートA、およ
びA6ならびにオアゲート馬およびRtt”介してそれ
ぞれ出力端子0□およびOoに接続される。出力O1お
よび0.も同様にして第2のイネーブル信号Cが入力さ
れたアンドゲートA、およびAaならびにオアゲートR
,およびR3を介して出力端子O1およびO8に導かれ
ている。本実施例による論理部10は異なる動作モード
で動く異なる動作機能をもつ2つの回路を有する。
すなわちtslのモードは第1のイネーブル信号Cの高
レベルに対応して入力I、、I、山J4出力0110、
、O,,04ICより動作する回路を活性化するもので
あり、第2のモード7は第2のイネーブル信号Cの高レ
ベルに対応して入力I、、I、、I、、I。、出力o、
、o、、o、、o、により動作する回路を活性化するも
のである。これらの各モードで不要の入力はこの例では
アンドゲートにより0に禁止されている。このように本
実施例によれば端子数を少なく抑えたまま多くの機能、
ここでは入出力論理機能を持たせた集積回路が可能とな
る。なお入・出ブハモード制御入力の本数や、モード切
換論理の態様は本例の場合に限られない事は容易に考え
られる。
レベルに対応して入力I、、I、山J4出力0110、
、O,,04ICより動作する回路を活性化するもので
あり、第2のモード7は第2のイネーブル信号Cの高レ
ベルに対応して入力I、、I、、I、、I。、出力o、
、o、、o、、o、により動作する回路を活性化するも
のである。これらの各モードで不要の入力はこの例では
アンドゲートにより0に禁止されている。このように本
実施例によれば端子数を少なく抑えたまま多くの機能、
ここでは入出力論理機能を持たせた集積回路が可能とな
る。なお入・出ブハモード制御入力の本数や、モード切
換論理の態様は本例の場合に限られない事は容易に考え
られる。
次に本発明の第2の実施例を第2図および第3図を参照
して説明する。
して説明する。
論理回路20は第1図に示した構成と同様にして入力端
子11に、 I□が入力I、、I、に接続され、出力0
+ 、0*は出力端子0.i、 01.に接続されてい
−る。入カニ、〜I6はそれぞれアンドゲートA+−
Aaを介して入力端子I!IおよびI□に接続され、出
力0.〜06はアンドゲートAs〜^およびオアゲート
RIおよび鳥を介して出力端子O□、0□に接続されて
いる。上述の各構成は全て実施例1と同様である。本実
施例では入力端子Ill に接続したインバータ21に
よって第2のイネーブル信号Cを、このイネーブル信号
Cをインバータ22によって反転して第1のイネーブル
信号Cを回路20および各アンドゲートにそれぞれ与え
ている。ここで端子工□が通常の論理レベル(例えばT
TL論理の場合0〜5.5 V )のときはインバータ
21は低レベルの入力として高レベルの出力Cを発生さ
せ、端子I□が第3の論理レベル(例えばIOV程度)
ときにはこれを高レベルの論理入力としてインバータ2
1は低レベルの出力Cを発生させる。この出力としての
イネーブル信号C1およびイネーブル信号Cは第一1の
実施例の場合と全く同様にして各アンドゲートを駆動し
て2の動作モードを実現することができることは説BA
をするまでもない。ただし本実施例では入力端子I、、
K第3レベルの入力が与えられているとき、すなわち
第1の動作モードのときは論理回路20の入力!3は常
に高レベルが与えられているということを考慮しておく
必要がある。第3図にインバータ21の一具体例を参考
までに示す。この回路はトランジスタQ*、Q−および
抵抗R,、R,を含み、抵抗値の比R1/R1を適当に
小さくとれば、トランジスタQ!は通常(DTTLlz
ベル(0/1 )GV 〜5.5vではオフのままであ
るが、ここではトランジスタQ1のツェナ耐圧より十分
大きい電圧(第3レベル入力電圧)を入力端子!□に印
加すればトランジスタQ、はオンし、かくて所望のモー
ド制御出力Cが得られる。
子11に、 I□が入力I、、I、に接続され、出力0
+ 、0*は出力端子0.i、 01.に接続されてい
−る。入カニ、〜I6はそれぞれアンドゲートA+−
Aaを介して入力端子I!IおよびI□に接続され、出
力0.〜06はアンドゲートAs〜^およびオアゲート
RIおよび鳥を介して出力端子O□、0□に接続されて
いる。上述の各構成は全て実施例1と同様である。本実
施例では入力端子Ill に接続したインバータ21に
よって第2のイネーブル信号Cを、このイネーブル信号
Cをインバータ22によって反転して第1のイネーブル
信号Cを回路20および各アンドゲートにそれぞれ与え
ている。ここで端子工□が通常の論理レベル(例えばT
TL論理の場合0〜5.5 V )のときはインバータ
21は低レベルの入力として高レベルの出力Cを発生さ
せ、端子I□が第3の論理レベル(例えばIOV程度)
ときにはこれを高レベルの論理入力としてインバータ2
1は低レベルの出力Cを発生させる。この出力としての
イネーブル信号C1およびイネーブル信号Cは第一1の
実施例の場合と全く同様にして各アンドゲートを駆動し
て2の動作モードを実現することができることは説BA
をするまでもない。ただし本実施例では入力端子I、、
K第3レベルの入力が与えられているとき、すなわち
第1の動作モードのときは論理回路20の入力!3は常
に高レベルが与えられているということを考慮しておく
必要がある。第3図にインバータ21の一具体例を参考
までに示す。この回路はトランジスタQ*、Q−および
抵抗R,、R,を含み、抵抗値の比R1/R1を適当に
小さくとれば、トランジスタQ!は通常(DTTLlz
ベル(0/1 )GV 〜5.5vではオフのままであ
るが、ここではトランジスタQ1のツェナ耐圧より十分
大きい電圧(第3レベル入力電圧)を入力端子!□に印
加すればトランジスタQ、はオンし、かくて所望のモー
ド制御出力Cが得られる。
このように、本発明は独立又は第3レベルによるモード
制御人力ENを適当に利用して各動作モードでの入出力
信号の使用・不使用に応じて複数の入・出力信号の端子
を兼用にする事によ抄、極めて広範囲のモノリシック論
理集積回路の端子の数を削減し、その有効利用が計れる
ので、本発明の効果は甚大である。
制御人力ENを適当に利用して各動作モードでの入出力
信号の使用・不使用に応じて複数の入・出力信号の端子
を兼用にする事によ抄、極めて広範囲のモノリシック論
理集積回路の端子の数を削減し、その有効利用が計れる
ので、本発明の効果は甚大である。
なお本発明は上述の各実施例に限定されること々〈、広
liXな応用が可能であることは勿論である。
liXな応用が可能であることは勿論である。
第1図および第2図はそれぞれ本発明の第1および第2
の実施例による集積回路の構成を示すブロック図、第3
図は第2図の一部を示す回路図である。 10.20・・・・・・論理部、人、〜人、・・・・・
・アンドゲート、11□+ 111 # I鵞1 #
Ill・・・・・入力端子SO,l、O□。 0□、0□・・・・・・出力端子、11,21.22・
川・・インバータ。 第 l 已 茅 2I21 //z( /、!’/ ( 第 3I21
の実施例による集積回路の構成を示すブロック図、第3
図は第2図の一部を示す回路図である。 10.20・・・・・・論理部、人、〜人、・・・・・
・アンドゲート、11□+ 111 # I鵞1 #
Ill・・・・・入力端子SO,l、O□。 0□、0□・・・・・・出力端子、11,21.22・
川・・インバータ。 第 l 已 茅 2I21 //z( /、!’/ ( 第 3I21
Claims (1)
- 【特許請求の範囲】 1o 少くとも8本(Nは1以上の整数)の入力端子と
、少くとも2N個の入力端序含む論理部と、出力端子と
を有する集積回路装置において、前記8本の入力端子を
前記2N個のりちのN個の前記入力端に夫々接続するi
tの手段と、前記8本の入力端子を前記2N個のうちの
残りのN個の前記入力端に夫々接続する第2の手段と、
前記第1の手段および前記第2の手段を切り換える信号
を入力する制御端子とを具備し、前記第1の手段と前記
第2の手段とを前記信号によって切抄換えることにより
て異なる動作モードを設定するようにしたことを特徴と
する集積回路装置。 2、前記8本の入力端子のうちの一部が前記制御端子と
して割りあてられてお妙、前記切り換え信号は前記論理
部へ供給される入力データとは異なる電圧レベルを有す
ることを特徴とする特許請求の範囲第1項記載の集積回
路装置。 & 前記出力端子として前記論理部の出力端より少ない
数が与えられ、前記論理部の出力端から出力されるデー
タは前記出力端子を共用して外部に取り出されるように
構成されていることを特徴とする特許請求の範囲第1項
記載の集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59164640A JPS6095370A (ja) | 1984-08-06 | 1984-08-06 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59164640A JPS6095370A (ja) | 1984-08-06 | 1984-08-06 | 集積回路装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15130777A Division JPS5483341A (en) | 1977-12-15 | 1977-12-15 | Digital integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6095370A true JPS6095370A (ja) | 1985-05-28 |
JPH036469B2 JPH036469B2 (ja) | 1991-01-30 |
Family
ID=15797027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59164640A Granted JPS6095370A (ja) | 1984-08-06 | 1984-08-06 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6095370A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS631215A (ja) * | 1986-05-30 | 1988-01-06 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 論理装置 |
US4917434A (en) * | 1986-08-29 | 1990-04-17 | Toyota Jidosha Kabushiki Kaisha | Construction of side corner portion of motor vehicle |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5015452A (ja) * | 1973-06-07 | 1975-02-18 |
-
1984
- 1984-08-06 JP JP59164640A patent/JPS6095370A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5015452A (ja) * | 1973-06-07 | 1975-02-18 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS631215A (ja) * | 1986-05-30 | 1988-01-06 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 論理装置 |
US4917434A (en) * | 1986-08-29 | 1990-04-17 | Toyota Jidosha Kabushiki Kaisha | Construction of side corner portion of motor vehicle |
Also Published As
Publication number | Publication date |
---|---|
JPH036469B2 (ja) | 1991-01-30 |
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