JPH0750149B2 - シフトレジスタのテスト方法 - Google Patents
シフトレジスタのテスト方法Info
- Publication number
- JPH0750149B2 JPH0750149B2 JP62291219A JP29121987A JPH0750149B2 JP H0750149 B2 JPH0750149 B2 JP H0750149B2 JP 62291219 A JP62291219 A JP 62291219A JP 29121987 A JP29121987 A JP 29121987A JP H0750149 B2 JPH0750149 B2 JP H0750149B2
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- Japan
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- shift register
- logical value
- shift
- test
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Description
【発明の詳細な説明】 〔概要〕 半導体集積回路のシリアルスキャンパステストに用いら
れるシフトレジスタのテスト方法に関し、 短絡故障を検出できることを目的とし、 ｎ（ｎは２以上の整数）個のフリップフロップを縦続接
続して構成したシフトレジスタのテスト方法において、
該シフトレジスタに論理値“1"又は“0"のテストデータ
と、該テストデータに対して論理値が反転し、かつ少な
くとも（ｎ−１）個連続するバーストデータとを入力
し、該テストデータを入力も含めてｎ個シフトし、該シ
フトレジスタよりの該テストデータの出力有無により故
障を検出するよう構成する。
れるシフトレジスタのテスト方法に関し、 短絡故障を検出できることを目的とし、 ｎ（ｎは２以上の整数）個のフリップフロップを縦続接
続して構成したシフトレジスタのテスト方法において、
該シフトレジスタに論理値“1"又は“0"のテストデータ
と、該テストデータに対して論理値が反転し、かつ少な
くとも（ｎ−１）個連続するバーストデータとを入力
し、該テストデータを入力も含めてｎ個シフトし、該シ
フトレジスタよりの該テストデータの出力有無により故
障を検出するよう構成する。
本発明はシフトレジスタのテスト方法に関し、半導体集
積回路のシリアルスキャンパステストに用いられるシフ
トレジスタのテスト方法に関する。
積回路のシリアルスキャンパステストに用いられるシフ
トレジスタのテスト方法に関する。
半導体集積回路のテストにおいてはシリアルスキャンパ
ステスト法が一般化している。このテスト法は第５図に
示す如く、半導体集積回路10内のフリップフロップ111
〜11nを直列接続してシフトレジスタを構成し、このシ
フトレジスタにテスト信号をスキャンインして設定し組
合せ回路12のテストを行ない、また組合せ回路12の出力
をシフトレジスタに設定して、これをスキャンアウトす
る。この方法はフリップフロップ111〜11nを擬似外部入
出力ピンと見たててテストを行なうものであり、シフト
レジスタそのものの機能をテストしてはいない。
ステスト法が一般化している。このテスト法は第５図に
示す如く、半導体集積回路10内のフリップフロップ111
〜11nを直列接続してシフトレジスタを構成し、このシ
フトレジスタにテスト信号をスキャンインして設定し組
合せ回路12のテストを行ない、また組合せ回路12の出力
をシフトレジスタに設定して、これをスキャンアウトす
る。この方法はフリップフロップ111〜11nを擬似外部入
出力ピンと見たててテストを行なうものであり、シフト
レジスタそのものの機能をテストしてはいない。
従って、シリアルスキャンパステスト法を適用する前に
シフトレジスタの動作テストを行なう必要がある。
シフトレジスタの動作テストを行なう必要がある。
従来のシフトレジスタのテストは第６図に示す如く、端
子15のクロック入力と共に端子16のスキャン入力として
“10"を供給し、その後クロック入力により上記スキャ
ン入力をシフトさせる。ｎ番目のクロック入力後端子17
のスキャン出力が“1"であるかをチェックし、ｎ＋１番
目のクロック入力後スキャン出力が“0"であるかどうか
をチェックする。
子15のクロック入力と共に端子16のスキャン入力として
“10"を供給し、その後クロック入力により上記スキャ
ン入力をシフトさせる。ｎ番目のクロック入力後端子17
のスキャン出力が“1"であるかをチェックし、ｎ＋１番
目のクロック入力後スキャン出力が“0"であるかどうか
をチェックする。
これによってフリップフロップ111〜11nのいずれかの出
力端子が電源Vccに接続される等の“1"縮退故障及び電
源GNDに接続される等の“0"縮退故障を判別できる。
力端子が電源Vccに接続される等の“1"縮退故障及び電
源GNDに接続される等の“0"縮退故障を判別できる。
半導体集積回路の集積度が高くなり、第７図に示す如
く、ｉ−１（１＜ｉ＜ｎ）番目のフリップフロップ（F
F）11i-1の出力端子ｊ（１＜ｉ＜ｊ＜ｎ）番目のフリッ
プフロップ11jの出力端子とが短絡する短絡故障が発生
するおそれが増えている。
く、ｉ−１（１＜ｉ＜ｎ）番目のフリップフロップ（F
F）11i-1の出力端子ｊ（１＜ｉ＜ｊ＜ｎ）番目のフリッ
プフロップ11jの出力端子とが短絡する短絡故障が発生
するおそれが増えている。
上記の短絡故障ではフリップフロップ111〜11nの構造に
よって短絡点がアンド機能、オア機能等を示し、短絡点
を起点及び終点としたシフトレジスタループを形成す
る。
よって短絡点がアンド機能、オア機能等を示し、短絡点
を起点及び終点としたシフトレジスタループを形成す
る。
第８図（Ａ）に示す如く、フリップフロップ111〜11n夫
々の出力部がＣ−MOSのインバータ20,21構成の場合、短
絡によりc1＝d1＝▲▼となってオア機能を示
す。また同図（Ｂ）の如く、ｎチャンネルMOSトランジ
スタ23,24より信号を出力する場合、短絡によりc2＝d2
＝ａ・ｄとなってアンド機能を示す。
々の出力部がＣ−MOSのインバータ20,21構成の場合、短
絡によりc1＝d1＝▲▼となってオア機能を示
す。また同図（Ｂ）の如く、ｎチャンネルMOSトランジ
スタ23,24より信号を出力する場合、短絡によりc2＝d2
＝ａ・ｄとなってアンド機能を示す。
また、第９図（Ａ）に示す如く、フリップフロップ111
〜11n夫々の出力部がエミッタフォロアのnpnトランジス
タ25,26を用いている場合、短絡によりc3＝d3＝a3＋b3
となってオア機能を示す。また同図（Ｂ）の如く、エミ
ッタ接地のnpnトランジスタ27,28を用いている場合、短
絡によりc4＝d4＝a4・b4となってアンド機能を示す。
〜11n夫々の出力部がエミッタフォロアのnpnトランジス
タ25,26を用いている場合、短絡によりc3＝d3＝a3＋b3
となってオア機能を示す。また同図（Ｂ）の如く、エミ
ッタ接地のnpnトランジスタ27,28を用いている場合、短
絡によりc4＝d4＝a4・b4となってアンド機能を示す。
上記の如き、短絡故障は従来の縮退故障を検出するテス
トでは検出することができなかった。
トでは検出することができなかった。
本発明は上記の点に鑑みてなされたもので、短絡故障を
検出できるシフトレジスタのテスト方法を提供すること
を目的とする。
検出できるシフトレジスタのテスト方法を提供すること
を目的とする。
本発明のシフトレジスタのテスト方法は、ｎ（ｎは２以
上の整数）個のフリップフロップ（111〜11n）を縦続接
続して構成したシフトレジスタのテスト方法において、 該シフトレジスタに論理値“1"又は“0"の少なくとも
（ｎ−１）個連続するバーストデータをシフト入力し、 該バーストデータに対して論理値が反転するテストデー
タをシフト入力し、該シフトレジスタの設定データを
（ｎ−１）個シフトし、 該シフトレジスタよりの該テストデータの出力有無によ
り故障を検出することを。
上の整数）個のフリップフロップ（111〜11n）を縦続接
続して構成したシフトレジスタのテスト方法において、 該シフトレジスタに論理値“1"又は“0"の少なくとも
（ｎ−１）個連続するバーストデータをシフト入力し、 該バーストデータに対して論理値が反転するテストデー
タをシフト入力し、該シフトレジスタの設定データを
（ｎ−１）個シフトし、 該シフトレジスタよりの該テストデータの出力有無によ
り故障を検出することを。
また、ｎ（ｎは２以上の整数）個のフリップフロップ
（111〜11n）を縦続接続して構成したシフトレジスタの
テスト方法において、 該ｎ個のフリップフロップを論理値“1"にプリセット又
は論理値“0"にクリアし、 該プリセット又はクリアに対して論理値が反転するテス
トデータをシフト入力し、 該シフトレジスタの設定データを（ｎ−１）個シフト
し、 該シフトレジスタよりの該テストデータの出力有無によ
り故障を検出する。
（111〜11n）を縦続接続して構成したシフトレジスタの
テスト方法において、 該ｎ個のフリップフロップを論理値“1"にプリセット又
は論理値“0"にクリアし、 該プリセット又はクリアに対して論理値が反転するテス
トデータをシフト入力し、 該シフトレジスタの設定データを（ｎ−１）個シフト
し、 該シフトレジスタよりの該テストデータの出力有無によ
り故障を検出する。
また、ｎ（ｎは２以上の整数）個のフリップフロップ
（111〜11n）を縦続接続して構成したシフトレジスタの
テスト方法において、 該シフトレジスタに論理値“1"又は“0"のテストデータ
をシフト入力し、 該テストデータに対して論理値が反転し、かつ少なくと
も（ｎ−１）個連続するバーストデータをシフト入力
し、 該シフトレジスタよりの該テストデータの出力有無によ
り故障を検出する。
（111〜11n）を縦続接続して構成したシフトレジスタの
テスト方法において、 該シフトレジスタに論理値“1"又は“0"のテストデータ
をシフト入力し、 該テストデータに対して論理値が反転し、かつ少なくと
も（ｎ−１）個連続するバーストデータをシフト入力
し、 該シフトレジスタよりの該テストデータの出力有無によ
り故障を検出する。
本発明においては、テストデータとバーストデータとを
入力し、テストデータをｎ個シフトして、シフトレジス
タよりのテストデータの出力有無により故障を検出す
る。
入力し、テストデータをｎ個シフトして、シフトレジス
タよりのテストデータの出力有無により故障を検出す
る。
シフトレジスタに縮退故障又は短絡故障があれば、テス
トデータが破壊されるので上記の故障を検出できる。
トデータが破壊されるので上記の故障を検出できる。
第４図（Ａ），（Ｂ）はフリップフロップ（FF）111〜1
1nを縦続接続したシフトレジスタのうちフリップフロッ
プ11i-1,11j夫々の出力端子間が短絡した短絡故障モデ
ルを示す。
1nを縦続接続したシフトレジスタのうちフリップフロッ
プ11i-1,11j夫々の出力端子間が短絡した短絡故障モデ
ルを示す。
第４図（Ａ）はフリップフロップ111〜11nが第８図
（Ｂ），第９図（Ｂ）に示す構成で短絡点がアンド機能
30を持つ場合のモデルであり、第４図（Ｂ）はフリップ
フロップ111〜11nが第８図（Ａ），第９図（Ａ）に示す
構成で短絡点がオア機能31を持つ場合のモデルである。
両モデル共に短絡点間内のフリップフロップ11i〜11jは
シフトレジスタループを構成する。
（Ｂ），第９図（Ｂ）に示す構成で短絡点がアンド機能
30を持つ場合のモデルであり、第４図（Ｂ）はフリップ
フロップ111〜11nが第８図（Ａ），第９図（Ａ）に示す
構成で短絡点がオア機能31を持つ場合のモデルである。
両モデル共に短絡点間内のフリップフロップ11i〜11jは
シフトレジスタループを構成する。
第１図（Ａ），（Ｂ）は本発明方法の第１実施例のデー
タ構成を示す。ここで、第４図（Ａ），（Ｂ）に示す端
子16に供給する論理値“0"を「Ｌ」で表わし、論理値
“1"を「Ｈ」で表わし、また「Ｘ」はシフトを表わす。
更に添字は論理値及びシフトの順序を表わしている。
タ構成を示す。ここで、第４図（Ａ），（Ｂ）に示す端
子16に供給する論理値“0"を「Ｌ」で表わし、論理値
“1"を「Ｈ」で表わし、また「Ｘ」はシフトを表わす。
更に添字は論理値及びシフトの順序を表わしている。
第１図（Ａ）において、フリップフロップ111〜11nの個
数（ｎ個）だけ論理値“0"のバーストデータをシフト入
力した後、論理値“1"のテストデータを１個だけシフト
入力し、その後（ｎ−１）だけシフトを行なう。シフト
レジスタにアンド機能を持つ短絡（アンド短絡）があれ
ば論理値“0"がシフトレジスタループを巡回するため、
上記テストデータの供給後端子17出力は論理値“0"とな
り、第４図（Ａ）に示す短絡故障を検出できる。なお、
“0"縮退の故障の場合にも論理値“0"が出力されこれを
検出できる。
数（ｎ個）だけ論理値“0"のバーストデータをシフト入
力した後、論理値“1"のテストデータを１個だけシフト
入力し、その後（ｎ−１）だけシフトを行なう。シフト
レジスタにアンド機能を持つ短絡（アンド短絡）があれ
ば論理値“0"がシフトレジスタループを巡回するため、
上記テストデータの供給後端子17出力は論理値“0"とな
り、第４図（Ａ）に示す短絡故障を検出できる。なお、
“0"縮退の故障の場合にも論理値“0"が出力されこれを
検出できる。
第１図（Ｂ）において、フリップフロップ111〜11nの個
数（ｎ個）だけ論理値“1"をシフト入力した後、論理値
“0"を１個だけシフト入力し、その後（ｎ−１）だけシ
フトを行なう。シフトレジスタにオア機能を持つ短絡
（オア短絡）があれば論理値“1"がシフトレジスタルー
プを巡回するため、上記テストデータの供給後端子17出
力は論理値“1"となり、第４図（Ｂ）に示す短絡故障を
検出できる。なお、“1"縮退の故障の場合にも論理値
“1"が出力されこれを検出できる。
数（ｎ個）だけ論理値“1"をシフト入力した後、論理値
“0"を１個だけシフト入力し、その後（ｎ−１）だけシ
フトを行なう。シフトレジスタにオア機能を持つ短絡
（オア短絡）があれば論理値“1"がシフトレジスタルー
プを巡回するため、上記テストデータの供給後端子17出
力は論理値“1"となり、第４図（Ｂ）に示す短絡故障を
検出できる。なお、“1"縮退の故障の場合にも論理値
“1"が出力されこれを検出できる。
従って、第１図（Ａ）のテストデータを供給後第１図
（Ｂ）のテストデータを供給してシフトレジスタの短絡
故障及び縮退故障を検出できる。
（Ｂ）のテストデータを供給してシフトレジスタの短絡
故障及び縮退故障を検出できる。
第２図（Ａ），（Ｂ）は本発明方法の第２実施例のデー
タ構成を示す。このテストデータはフリップフロップ11
1〜11n夫々がクリア入力及びプリセット入力を持つ場合
に用いられ、第１図（Ａ），（Ｂ）夫々で論理値“0"又
は“1"をｎ個シフト入力する代りに、Ｌクリア又はＨプ
リセットを行なう。
タ構成を示す。このテストデータはフリップフロップ11
1〜11n夫々がクリア入力及びプリセット入力を持つ場合
に用いられ、第１図（Ａ），（Ｂ）夫々で論理値“0"又
は“1"をｎ個シフト入力する代りに、Ｌクリア又はＨプ
リセットを行なう。
上記のＬクリア又はＨプリセットにより、フリップフロ
ップ111〜11nに論理値“0"又は“1"のバーストデータを
設定している。その後は第１図（Ａ），（Ｂ）夫々とま
ったく同一であり、第２図（Ａ）のテストデータでアン
ド短絡又は“0"縮退を検出し、第２図（Ｂ）のテストデ
ータでオア短絡又は“1"縮退を検出する。
ップ111〜11nに論理値“0"又は“1"のバーストデータを
設定している。その後は第１図（Ａ），（Ｂ）夫々とま
ったく同一であり、第２図（Ａ）のテストデータでアン
ド短絡又は“0"縮退を検出し、第２図（Ｂ）のテストデ
ータでオア短絡又は“1"縮退を検出する。
なお、第１図（Ａ），（Ｂ）及び第２図（Ａ），（Ｂ）
において（ｎ−１）個のシフトつまりXn+2…X2n又はX2
…Xnを行なうとき端子16に任意の論理値をシフト入力し
ても良い。
において（ｎ−１）個のシフトつまりXn+2…X2n又はX2
…Xnを行なうとき端子16に任意の論理値をシフト入力し
ても良い。
第３図（Ａ），（Ｂ）は本発明方法の第３実施例のデー
タ構成を示す。
タ構成を示す。
第３図（Ａ）において、論理値“1"のテストデータを１
個だけシフト入力し、その後（ｎ−１）個だけ論理値
“0"のバーストデータをシフト入力する。シフトレジス
タにアンド短絡があれば論理値“0"がシフトレジスタル
ープを巡回するため、上記テストデータの供給後端子17
出力は論理値“0"となり、第４図（Ａ）に示す短絡故障
又は“0"縮退を検出できる。
個だけシフト入力し、その後（ｎ−１）個だけ論理値
“0"のバーストデータをシフト入力する。シフトレジス
タにアンド短絡があれば論理値“0"がシフトレジスタル
ープを巡回するため、上記テストデータの供給後端子17
出力は論理値“0"となり、第４図（Ａ）に示す短絡故障
又は“0"縮退を検出できる。
第３図（Ｂ）において、論理値“0"のテストデータを１
個だけシフト入力し、その後（ｎ−１）個だけ論理値
“1"のバーストデータをシフト入力する。シフトレジス
タにオア短絡があれば論理値“1"がシフトレジスタルー
プを巡回するため、上記テストデータの供給後端子17出
力は論理値“1"となり、第４図（Ｂ）に示す短絡故障又
は“1"縮退を検出できる。
個だけシフト入力し、その後（ｎ−１）個だけ論理値
“1"のバーストデータをシフト入力する。シフトレジス
タにオア短絡があれば論理値“1"がシフトレジスタルー
プを巡回するため、上記テストデータの供給後端子17出
力は論理値“1"となり、第４図（Ｂ）に示す短絡故障又
は“1"縮退を検出できる。
従って、第３図（Ａ）のテストデータを供給後第３図
（Ｂ）テストデータを供給してシフトレジスタのアンド
短絡及びオア短絡を検出できる。
（Ｂ）テストデータを供給してシフトレジスタのアンド
短絡及びオア短絡を検出できる。
上述の如く、本発明方法によれば、シフトレジスタの縮
退故障及び短絡故障を共に検出でき、実用上きわめて有
用である。
退故障及び短絡故障を共に検出でき、実用上きわめて有
用である。
第１図、第２図、第３図夫々は本発明方法の第1,第2,第
３実施例のデータ構成を示す図、 第４図は短絡故障モデルを示す図、 第５図はシリアルスキャンパステストを説明するための
図、 第６図はシフトレジスタの構成図、 第７図は短絡故障を示す図、 第８図、第９図夫々は短絡点のアンド機能，オア機能を
説明するための回路図である。 図において、 111〜11nはフリップフロップ、30はアンド機能、31はオ
ア機能 を示す。
３実施例のデータ構成を示す図、 第４図は短絡故障モデルを示す図、 第５図はシリアルスキャンパステストを説明するための
図、 第６図はシフトレジスタの構成図、 第７図は短絡故障を示す図、 第８図、第９図夫々は短絡点のアンド機能，オア機能を
説明するための回路図である。 図において、 111〜11nはフリップフロップ、30はアンド機能、31はオ
ア機能 を示す。
Claims (3)
- 【請求項１】ｎ（ｎは２以上の整数）個のフリップフロ
ップ（111〜11n）を縦続接続して構成したシフトレジス
タのテスト方法において、 該シフトレジスタに論理値“1"又は“0"の少なくとも
（ｎ−１）個連続するバーストデータをシフト入力し、 該バーストデータに対して論理値が反転するテストデー
タをシフト入力し、 該シフトレジスタの設定データを（ｎ−１）個シフト
し、 該シフトレジスタよりの該テストデータの出力有無によ
り故障を検出することを特徴とするシフトレジスタのテ
スト方法。 - 【請求項２】ｎ（ｎは２以上の整数）個のフリップフロ
ップ（111〜11n）を縦続接続して構成したシフトレジス
タのテスト方法において、 該ｎ個のフリップフロップを論理値“1"にプリセット又
は論理値“0"にクリアし、 該プリセット又はクリアに対して論理値が反転するテス
トデータをシフト入力し、 該シフトレジスタの設定データを（ｎ−１）個シフト
し、 該シフトレジスタよりの該テストデータの出力有無によ
り故障を検出することを特徴とするシフトレジスタのテ
スト方法。 - 【請求項３】ｎ（ｎは２以上の整数）個のフリップフロ
ップ（111〜11n）を縦続接続して構成したシフトレジス
タのテスト方法において、 該シフトレジスタに論理値“1"又は“0"のテストデータ
をシフト入力し、 該テストデータに対して論理値が反転し、かつ少なくと
も（ｎ−１）個連続するバーストデータをシフト入力
し、 該シフトレジスタよりの該テストデータの出力有無によ
り故障を検出することを特徴とするシフトレジスタのテ
スト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291219A JPH0750149B2 (ja) | 1987-11-18 | 1987-11-18 | シフトレジスタのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62291219A JPH0750149B2 (ja) | 1987-11-18 | 1987-11-18 | シフトレジスタのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132977A JPH01132977A (ja) | 1989-05-25 |
| JPH0750149B2 true JPH0750149B2 (ja) | 1995-05-31 |
Family
ID=17766012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62291219A Expired - Lifetime JPH0750149B2 (ja) | 1987-11-18 | 1987-11-18 | シフトレジスタのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750149B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0418521A3 (en) * | 1989-09-20 | 1992-07-15 | International Business Machines Corporation | Testable latch self checker |
| JPH0519022A (ja) * | 1991-07-11 | 1993-01-26 | Fujitsu Ltd | テストパターン発生方法 |
| JP2006034543A (ja) * | 2004-07-26 | 2006-02-09 | Olympus Corp | 内視鏡、及びその修理方法 |
-
1987
- 1987-11-18 JP JP62291219A patent/JPH0750149B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01132977A (ja) | 1989-05-25 |
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