JPH09223955A - 製造後の集積回路のパラメタチューニング方法およびチューニング可能な集積回路 - Google Patents
製造後の集積回路のパラメタチューニング方法およびチューニング可能な集積回路Info
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- JPH09223955A JPH09223955A JP8195280A JP19528096A JPH09223955A JP H09223955 A JPH09223955 A JP H09223955A JP 8195280 A JP8195280 A JP 8195280A JP 19528096 A JP19528096 A JP 19528096A JP H09223955 A JPH09223955 A JP H09223955A
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- H03K2005/00019—Variable delay
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- H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
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Abstract
(57)【要約】
【課題】 製造後の集積回路のパラメタ・チューニ
ングを行う方法と装置を提供する。 【解決手段】 チューニング制御装置とこれに結合され
た対象回路とを含む集積回路(IC)において、対象回
路にはチューニング可能部および意図する機能を果たす
ための機能部が含まれる。機能部の対象パラメタが該パ
ラメタの所定範囲外で動作している場合は該チューニン
グ制御装置でチューニング信号を発生し、対象回路の動
作を可変的に修正することによって、機能部が使用可能
状態に保たれている間に、対象パラメタを所定範囲内に
もたらすべく機能部を動作せしめるようチューニング可
能部にチューニング信号を送る。
ングを行う方法と装置を提供する。 【解決手段】 チューニング制御装置とこれに結合され
た対象回路とを含む集積回路(IC)において、対象回
路にはチューニング可能部および意図する機能を果たす
ための機能部が含まれる。機能部の対象パラメタが該パ
ラメタの所定範囲外で動作している場合は該チューニン
グ制御装置でチューニング信号を発生し、対象回路の動
作を可変的に修正することによって、機能部が使用可能
状態に保たれている間に、対象パラメタを所定範囲内に
もたらすべく機能部を動作せしめるようチューニング可
能部にチューニング信号を送る。
Description
【0001】
【発明の属する技術分野】本発明は集積回路の設計と試
験の分野に係り、特に、製造後の集積回路パラメタのチ
ューニングに関する。
験の分野に係り、特に、製造後の集積回路パラメタのチ
ューニングに関する。
【0002】
【従来の技術】集積回路(IC)の設計及び製造には、
典型的には次のステップが含まれる。先ず、ICの所望
の機能を特定する。次に、所望の機能の実行に必要とさ
れる種々の機能ブロックを選択し、ICのダイ上に合目
的的に配置する。機能ブロックの予測される入力信号条
件に対する出力信号の応答を確定する。ICの意図する
動作クロック周波数と回路の複雑さに適した製造プロセ
ス技術を選択する。次に、選択された製造プロセス技術
を用いて製造された回路素子を使用して機能ブロックを
実現する。最後に、回路を製造し、予測される入力信号
条件に応じて適正な機能の試験を行う。
典型的には次のステップが含まれる。先ず、ICの所望
の機能を特定する。次に、所望の機能の実行に必要とさ
れる種々の機能ブロックを選択し、ICのダイ上に合目
的的に配置する。機能ブロックの予測される入力信号条
件に対する出力信号の応答を確定する。ICの意図する
動作クロック周波数と回路の複雑さに適した製造プロセ
ス技術を選択する。次に、選択された製造プロセス技術
を用いて製造された回路素子を使用して機能ブロックを
実現する。最後に、回路を製造し、予測される入力信号
条件に応じて適正な機能の試験を行う。
【0003】大規模集積(LSI)回路、特に超大規模
集積回路(VLSI)の複雑さの増大とともに、単一の
設計および製造サイクルで完全に欠陥(バグ)がなく、
頑強なICを製造することは、不可能ではないにしても
困難である。加えて、線の形状および相互接続の設定が
縮小されることに伴ってIC製造プロセス技術の複雑さ
は増し、回路素子内のドーパント・レベルの僅かな変動
や不完全さによって、機能ブロックの動作は意図したも
のとは大幅に異なってしまうことがある。その結果、製
造プロセス工程の不測の変動によって何らかの設計上の
問題点による悪影響が増倍し、ICの意図した機能性と
実際の性能との偏差が高まることがある。
集積回路(VLSI)の複雑さの増大とともに、単一の
設計および製造サイクルで完全に欠陥(バグ)がなく、
頑強なICを製造することは、不可能ではないにしても
困難である。加えて、線の形状および相互接続の設定が
縮小されることに伴ってIC製造プロセス技術の複雑さ
は増し、回路素子内のドーパント・レベルの僅かな変動
や不完全さによって、機能ブロックの動作は意図したも
のとは大幅に異なってしまうことがある。その結果、製
造プロセス工程の不測の変動によって何らかの設計上の
問題点による悪影響が増倍し、ICの意図した機能性と
実際の性能との偏差が高まることがある。
【0004】回路シミュレータのような従来形のコンピ
ュータ支援設計(CAD)ツールは製造前にICの性能
を予測するには有用であるものの、このようなCADツ
ールは回路素子の属性を近似計算するための数学的モデ
ルに準拠している。更に、ICシミュレーションで達成
可能な精度や信頼性は、利用できるコンピュータ資源と
ICの複雑さにより限定される。従って、可能なあらゆ
る入力信号および動作の条件下でVISL回路全体の完
璧かつ精確なシミュレーションを生成することは極めて
困難である。その結果、設計エラーを検知し、修正する
ためのCADツールの有効性には限界がある。
ュータ支援設計(CAD)ツールは製造前にICの性能
を予測するには有用であるものの、このようなCADツ
ールは回路素子の属性を近似計算するための数学的モデ
ルに準拠している。更に、ICシミュレーションで達成
可能な精度や信頼性は、利用できるコンピュータ資源と
ICの複雑さにより限定される。従って、可能なあらゆ
る入力信号および動作の条件下でVISL回路全体の完
璧かつ精確なシミュレーションを生成することは極めて
困難である。その結果、設計エラーを検知し、修正する
ためのCADツールの有効性には限界がある。
【0005】製造後にある種の設計および製造プロセス
上の問題点を修正する技術は従前から存在するが、これ
らの技術による修正には限界があり、大きな不利益が付
随するので部分的な解決にしかならない。従来技術の例
には、抵抗のようなIC素子のレーザー・トリミング
や、ヒューズ・リンクによって選択可能な冗長メモリ素
子を組入れるておく技術が含まれる。
上の問題点を修正する技術は従前から存在するが、これ
らの技術による修正には限界があり、大きな不利益が付
随するので部分的な解決にしかならない。従来技術の例
には、抵抗のようなIC素子のレーザー・トリミング
や、ヒューズ・リンクによって選択可能な冗長メモリ素
子を組入れるておく技術が含まれる。
【0006】レーザー・トリミングには、素子の一部の
蒸発ないし電気的短絡によって、素子の一部を除去する
ため、細く収束されたレーザービームを使用するプロセ
スが含まれる。いずれの場合も、レーザービームはIC
自体にアクセスする必要があり、その結果生じた変化は
不可逆的、すなわち永続的な性質になる。加えて、レー
ザービームによってICの周囲の結晶構造に損傷が生
じ、更に相当量の廃棄物が生じ、これはICの或る領域
をバッファ・ゾーンとして割り当てない限り、周囲の回
路素子を汚染することがある。
蒸発ないし電気的短絡によって、素子の一部を除去する
ため、細く収束されたレーザービームを使用するプロセ
スが含まれる。いずれの場合も、レーザービームはIC
自体にアクセスする必要があり、その結果生じた変化は
不可逆的、すなわち永続的な性質になる。加えて、レー
ザービームによってICの周囲の結晶構造に損傷が生
じ、更に相当量の廃棄物が生じ、これはICの或る領域
をバッファ・ゾーンとして割り当てない限り、周囲の回
路素子を汚染することがある。
【0007】冗長回路は一般に、メモリ・アレイのよう
な優れて反復的な多数の機能ブロックを備えた回路でし
かコスト有効性がない。例えば、冗長メモリ回路によっ
て、製造後に、欠陥があるメモリ回路を冗長メモリ回路
の一つと内部交換することができ、設計および製造プロ
セスの少なくとも一方の問題点の作用が部分的に緩和さ
れる。しかし、交換可能な冗長メモリ回路を配置するこ
とによって典型的には信号経路が長くなり、それに伴っ
て寄生抵抗及びキャパシタンスが増大する。リード氏の
米国特許第5204836号には、レーザーによって融
解(zappable)可能なヒューズと接続された複製アレイ
を使用して実施した冗長メモリ記憶構造が開示されてい
る。
な優れて反復的な多数の機能ブロックを備えた回路でし
かコスト有効性がない。例えば、冗長メモリ回路によっ
て、製造後に、欠陥があるメモリ回路を冗長メモリ回路
の一つと内部交換することができ、設計および製造プロ
セスの少なくとも一方の問題点の作用が部分的に緩和さ
れる。しかし、交換可能な冗長メモリ回路を配置するこ
とによって典型的には信号経路が長くなり、それに伴っ
て寄生抵抗及びキャパシタンスが増大する。リード氏の
米国特許第5204836号には、レーザーによって融
解(zappable)可能なヒューズと接続された複製アレイ
を使用して実施した冗長メモリ記憶構造が開示されてい
る。
【0008】
【発明が解決しようとする課題】従って、回路設計での
問題点の修正し、および/または製造プロセス・ステッ
プに起因する不測のパメラタ変動を補償するため、製造
後に可変的にチューニング可能である1以上の対象部分
を備えたVSLI回路が必要とされている。
問題点の修正し、および/または製造プロセス・ステッ
プに起因する不測のパメラタ変動を補償するため、製造
後に可変的にチューニング可能である1以上の対象部分
を備えたVSLI回路が必要とされている。
【0009】
【課題を解決するための手段】本発明は、対象(ターゲ
ット)とするパラメタが設計や製造上の問題により所定
範囲を超えた場合に集積回路(IC)のチューニング可
能回路の挙動を手直しまたは改良するための装置と方法
を提供するものである。チューニング可能回路は対応す
る数の対象(ターゲット)とする回路をチューニングさ
せる1以上のチューニング制御装置を含んでいる。各チ
ューニング制御装置には1以上のレジスタとオプショナ
ル・デコーダとを含んでいる。各対象回路はチューニン
グ可能部と機能部とを含む。機能部は1以上の広範な機
能を含むことができ、それには論理ゲート、バッファ、
信号発生器および増幅器が含まれるが、これらに限定さ
れるものではない。チューニング可能回路の選択可能な
パラメタには、タイミング遅延、トリップ電圧、または
立上がり/立下がり時間が含まれる。
ット)とするパラメタが設計や製造上の問題により所定
範囲を超えた場合に集積回路(IC)のチューニング可
能回路の挙動を手直しまたは改良するための装置と方法
を提供するものである。チューニング可能回路は対応す
る数の対象(ターゲット)とする回路をチューニングさ
せる1以上のチューニング制御装置を含んでいる。各チ
ューニング制御装置には1以上のレジスタとオプショナ
ル・デコーダとを含んでいる。各対象回路はチューニン
グ可能部と機能部とを含む。機能部は1以上の広範な機
能を含むことができ、それには論理ゲート、バッファ、
信号発生器および増幅器が含まれるが、これらに限定さ
れるものではない。チューニング可能回路の選択可能な
パラメタには、タイミング遅延、トリップ電圧、または
立上がり/立下がり時間が含まれる。
【0010】回路の設計者が、例えば設計または製造に
起因する問題を修正しようとして対象パラメタをチュー
ニングさせようとすると、適切なチューニング・パター
ンがチューニング制御装置のレジスタへとラッチされ
る。ICパッケージの入力/出力(I/O)ピンを介し
てチューニング・パターンをチューニング制御装置へと
供給することができる。次に、チューニング制御装置は
対応するチューニング・パターン信号を発生して、対象
回路の異なるチューニング可能部を選択的に使用可能に
することによって、(1以上の)対象回路が対象パラメ
タを可変的にチューニングできるようにする。
起因する問題を修正しようとして対象パラメタをチュー
ニングさせようとすると、適切なチューニング・パター
ンがチューニング制御装置のレジスタへとラッチされ
る。ICパッケージの入力/出力(I/O)ピンを介し
てチューニング・パターンをチューニング制御装置へと
供給することができる。次に、チューニング制御装置は
対応するチューニング・パターン信号を発生して、対象
回路の異なるチューニング可能部を選択的に使用可能に
することによって、(1以上の)対象回路が対象パラメ
タを可変的にチューニングできるようにする。
【0011】一実施形態では、対象回路は増幅回路であ
り、対象パラメタは増幅回路のセンス増幅器の制御スト
ローブ信号用のタイミング遅延である。従って、チュー
ニング可能部は遅延段であり、機能部はセンス増幅器で
ある。この例では、設計または製造上の問題点があると
センス増幅器に供給される一対の差分入力信号が実質的
に遅延される。その結果、この時点でストローブ信号が
早過ぎ、少なくとも対応する長さの時間だけ遅延されな
ければならない。ストローブ信号のタイミングの適宜の
遅延時間を選択するためにマルチプレクサが使用され
る。
り、対象パラメタは増幅回路のセンス増幅器の制御スト
ローブ信号用のタイミング遅延である。従って、チュー
ニング可能部は遅延段であり、機能部はセンス増幅器で
ある。この例では、設計または製造上の問題点があると
センス増幅器に供給される一対の差分入力信号が実質的
に遅延される。その結果、この時点でストローブ信号が
早過ぎ、少なくとも対応する長さの時間だけ遅延されな
ければならない。ストローブ信号のタイミングの適宜の
遅延時間を選択するためにマルチプレクサが使用され
る。
【0012】他の実施形態では、対象回路の機能部は選
択可能な立上がり/立下がり時間を伴うバッファであ
る。バッファのチューニング可能部の負荷抵抗および/
またはキャパシタンスを適宜に選択することによって、
バッファの立上がり/立下がり時間をICの別の部分と
適合するようにチューニングさせる。
択可能な立上がり/立下がり時間を伴うバッファであ
る。バッファのチューニング可能部の負荷抵抗および/
またはキャパシタンスを適宜に選択することによって、
バッファの立上がり/立下がり時間をICの別の部分と
適合するようにチューニングさせる。
【0013】
【発明の実施の形態】本発明のシステムの目的、特徴お
よび利点は以下の説明から明らかになる。以下の詳細な
説明によって本発明の完全な理解が得られよう。これら
の細部には、チューニング可能回路の実施容易化のた
め、機能ブロックと、チューニングおよび対象回路の組
合わせの例が含まれている。加えて、本発明のチューニ
ング可能なICは特定のCMOS回路の実施形態および
製造プロセス技術に関して説明するが、本発明は、例え
ばNMOS、バイポーラCMOS(BiCMOS)およ
びエミッタ結合論理(ECL)のような広範な製造プロ
セス技術にも適用可能である。また、本発明を不要に曖
昧にしないため、公知の回路および構造の詳細は説明し
ない。
よび利点は以下の説明から明らかになる。以下の詳細な
説明によって本発明の完全な理解が得られよう。これら
の細部には、チューニング可能回路の実施容易化のた
め、機能ブロックと、チューニングおよび対象回路の組
合わせの例が含まれている。加えて、本発明のチューニ
ング可能なICは特定のCMOS回路の実施形態および
製造プロセス技術に関して説明するが、本発明は、例え
ばNMOS、バイポーラCMOS(BiCMOS)およ
びエミッタ結合論理(ECL)のような広範な製造プロ
セス技術にも適用可能である。また、本発明を不要に曖
昧にしないため、公知の回路および構造の詳細は説明し
ない。
【0014】図1は本発明に従ったチューニング可能回
路100の一実施形態の構成図である。チューニング可
能回路100は、対応する複数の対象回路101、10
2...109をチューニングさせる1以上のチューニ
ング制御装置110、120...190を含む。各チ
ューニング制御装置には、オプショナル・デコーダおよ
び1以上のラッチ/レジスタが含まれている。入力デー
タ・ストリーム(A,B,C,D,E,F)が6個のラ
ッチ112、113、122、123、192、193
それぞれの入力ノードに送られる。例えば、チューニン
グ制御装置110はラッチ112、113とデコーダ1
14とを含み、入力データ・ストリーム(A,B)が入
力ノード112a、113aのそれぞれに送られる。ラ
ッチ112、113の出力ノード112c、113cが
それぞれデコーダ114と結合されている。一方、デコ
ーダ114の出力ノード114cは対象回路101と結
合されている。チューニング制御装置110、12
0...190それぞれの性質により、チューニング制
御装置110と対象回路101とからなる組合わせの説
明は、チューニング制御装置と対象回路との他の組合わ
せ(120と102)...(190と109)にも同
様に当てはまる。更に、対象回路101、102...
109は以下に詳説する対象回路、またはその組合わせ
の実施形態のいずれでもよい。
路100の一実施形態の構成図である。チューニング可
能回路100は、対応する複数の対象回路101、10
2...109をチューニングさせる1以上のチューニ
ング制御装置110、120...190を含む。各チ
ューニング制御装置には、オプショナル・デコーダおよ
び1以上のラッチ/レジスタが含まれている。入力デー
タ・ストリーム(A,B,C,D,E,F)が6個のラ
ッチ112、113、122、123、192、193
それぞれの入力ノードに送られる。例えば、チューニン
グ制御装置110はラッチ112、113とデコーダ1
14とを含み、入力データ・ストリーム(A,B)が入
力ノード112a、113aのそれぞれに送られる。ラ
ッチ112、113の出力ノード112c、113cが
それぞれデコーダ114と結合されている。一方、デコ
ーダ114の出力ノード114cは対象回路101と結
合されている。チューニング制御装置110、12
0...190それぞれの性質により、チューニング制
御装置110と対象回路101とからなる組合わせの説
明は、チューニング制御装置と対象回路との他の組合わ
せ(120と102)...(190と109)にも同
様に当てはまる。更に、対象回路101、102...
109は以下に詳説する対象回路、またはその組合わせ
の実施形態のいずれでもよい。
【0015】チューニング可能回路100の動作は次の
とおりである。最初に、入力ノード112a、113a
を介して、対象回路101用の所望の回路パラメタ(例
えばトリップ電圧レベル)に対応するチューニング・パ
ターンを発生するために適切なチューニング状態をラッ
チ112、113にロードする。ラッチ112、113
は、(例えばシステム全体のリセット・サイクルまたは
チューニングリセット・サイクルのような)リセット・
サイクル中に、ANDゲート111を経て、(例えば
“TUNING RESET & SYSTEM CL
K”信号のような)適切なクロック信号を用いてクロッ
クされる。この例では、入力ノード112a、113a
はチューニング可能回路100用に必要な入力/出力
(I/O)ピンの数の減少のために、所望のチューニン
グ状態を表すシリアルの入力データ・ストリーム(A、
B)を受信する。これらのチューニング状態はラッチ1
12、113の出力ノード112c、113cで得ら
れ、デコーダ114の入力ノード114a、114bに
それぞれ送られる。次に、デコーダ114が出力ノード
114cでチューニング状態を選択されたチューニング
パターンへと変換する。次にチューニング・パターンは
対象回路101の入力ノード101aに送られる。ある
実施形態では、所望のチューニングの細分性(調整の細
かさ)に応じて、デコーダ114が省かれ、ラッチ11
2、113からチューニング・パターンを直接送る。チ
ューニング制御装置110、120、...190の回
路の複雑さが問題になる別の実施形態では、ラッチ11
2、113、122、123...192、193の代
わりにヒュージブルリンクを使用できることによって、
回路の複雑さを解消するフレキシビリティが得られる。
図2および図3は入力データ・ストリーム(A、B)に
対応し、デコーダ114によって得られる2組のチュー
ニング・パターンの例を示した真理値表である。ここ
で、n=2、k=4、また、prg=(prg1、pr
g2、prg3、 prg4)である。
とおりである。最初に、入力ノード112a、113a
を介して、対象回路101用の所望の回路パラメタ(例
えばトリップ電圧レベル)に対応するチューニング・パ
ターンを発生するために適切なチューニング状態をラッ
チ112、113にロードする。ラッチ112、113
は、(例えばシステム全体のリセット・サイクルまたは
チューニングリセット・サイクルのような)リセット・
サイクル中に、ANDゲート111を経て、(例えば
“TUNING RESET & SYSTEM CL
K”信号のような)適切なクロック信号を用いてクロッ
クされる。この例では、入力ノード112a、113a
はチューニング可能回路100用に必要な入力/出力
(I/O)ピンの数の減少のために、所望のチューニン
グ状態を表すシリアルの入力データ・ストリーム(A、
B)を受信する。これらのチューニング状態はラッチ1
12、113の出力ノード112c、113cで得ら
れ、デコーダ114の入力ノード114a、114bに
それぞれ送られる。次に、デコーダ114が出力ノード
114cでチューニング状態を選択されたチューニング
パターンへと変換する。次にチューニング・パターンは
対象回路101の入力ノード101aに送られる。ある
実施形態では、所望のチューニングの細分性(調整の細
かさ)に応じて、デコーダ114が省かれ、ラッチ11
2、113からチューニング・パターンを直接送る。チ
ューニング制御装置110、120、...190の回
路の複雑さが問題になる別の実施形態では、ラッチ11
2、113、122、123...192、193の代
わりにヒュージブルリンクを使用できることによって、
回路の複雑さを解消するフレキシビリティが得られる。
図2および図3は入力データ・ストリーム(A、B)に
対応し、デコーダ114によって得られる2組のチュー
ニング・パターンの例を示した真理値表である。ここ
で、n=2、k=4、また、prg=(prg1、pr
g2、prg3、 prg4)である。
【0016】前述したように、対象回路101は多様な
回路の一つでよい。対象回路101はチューニング可能
部と機能部とを含んでいる。図4、図6、図8、図9、
図12および図15は対象回路の実施形態を示してい
る。加えて、対象回路101は例示した回路の2以上の
回路の組合わせでもよい。図4に示した対象回路101
の一実施形態では、対象回路101は増幅回路300で
ある。チューニング可能部は選択可能な遅延(dela
y)段310と、マルチプレクサ(MUX)320とを
含んでいる。対象回路101の機能部は増幅回路300
のセンス増幅器330である。この実施形態では、遅延
段310は例えば偶数の縦続接続インバータのような非
反転バッファ回路である。MUX320の代わりにヒュ
ージブルリンクまたはその類似物を使用してもよい。
回路の一つでよい。対象回路101はチューニング可能
部と機能部とを含んでいる。図4、図6、図8、図9、
図12および図15は対象回路の実施形態を示してい
る。加えて、対象回路101は例示した回路の2以上の
回路の組合わせでもよい。図4に示した対象回路101
の一実施形態では、対象回路101は増幅回路300で
ある。チューニング可能部は選択可能な遅延(dela
y)段310と、マルチプレクサ(MUX)320とを
含んでいる。対象回路101の機能部は増幅回路300
のセンス増幅器330である。この実施形態では、遅延
段310は例えば偶数の縦続接続インバータのような非
反転バッファ回路である。MUX320の代わりにヒュ
ージブルリンクまたはその類似物を使用してもよい。
【0017】センス増幅器330を制御するためのスト
ローブ信号Vinが遅延段310の入力ノード312、
並びにMUX320の第1入力ノード322に供給され
る。その結果、遅延段310の出力ノード314で生成
された遅延ストローブ信号VindがMUX320の第
2入力ノード324に送られる。MUX320に供給さ
れた2つの入力信号の一つは制御ノード326を介して
チューニング・パターン信号prg1によって選択され
る。MUX320の出力ノード328における選択され
た出力制御信号Vincはセンス増幅器330の制御ノ
ード336に供給され、それによって制御ノード336
に選択可能な遅延ストローブ信号Vincが供給され
る。
ローブ信号Vinが遅延段310の入力ノード312、
並びにMUX320の第1入力ノード322に供給され
る。その結果、遅延段310の出力ノード314で生成
された遅延ストローブ信号VindがMUX320の第
2入力ノード324に送られる。MUX320に供給さ
れた2つの入力信号の一つは制御ノード326を介して
チューニング・パターン信号prg1によって選択され
る。MUX320の出力ノード328における選択され
た出力制御信号Vincはセンス増幅器330の制御ノ
ード336に供給され、それによって制御ノード336
に選択可能な遅延ストローブ信号Vincが供給され
る。
【0018】増幅回路300の適用にはメモリ・アレイ
を備えることが含まれ、センス増幅器330を共通のメ
モリ・セル列(図示せず)で共用できる。メモリ列から
の一対のディファレンシャル出力信号が一対のディファ
レンシャル入力信号としてセンス増幅器330の入力ノ
ード332、334に供給される。ある場合には、図5
のタイミング図に示すように、センス増幅器330に供
給されたディファレンシャル入力信号に対応する実際の
有効データ信号が、設計段階で計算のシミュレートされ
た有効データ信号に比べて時間tだけ遅延する。その結
果、この時点でストローブ信号Vinはディファレンシ
ャル入力信号に対して早過ぎる。場合には、遅延段31
0を介して(時間dだけ遅延された)遅延ストローブ信
号経路を選択するためにMUX320が使用され、その
場合dはtよりも長いかまたは等しいことによって、セ
ンス増幅器330を制御するために適切な遅延ストロー
ブ信号が得られる。
を備えることが含まれ、センス増幅器330を共通のメ
モリ・セル列(図示せず)で共用できる。メモリ列から
の一対のディファレンシャル出力信号が一対のディファ
レンシャル入力信号としてセンス増幅器330の入力ノ
ード332、334に供給される。ある場合には、図5
のタイミング図に示すように、センス増幅器330に供
給されたディファレンシャル入力信号に対応する実際の
有効データ信号が、設計段階で計算のシミュレートされ
た有効データ信号に比べて時間tだけ遅延する。その結
果、この時点でストローブ信号Vinはディファレンシ
ャル入力信号に対して早過ぎる。場合には、遅延段31
0を介して(時間dだけ遅延された)遅延ストローブ信
号経路を選択するためにMUX320が使用され、その
場合dはtよりも長いかまたは等しいことによって、セ
ンス増幅器330を制御するために適切な遅延ストロー
ブ信号が得られる。
【0019】別の実施形態では、図6に示すように対象
回路101は信号調整バッファ400であり、チューニ
ング可能パラメタはノード436a、436bのそれぞ
れにおける中間信号Va、Vbの立上がり/立下がり時
間と対応するノード446で発生された出力信号Vou
tの立上がり/立下がり時間である。バッファ400は
反転段410a、410bと、抵抗性プルアップ/プル
ダウン回路420a、420bと、容量性回路430
a、430bと、出力段440とを含んでいる。従っ
て、バッファ400のチューニング可能部にはプルアッ
プ回路420a、420bと容量性回路430a、43
0bが含まれ、一方、バッファ400の機能部には反転
段410a、410bおよび出力段440が含まれてい
る。Vdd/Vssと結合されたプルアップ/プルダウ
ンおよび/または容量性回路の別の組合わせも可能であ
ることを付記しておく。
回路101は信号調整バッファ400であり、チューニ
ング可能パラメタはノード436a、436bのそれぞ
れにおける中間信号Va、Vbの立上がり/立下がり時
間と対応するノード446で発生された出力信号Vou
tの立上がり/立下がり時間である。バッファ400は
反転段410a、410bと、抵抗性プルアップ/プル
ダウン回路420a、420bと、容量性回路430
a、430bと、出力段440とを含んでいる。従っ
て、バッファ400のチューニング可能部にはプルアッ
プ回路420a、420bと容量性回路430a、43
0bが含まれ、一方、バッファ400の機能部には反転
段410a、410bおよび出力段440が含まれてい
る。Vdd/Vssと結合されたプルアップ/プルダウ
ンおよび/または容量性回路の別の組合わせも可能であ
ることを付記しておく。
【0020】反転段410aはノード422aとVss
(アース)との間に直列に結合された一対のFET41
4a、416aを含んでいる。FET414a、416
aのゲートはバッファ400の入力ノード412aと結
合されている。反転段410aの出力ノード418aは
容量性回路430aのノード436a、および出力段4
40のFET442のゲートと結合されている。
(アース)との間に直列に結合された一対のFET41
4a、416aを含んでいる。FET414a、416
aのゲートはバッファ400の入力ノード412aと結
合されている。反転段410aの出力ノード418aは
容量性回路430aのノード436a、および出力段4
40のFET442のゲートと結合されている。
【0021】同様にして、反転段410bは入力ノード
422bとVdd(電源)との間に直列に結合された一
対のFET414b、416bを含んでいる。FET4
14b、416bのゲートはバッファ400の入力ノー
ド412bに結合されている。反転段410bの出力ノ
ード418bは容量性回路430bのノード436bに
結合され、出力段440のFET444のゲートにも結
合されている。
422bとVdd(電源)との間に直列に結合された一
対のFET414b、416bを含んでいる。FET4
14b、416bのゲートはバッファ400の入力ノー
ド412bに結合されている。反転段410bの出力ノ
ード418bは容量性回路430bのノード436bに
結合され、出力段440のFET444のゲートにも結
合されている。
【0022】抵抗性プルアップ回路420aは2個のパ
スFET424a、426aと、対応する2個の負荷抵
抗R1、R2を含んでいる。パスFET424a、42
6aのドレンはノード422aと結合されている。抵抗
R1、R2はVddとFET424a、426aのそれ
ぞれのソースとの間に結合されている。更に、負荷抵抗
R3はVddとノード422aとの間に永久的に結合さ
れている。この例では、抵抗R1、R2およびR3の抵
抗値はそれぞれ1Kオーム、2Kオーム、および4Kオ
ームである。
スFET424a、426aと、対応する2個の負荷抵
抗R1、R2を含んでいる。パスFET424a、42
6aのドレンはノード422aと結合されている。抵抗
R1、R2はVddとFET424a、426aのそれ
ぞれのソースとの間に結合されている。更に、負荷抵抗
R3はVddとノード422aとの間に永久的に結合さ
れている。この例では、抵抗R1、R2およびR3の抵
抗値はそれぞれ1Kオーム、2Kオーム、および4Kオ
ームである。
【0023】同様に、抵抗性プルダウン回路420bは
2個のパスFET424b、426bと、対応する2個
の負荷抵抗R4、R5を含んでいる。パスFET424
b、426bのドレンはノード422bと結合されてい
る。抵抗R4、R5はVssとFET424b、426
bのそれぞれのソースとの間に結合されている。更に、
負荷抵抗R6はVssとノード422bとの間に永久的
に結合されている。この例では、抵抗R4、R5および
R6の抵抗値はそれぞれ1Kオーム、2Kオーム、およ
び4Kオームである。
2個のパスFET424b、426bと、対応する2個
の負荷抵抗R4、R5を含んでいる。パスFET424
b、426bのドレンはノード422bと結合されてい
る。抵抗R4、R5はVssとFET424b、426
bのそれぞれのソースとの間に結合されている。更に、
負荷抵抗R6はVssとノード422bとの間に永久的
に結合されている。この例では、抵抗R4、R5および
R6の抵抗値はそれぞれ1Kオーム、2Kオーム、およ
び4Kオームである。
【0024】従って、プルアップ抵抗性回路420aに
よって出力信号Voutの立下がり時間の間のチューニ
ング能力が得られ、一方、相補的なプルダウン抵抗性回
路420bによって出力信号Voutの立上がり時間の
間のチューニング能力が得られる。各々の抵抗性回路4
20a、420bは選択可能な2個の抵抗R1、R2と
R4、R5をそれぞれ含んでいるが、抵抗とFETの対
の数を増減することによって回路420a、420bを
修正し、または異なる抵抗値にすることは当業者には自
明であろう。
よって出力信号Voutの立下がり時間の間のチューニ
ング能力が得られ、一方、相補的なプルダウン抵抗性回
路420bによって出力信号Voutの立上がり時間の
間のチューニング能力が得られる。各々の抵抗性回路4
20a、420bは選択可能な2個の抵抗R1、R2と
R4、R5をそれぞれ含んでいるが、抵抗とFETの対
の数を増減することによって回路420a、420bを
修正し、または異なる抵抗値にすることは当業者には自
明であろう。
【0025】容量性回路430aはノード436aとV
ddとの間に直列に結合されたパスFET432aと容
量性負荷434aとを含んでいる。容量性回路430b
はノード436bとVssとの間に直列に結合されたパ
スFET432bと容量性負荷434bとを含んでい
る。バッファ400のチューニング能力を高めるために
付加的な容量性回路を補足してもよい。ある実施形態で
は、パスFET432a、432bの代わりにヒュージ
ブルリンクを用いる。
ddとの間に直列に結合されたパスFET432aと容
量性負荷434aとを含んでいる。容量性回路430b
はノード436bとVssとの間に直列に結合されたパ
スFET432bと容量性負荷434bとを含んでい
る。バッファ400のチューニング能力を高めるために
付加的な容量性回路を補足してもよい。ある実施形態で
は、パスFET432a、432bの代わりにヒュージ
ブルリンクを用いる。
【0026】出力段440はVddとVssとの間に直
列に結合された一対のFET442、444を含んでい
る。FET442のゲートは反転段410aのノード4
18aと結合され、容量性回路430aのノードVaと
も結合され、一方、FET444のゲートは反転段41
0bのノードと結合され、容量性回路430bのノード
Vbとも結合されている。出力段440も反転段である
ので、機能上、バッファ400は非反転バッファであ
る。
列に結合された一対のFET442、444を含んでい
る。FET442のゲートは反転段410aのノード4
18aと結合され、容量性回路430aのノードVaと
も結合され、一方、FET444のゲートは反転段41
0bのノードと結合され、容量性回路430bのノード
Vbとも結合されている。出力段440も反転段である
ので、機能上、バッファ400は非反転バッファであ
る。
【0027】バッファ400の動作は次のとおりであ
る。入力信号Vinがバッファ400の入力ノード41
2a、412bに供給される。更に、チューニング信号
prg1、prg2、nprg3(prg3の上バーす
なわちprg2の否定を意味する)は、抵抗R1、R2
および容量性負荷434aをそれぞれ選択するためにパ
スFET424a、426aおよび432aのゲートに
送られる。同様に、チューニング信号nprg1(pr
g1の上バー)、nprg2(prg2の上バー)、p
rg3は抵抗R4、R5および容量性負荷434bをそ
れぞれ選択するためにパスFET424b、426bお
よび432bのゲートに送られる。バッファ400によ
って発生される出力信号Voutの立上がり/立下がり
時間は1以上の抵抗対R1,R4および抵抗対R2,R
5と容量性負荷対434a,434bとを選択的に接続
/遮断することによってチューニングされる。
る。入力信号Vinがバッファ400の入力ノード41
2a、412bに供給される。更に、チューニング信号
prg1、prg2、nprg3(prg3の上バーす
なわちprg2の否定を意味する)は、抵抗R1、R2
および容量性負荷434aをそれぞれ選択するためにパ
スFET424a、426aおよび432aのゲートに
送られる。同様に、チューニング信号nprg1(pr
g1の上バー)、nprg2(prg2の上バー)、p
rg3は抵抗R4、R5および容量性負荷434bをそ
れぞれ選択するためにパスFET424b、426bお
よび432bのゲートに送られる。バッファ400によ
って発生される出力信号Voutの立上がり/立下がり
時間は1以上の抵抗対R1,R4および抵抗対R2,R
5と容量性負荷対434a,434bとを選択的に接続
/遮断することによってチューニングされる。
【0028】図7はチューニング信号prg1、prg
2、prg3によって形成されたそれぞれのチューニン
グパターンに応じて、ノード436a、436bのそれ
ぞれにおける信号Va、Vbのそれぞれの代表的な立上
がり/立下がり時間を示した表である。例えば、双方の
抵抗対R1,R4と抵抗対R2,R5とを選択すること
によって、プルアップ回路420aの抵抗とプルダウン
回路420bの抵抗とが最低レベルまで低減され、それ
によって出力信号Voutの立上がり時間の速度が高ま
る。同様に、一対の容量性負荷434a、434bを選
択しないことによって出力信号Voutの立上がり時間
の速度が高まる。逆に、抵抗対R1,R4と抵抗対R
2,R5を選択しないことおよび/または容量性負荷対
434a,434bを選択することによって、出力信号
Voutの立上がり時間を遅くすることができる。この
例では、信号Va/Vbの立上がり/立下がり時間はt
1<t2<t3<...t8である。バッファ400の
電力消費量は負荷抵抗R1、R2、R4、R5と容量性
負荷434a、434bの値に左右されるので、パスF
ET424a、424b、426a、426bおよびパ
スFET432a、432bのそれぞれを経てバッファ
400に送られる適切なチューニングパターンを用いて
バッファ400の電力消費量を制御するために、選択可
能な負荷抵抗R1、R2、R4、R5と容量性負荷43
4a、434bとを利用することもできることに留意さ
れたい。
2、prg3によって形成されたそれぞれのチューニン
グパターンに応じて、ノード436a、436bのそれ
ぞれにおける信号Va、Vbのそれぞれの代表的な立上
がり/立下がり時間を示した表である。例えば、双方の
抵抗対R1,R4と抵抗対R2,R5とを選択すること
によって、プルアップ回路420aの抵抗とプルダウン
回路420bの抵抗とが最低レベルまで低減され、それ
によって出力信号Voutの立上がり時間の速度が高ま
る。同様に、一対の容量性負荷434a、434bを選
択しないことによって出力信号Voutの立上がり時間
の速度が高まる。逆に、抵抗対R1,R4と抵抗対R
2,R5を選択しないことおよび/または容量性負荷対
434a,434bを選択することによって、出力信号
Voutの立上がり時間を遅くすることができる。この
例では、信号Va/Vbの立上がり/立下がり時間はt
1<t2<t3<...t8である。バッファ400の
電力消費量は負荷抵抗R1、R2、R4、R5と容量性
負荷434a、434bの値に左右されるので、パスF
ET424a、424b、426a、426bおよびパ
スFET432a、432bのそれぞれを経てバッファ
400に送られる適切なチューニングパターンを用いて
バッファ400の電力消費量を制御するために、選択可
能な負荷抵抗R1、R2、R4、R5と容量性負荷43
4a、434bとを利用することもできることに留意さ
れたい。
【0029】更に別の実施形態では、図8、図9および
図10のそれぞれ構成図、論理図および回路図に示すよ
うに、対象回路101はチューニング可能なトリップし
きい値電圧Vtripを有する“ドミノ”論理回路50
0である。先ず図8の構成図を参照すると、回路500
は直列に結合された2つのドミノ段501、502を含
んでいる。第1ドミノ段501は第1論理段510と、
第1インバータ520と、第1プルアップ回路530と
を含んでいる。第2ドミノ段502は第2論理段54
0、第2インバータ550、および第2プルアップ回路
560を含んでいる。用途により付加的な“ドミノ”論
理段を回路500に付加することができることを付記し
ておく。
図10のそれぞれ構成図、論理図および回路図に示すよ
うに、対象回路101はチューニング可能なトリップし
きい値電圧Vtripを有する“ドミノ”論理回路50
0である。先ず図8の構成図を参照すると、回路500
は直列に結合された2つのドミノ段501、502を含
んでいる。第1ドミノ段501は第1論理段510と、
第1インバータ520と、第1プルアップ回路530と
を含んでいる。第2ドミノ段502は第2論理段54
0、第2インバータ550、および第2プルアップ回路
560を含んでいる。用途により付加的な“ドミノ”論
理段を回路500に付加することができることを付記し
ておく。
【0030】この実施形態では、第1論理段510の出
力ノードは第1インバータ520の入力ノードと結合さ
れている。インバータ520は第1プルアップ回路53
0を経てVddと結合されている。一方、第1インバー
タ520の出力ノードは第2論理段540の入力ノード
と結合されている。同様に、第2論理段540の出力ノ
ードは第2インバータ550の入力ノードと結合されて
いる。インバータ550は第2プルアップ回路560を
経てVddと結合されている。従って、論理段510、
540とインバータ520、550とが機能部を構成
し、一方、プルアップ回路530、560がチューニン
グ可能部を構成する。
力ノードは第1インバータ520の入力ノードと結合さ
れている。インバータ520は第1プルアップ回路53
0を経てVddと結合されている。一方、第1インバー
タ520の出力ノードは第2論理段540の入力ノード
と結合されている。同様に、第2論理段540の出力ノ
ードは第2インバータ550の入力ノードと結合されて
いる。インバータ550は第2プルアップ回路560を
経てVddと結合されている。従って、論理段510、
540とインバータ520、550とが機能部を構成
し、一方、プルアップ回路530、560がチューニン
グ可能部を構成する。
【0031】図9は回路500の論理例を示しており、
第1論理段510は“NAND”機能を果たし、第2論
理段540は“G=D*(E+F)論理機能を果たす。
(“+”=“OR”、“*”=“AND” )ここで図
10を参照すると、図9のCMOSとして実施した回路
500の実施形態が第1と第2のドミノ段501、50
2を詳細に示している。
第1論理段510は“NAND”機能を果たし、第2論
理段540は“G=D*(E+F)論理機能を果たす。
(“+”=“OR”、“*”=“AND” )ここで図
10を参照すると、図9のCMOSとして実施した回路
500の実施形態が第1と第2のドミノ段501、50
2を詳細に示している。
【0032】第1論理段であるNANDゲート510は
VddとVssの間に直列に結合されたPMOS FE
T511とNMOS FET512、513、514を
含んでいる。システム・クロック信号CLKがFET5
11のゲート511aと結合されている。FET51
1、512のドレンによって形成された接合部は出力ノ
ード518と結合されている。第1インバータ520は
VddとVssの間に直列に結合されたPMOS FE
T521とNMOS FET522とを含んでいる。出
力ノード526はFET521、522のドレンの接合
部に形成されている。第1プルアップ回路530はPM
OS FET531、532、533を含み、FET5
32のドレンはインバータ520の入力ノード523と
結合され、FET533のソースは双方のFET53
1、532のドレンと結合され、FET531、532
のソースはVddと結合されている。FET533のゲ
ートもインバータ520の出力ノード526と結合され
ている。
VddとVssの間に直列に結合されたPMOS FE
T511とNMOS FET512、513、514を
含んでいる。システム・クロック信号CLKがFET5
11のゲート511aと結合されている。FET51
1、512のドレンによって形成された接合部は出力ノ
ード518と結合されている。第1インバータ520は
VddとVssの間に直列に結合されたPMOS FE
T521とNMOS FET522とを含んでいる。出
力ノード526はFET521、522のドレンの接合
部に形成されている。第1プルアップ回路530はPM
OS FET531、532、533を含み、FET5
32のドレンはインバータ520の入力ノード523と
結合され、FET533のソースは双方のFET53
1、532のドレンと結合され、FET531、532
のソースはVddと結合されている。FET533のゲ
ートもインバータ520の出力ノード526と結合され
ている。
【0033】第2論理段540はPMOS FET54
1と、NMOS FET542、543、544、54
5を含んでいる。システム・クロック信号CLKはFE
T541と545のゲートに供給される。FET54
1、542、543、545はVddとVssの間に直
列に結合されている。更に、FET543と544は互
いに並列に結合されている。FET541、542のド
レンによって形成された接合部は第2インバータ550
の入力ノード553と結合されている。第2インバータ
550はVddとVssの間に直列に結合されたPMO
S FET551とNMOS FET552とを含んで
いる。出力ノード556はFET551、552のドレ
ンの接合部に形成され、出力ノードVoutと結合して
いる。第2プルアップ回路560はPMOS FET5
61、562、563を含み、FET563のドレンは
インバータ550の入力ノード553と結合され、FE
T563のソースは双方のFET561、562のドレ
ンと結合され、FET561、562のソースはVdd
と結合されている。FET563のゲートもインバータ
550の出力ノード556と結合されている。ドミノ段
501、502の動作態様は次のようである。
1と、NMOS FET542、543、544、54
5を含んでいる。システム・クロック信号CLKはFE
T541と545のゲートに供給される。FET54
1、542、543、545はVddとVssの間に直
列に結合されている。更に、FET543と544は互
いに並列に結合されている。FET541、542のド
レンによって形成された接合部は第2インバータ550
の入力ノード553と結合されている。第2インバータ
550はVddとVssの間に直列に結合されたPMO
S FET551とNMOS FET552とを含んで
いる。出力ノード556はFET551、552のドレ
ンの接合部に形成され、出力ノードVoutと結合して
いる。第2プルアップ回路560はPMOS FET5
61、562、563を含み、FET563のドレンは
インバータ550の入力ノード553と結合され、FE
T563のソースは双方のFET561、562のドレ
ンと結合され、FET561、562のソースはVdd
と結合されている。FET563のゲートもインバータ
550の出力ノード556と結合されている。ドミノ段
501、502の動作態様は次のようである。
【0034】入力論理信号A、B、CがFET512、
513、514のそれぞれのゲート512a、513
a、514aに送られる。その結果、NANDゲート5
10の出力ノード518は入力信号A、B、C、即わち
(A*B*Cの上バー)の論理NANDをインバータ段
520の入力ノード523に送る。一方、インバータ段
520は“D=A*B*C”である出力論理信号Dを出
力ノード526に送る。
513、514のそれぞれのゲート512a、513
a、514aに送られる。その結果、NANDゲート5
10の出力ノード518は入力信号A、B、C、即わち
(A*B*Cの上バー)の論理NANDをインバータ段
520の入力ノード523に送る。一方、インバータ段
520は“D=A*B*C”である出力論理信号Dを出
力ノード526に送る。
【0035】“D”論理信号はFET542のゲートに
送られる。更に、入力論理信号EおよびFがFET54
3、544のゲートに送られる。前述したように、第2
論理段540は“G=[{D*(E+F)}の上バ
ー]”論理機能を果たす。したがって、ドミノ段501
と502の組合わせによる論理機能は“G=(A*B*
C)*(E+F)”である。
送られる。更に、入力論理信号EおよびFがFET54
3、544のゲートに送られる。前述したように、第2
論理段540は“G=[{D*(E+F)}の上バ
ー]”論理機能を果たす。したがって、ドミノ段501
と502の組合わせによる論理機能は“G=(A*B*
C)*(E+F)”である。
【0036】ドミノ回路501、502のチューニング
部は同一であるので、プルアップ回路530の以下の説
明はプルアップ回路560にも当てはまる。本発明に従
って、チューニングパターン信号prg1、prg2が
FET531、532のそれぞれのゲートに送られるこ
とによって、設計者は第1ドミノ段501のしきい値ト
リップ電圧Vtripを調整することが可能になる。同
様に、チューニングパターン信号prg3、prg4が
FET561、562のそれぞれのゲートに送られるこ
とによって、第2ドミノ段502のしきい値トリップ電
圧Vtripが制御される。従って、回路500によっ
て発生される出力信号VoutのVtripを変更する
ためにチューニングパターン信号prg1、prg2、
prg3、prg4を利用できる。
部は同一であるので、プルアップ回路530の以下の説
明はプルアップ回路560にも当てはまる。本発明に従
って、チューニングパターン信号prg1、prg2が
FET531、532のそれぞれのゲートに送られるこ
とによって、設計者は第1ドミノ段501のしきい値ト
リップ電圧Vtripを調整することが可能になる。同
様に、チューニングパターン信号prg3、prg4が
FET561、562のそれぞれのゲートに送られるこ
とによって、第2ドミノ段502のしきい値トリップ電
圧Vtripが制御される。従って、回路500によっ
て発生される出力信号VoutのVtripを変更する
ためにチューニングパターン信号prg1、prg2、
prg3、prg4を利用できる。
【0037】図11はチューニングパターン信号prg
1、prg2の関数としての第1ドミノ段501のトリ
ップ電圧Vtripの例を示した表である。この例で
は、チューニングパターン信号prg1、prg2の異
なる組合わせが0.5ボルトから1.3ボルトの範囲の
Vtrip電圧レベルを発生する。プルアップ回路53
0、560の動作態様は同じであるので、チューニング
信号prg3、prg4は同様にして第2ドミノ段50
2のVtripを変更する。ドミノ論理回路500に付
加的な1以上のプルアップ回路を付加して、Vtrip
の電圧範囲を広げ、電圧間隔の細分性を広げることによ
って、その他の電圧範囲と電圧間隔にすることが可能で
ある。
1、prg2の関数としての第1ドミノ段501のトリ
ップ電圧Vtripの例を示した表である。この例で
は、チューニングパターン信号prg1、prg2の異
なる組合わせが0.5ボルトから1.3ボルトの範囲の
Vtrip電圧レベルを発生する。プルアップ回路53
0、560の動作態様は同じであるので、チューニング
信号prg3、prg4は同様にして第2ドミノ段50
2のVtripを変更する。ドミノ論理回路500に付
加的な1以上のプルアップ回路を付加して、Vtrip
の電圧範囲を広げ、電圧間隔の細分性を広げることによ
って、その他の電圧範囲と電圧間隔にすることが可能で
ある。
【0038】図12は対象回路101の別の実施形態の
回路図である。この実施形態では、対象回路101は基
準電圧発生器600であり、チューニング可能なパラメ
タは発生器600によって発生される基準電圧Vref
である。電圧発生器600は分圧器610と、第1と第
2のプルアップ回路620、630と、第1と第2のプ
ルダウン回路640、650とを含んでいる。機能部は
分圧器610を含み、一方チューニング可能部は回路6
20、630、640、650を含んでいる。この実施
形態ではPチャネルFETについて説明しているもの
の、適宜に変更することによってPチャネルFETの代
わりにNチャネルFETを使用することもできることは
専門家には明らかであろう。
回路図である。この実施形態では、対象回路101は基
準電圧発生器600であり、チューニング可能なパラメ
タは発生器600によって発生される基準電圧Vref
である。電圧発生器600は分圧器610と、第1と第
2のプルアップ回路620、630と、第1と第2のプ
ルダウン回路640、650とを含んでいる。機能部は
分圧器610を含み、一方チューニング可能部は回路6
20、630、640、650を含んでいる。この実施
形態ではPチャネルFETについて説明しているもの
の、適宜に変更することによってPチャネルFETの代
わりにNチャネルFETを使用することもできることは
専門家には明らかであろう。
【0039】分圧器610はVddとVssとの間に直
列に結合された一対のFET612、614を含んでい
る。FET612のゲートおよびドレンと、FET61
4のソースとは出力ノード690と結合されている。F
ET614のゲートとドレンはVssと結合されてい
る。
列に結合された一対のFET612、614を含んでい
る。FET612のゲートおよびドレンと、FET61
4のソースとは出力ノード690と結合されている。F
ET614のゲートとドレンはVssと結合されてい
る。
【0040】第1プルアップ回路620はVddと出力
ノード690との間に直列に結合されたFET622、
624を含んでいる。FET624のゲートは出力ノー
ド690にも結合されている。第1プルダウン回路64
0はFET642を含み、そのソースとドレンは出力ノ
ード690およびVssにそれぞれ結合されている。こ
の実施形態では、第1プルアップ回路620と構造が同
じである第2プルアップ回路630によって基準電圧V
refの付加的な電圧範囲が得られる。電圧Vrefの
範囲を更に広げるために付加的なプルアップ回路を付加
することができる。
ノード690との間に直列に結合されたFET622、
624を含んでいる。FET624のゲートは出力ノー
ド690にも結合されている。第1プルダウン回路64
0はFET642を含み、そのソースとドレンは出力ノ
ード690およびVssにそれぞれ結合されている。こ
の実施形態では、第1プルアップ回路620と構造が同
じである第2プルアップ回路630によって基準電圧V
refの付加的な電圧範囲が得られる。電圧Vrefの
範囲を更に広げるために付加的なプルアップ回路を付加
することができる。
【0041】この実施形態では、第1プルダウン回路6
40と構造が同じである第2プルダウン回路650によ
って基準電圧Vrefの付加的な電圧範囲が得られる。
電圧Vrefの範囲を更に広げるために付加的なプルダ
ウン回路を付加することができる。
40と構造が同じである第2プルダウン回路650によ
って基準電圧Vrefの付加的な電圧範囲が得られる。
電圧Vrefの範囲を更に広げるために付加的なプルダ
ウン回路を付加することができる。
【0042】電圧発生器600のチューニングはFET
622、632、642、652のそれぞれのゲートに
供給されるチューニングパターン信号prg1、prg
2、prg3、prg4によって達成される。1以上の
プルアップ回路620、630を選択することによっ
て、基準電圧Vrefを傾斜的に増分させることができ
る。逆に、1以上のプルダウン回路640、650を選
択することによって、基準電圧を傾斜的に減少させるこ
とができる。図13はチューニング・パターン信号pr
g1、prg2、prg3、prg4に応じた基準電圧
Vrefの電圧レベルを示した表であり、Vddは2.
5ボルトである。
622、632、642、652のそれぞれのゲートに
供給されるチューニングパターン信号prg1、prg
2、prg3、prg4によって達成される。1以上の
プルアップ回路620、630を選択することによっ
て、基準電圧Vrefを傾斜的に増分させることができ
る。逆に、1以上のプルダウン回路640、650を選
択することによって、基準電圧を傾斜的に減少させるこ
とができる。図13はチューニング・パターン信号pr
g1、prg2、prg3、prg4に応じた基準電圧
Vrefの電圧レベルを示した表であり、Vddは2.
5ボルトである。
【0043】チューニング・パターン信号prg1、p
rg2、prg3、prg4 を使用して、電圧発生器
600のインピーダンスを制御することもできる。図1
4は、チューニングパターン信号prg1、prg2、
prg3、prg4に対応する発生器600のインピー
ダンスの例を示している。
rg2、prg3、prg4 を使用して、電圧発生器
600のインピーダンスを制御することもできる。図1
4は、チューニングパターン信号prg1、prg2、
prg3、prg4に対応する発生器600のインピー
ダンスの例を示している。
【0044】ここで対象回路101の更に別の実施形態
を示した図15を参照すると、対象回路101は反転段
710、第1と第2の抵抗性段720、730、容量性
回路740、750、760および770を含む反転バ
ッファ700である。抵抗性段720は並列に結合され
たPチャネルFET722と、NチャネルFET724
と、第1抵抗R1とを含んでいる。同様にして、抵抗性
段730は並列に結合されたPチャネルFET732
と、NチャネルFET734と、第2抵抗R2とを含ん
でいる。容量性回路740、750は各々Vddと出力
ノード790との間に直列に結合されたPチャネルFE
Tと容量性負荷とを含み、一方、容量性回路760、7
70は各々出力ノード790とVssとの間に直列に結
合されたNチャネルFETと容量性負荷とを含んでい
る。
を示した図15を参照すると、対象回路101は反転段
710、第1と第2の抵抗性段720、730、容量性
回路740、750、760および770を含む反転バ
ッファ700である。抵抗性段720は並列に結合され
たPチャネルFET722と、NチャネルFET724
と、第1抵抗R1とを含んでいる。同様にして、抵抗性
段730は並列に結合されたPチャネルFET732
と、NチャネルFET734と、第2抵抗R2とを含ん
でいる。容量性回路740、750は各々Vddと出力
ノード790との間に直列に結合されたPチャネルFE
Tと容量性負荷とを含み、一方、容量性回路760、7
70は各々出力ノード790とVssとの間に直列に結
合されたNチャネルFETと容量性負荷とを含んでい
る。
【0045】機能的には、抵抗性段720、730はバ
ッファ700の立上がり/立下がり時間を粗調整する。
容量性回路740、750、760、770は機能的に
図6の実施形態の容量性回路と同じであり、バッファ7
00の立上がり/立下がり時間のいずれかを、ひいては
電力消費量を微調整する。
ッファ700の立上がり/立下がり時間を粗調整する。
容量性回路740、750、760、770は機能的に
図6の実施形態の容量性回路と同じであり、バッファ7
00の立上がり/立下がり時間のいずれかを、ひいては
電力消費量を微調整する。
【0046】チューニングパターン信号prg1、pr
g2、nprg3(prg3の上バー)、nprg4
(prg4の上バー)がパスFET722、732、7
42、752に供給される。同様に、チューニングパタ
ーン信号nprg1(prg1の上バー)、nprg2
(prg2の上バー)、prg3、prg4がパスFE
T724、734、762、772に供給される。抵抗
性段720の抵抗R1は双方のFET722と724と
を導通させることによってバイパスされる。同様に、抵
抗性段730の抵抗R2は双方のFET732と734
とを導通させることによってバイパスされる。容量性回
路740、750、760、770はFET742、7
52、762、772をそれぞれ導通させることによっ
て選択される。図16はチューニングパターンの関数と
してバッファ700によって発生される出力信号Vou
tの立上がり/立下がり時間の例を示している。この例
では、出力信号Voutの立上がり/立下がり時間はt
1<t2<t3...<t16である。
g2、nprg3(prg3の上バー)、nprg4
(prg4の上バー)がパスFET722、732、7
42、752に供給される。同様に、チューニングパタ
ーン信号nprg1(prg1の上バー)、nprg2
(prg2の上バー)、prg3、prg4がパスFE
T724、734、762、772に供給される。抵抗
性段720の抵抗R1は双方のFET722と724と
を導通させることによってバイパスされる。同様に、抵
抗性段730の抵抗R2は双方のFET732と734
とを導通させることによってバイパスされる。容量性回
路740、750、760、770はFET742、7
52、762、772をそれぞれ導通させることによっ
て選択される。図16はチューニングパターンの関数と
してバッファ700によって発生される出力信号Vou
tの立上がり/立下がり時間の例を示している。この例
では、出力信号Voutの立上がり/立下がり時間はt
1<t2<t3...<t16である。
【0047】これまで本発明を特定の実施形態について
説明してきたが、本発明の趣旨から離れることなく多く
の追加と修正が可能である。例えば、対象回路の1以上
のパスFETの代わりに、永久的に変更するためにヒュ
ージブルリンクを使用し、またはチューニング・パラメ
タの範囲内の適宜の値を選択できるアナログ・スイッチ
を使用してもよい。従って、本発明の範囲は特許請求の
範囲によって確定されるものである。
説明してきたが、本発明の趣旨から離れることなく多く
の追加と修正が可能である。例えば、対象回路の1以上
のパスFETの代わりに、永久的に変更するためにヒュ
ージブルリンクを使用し、またはチューニング・パラメ
タの範囲内の適宜の値を選択できるアナログ・スイッチ
を使用してもよい。従って、本発明の範囲は特許請求の
範囲によって確定されるものである。
【0048】
【発明の効果】本発明のチューニング回路によって有利
に、設計または製造上の問題点を製造後に修正すること
によって、可能生産高が高められる。加えて、時間を要
し、コストが高い別のIC製造サイクルを必要とせず
に、異なる動作条件で非破壊的にチューニング回路を試
験することが可能である。別な利点としては、最適な条
件下では高速度で、また、不利な条件下では低速度でI
Cの1以上の対象回路を選択的に動作させられる性能で
あることが含まれる。
に、設計または製造上の問題点を製造後に修正すること
によって、可能生産高が高められる。加えて、時間を要
し、コストが高い別のIC製造サイクルを必要とせず
に、異なる動作条件で非破壊的にチューニング回路を試
験することが可能である。別な利点としては、最適な条
件下では高速度で、また、不利な条件下では低速度でI
Cの1以上の対象回路を選択的に動作させられる性能で
あることが含まれる。
【図1】 本発明に従ったチューニング可能回路の一実
施形態による構成図である。
施形態による構成図である。
【図2】 チューニング可能回路のデコーダによって得
られるチューニング・パターンの2組の例のうちの一例
を示した真理値表である。
られるチューニング・パターンの2組の例のうちの一例
を示した真理値表である。
【図3】 チューニング可能回路のデコーダによって得
られるチューニング・パターンの2組の例のうちの一例
を示した真理値表である。
られるチューニング・パターンの2組の例のうちの一例
を示した真理値表である。
【図4】 チューニング可能な増幅回路を示した構成図
である。
である。
【図5】 図4の増幅回路のシミュレートされた遅延ス
トローブ信号と実際の遅延ストローブ信号を示したタイ
ミング図である。
トローブ信号と実際の遅延ストローブ信号を示したタイ
ミング図である。
【図6】 チューニング可能信号調整バッファの回路図
である。
である。
【図7】 チューニングパターンに応じた図6のバッフ
アの出力信号の代表的な立上がり時間を示した表であ
る。
アの出力信号の代表的な立上がり時間を示した表であ
る。
【図8】 チューニング可能な“ドミノ”論理回路の構
成図である。
成図である。
【図9】 チューニング可能な“ドミノ”論理回路の論
理図である。
理図である。
【図10】 チューニング可能な“ドミノ”論理回路の
回路図である。
回路図である。
【図11】 チューニング・パターンの一例の関数とし
て図8−10のドミノ段のトリップ電圧を示した表であ
る。
て図8−10のドミノ段のトリップ電圧を示した表であ
る。
【図12】 チューニング可能な基準電圧発生器の回路
図である。
図である。
【図13】 チューニング・パターンの一例の関数とし
て図12の電圧発生器の出力基準電圧を示した表であ
る。
て図12の電圧発生器の出力基準電圧を示した表であ
る。
【図14】 チューニング・パターンの一例の関数とし
て図12の電圧発生器のインピーダンスを示した表であ
る。
て図12の電圧発生器のインピーダンスを示した表であ
る。
【図15】 チューニング可能な反転バッファの回路図
である。
である。
【図16】 チューニングパターンに応じた図15の反
転バッファの代表的な立上がり/立下がり時間を示した
表である。
転バッファの代表的な立上がり/立下がり時間を示した
表である。
100 ・・ チューニング可能回路 101,102,109 ・・ 対象回路 110,120,190 ・・ チューニング制御装置 112,113,122,123,192,193 ・
・ ラッチ 114,120,190 ・・ デコーダ
・ ラッチ 114,120,190 ・・ デコーダ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成8年10月25日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図1】 本発明に従ったチューニング可能回路の一実
施形態による構成図である。
施形態による構成図である。
【図2】 チューニング可能回路のデコーダによって得
られるチューニング・パターンの2組の例のうちの一例
を示した真理値図表である。
られるチューニング・パターンの2組の例のうちの一例
を示した真理値図表である。
【図3】 チューニング可能回路のデコーダによって得
られるチューニング・パターンの2組の例のうちの一例
を示した真理値図表である。
られるチューニング・パターンの2組の例のうちの一例
を示した真理値図表である。
【図4】 チューニング可能な増幅回路を示した構成図
である。
である。
【図5】 図4の増幅回路のシミュレートされた遅延ス
トローブ信号と実際の遅延ストローブ信号を示したタイ
ミング図である。
トローブ信号と実際の遅延ストローブ信号を示したタイ
ミング図である。
【図6】 チューニング可能信号調整バッファの回路図
である。
である。
【図7】 チューニングパターンに応じた図6のバッフ
アの出力信号の代表的な立上がり時間を示した図表であ
る。
アの出力信号の代表的な立上がり時間を示した図表であ
る。
【図8】 チューニング可能な“ドミノ”論理回路の構
成図である。
成図である。
【図9】 チューニング可能な“ドミノ”論理回路の論
理図である。
理図である。
【図10】 チューニング可能な“ドミノ”論理回路の
回路図である。
回路図である。
【図11】 チューニング・パターンの一例の関数とし
て図8−10のドミノ段のトリップ電圧を示した図表で
ある。
て図8−10のドミノ段のトリップ電圧を示した図表で
ある。
【図12】 チューニング可能な基準電圧発生器の回路
図である。
図である。
【図13】 チューニング・パターンの一例の関数とし
て図12の電圧発生器の出力基準電圧を示した図表であ
る。
て図12の電圧発生器の出力基準電圧を示した図表であ
る。
【図14】 チューニング・パターンの一例の関数とし
て図12の電圧発生器のインピーダンスを示した図表で
ある。
て図12の電圧発生器のインピーダンスを示した図表で
ある。
【図15】 チューニング可能な反転バッファの回路図
である。
である。
【図16】 チューニングパターンに応じた図15の反
転バッファの代表的な立上がり/立下がり時間を示した
図表である。
転バッファの代表的な立上がり/立下がり時間を示した
図表である。
【符号の説明】 100 ・・ チューニング可能回路 101,102,109 ・・ 対象回路 110,120,190 ・・ チューニング制御装置 112,113,122,123,192,193 ・
・ ラッチ 114,120,190 ・・ デコーダ
・ ラッチ 114,120,190 ・・ デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラーウル・ビイ・セイラム アメリカ合衆国 94061 カリフォルニア 州・レドウッド シティ・ハドソン スト リート・アパートメント ナンバー308・ 1614
Claims (3)
- 【請求項1】 チューニング制御装置とこれに結合され
た対象回路とを含む集積回路(IC)を、その製造後に
チューニングする方法であって、前記対象回路にはチュ
ーニング可能部および意図する機能を果たすための機能
部が含まれており、 該機能部の対象パラメタが該パラメタの所定範囲外で動
作している場合は該チューニング制御装置でチューニン
グ信号を発生するステップと、 該対象回路の動作を可変的に修正することによって、該
機能部が使用可能状態に保たれている間に、該対象パラ
メタが所定範囲内にあるように該機能部を動作せしめる
ために該チューニング可能部に該チューニング信号を送
るステップとを備えている、チューニング方法。 - 【請求項2】 チューニング可能な集積回路(IC)で
あって、 チューニング可能部と、意図した機能を果たすための機
能部とを含む対象回路と、 該機能部の対象パラメタが該パラメタの所定範囲外で動
作している場合は該対象回路用のチューニング信号を発
生して、該チューニング信号が該対象回路の動作を可変
的に修正することによって、該機能部が使用可能状態に
保たれている間に、該対象パラメタが所定範囲内にある
ように該機能部を動作せしめるためのチューニング制御
装置とを備えている集積回路。 - 【請求項3】 チューニング可能部と意図した機能を果
たすための機能部とを含んでいる、集積回路中の対象回
路と連係して使用するチューニング制御装置であって、 該機能部の対象パラメタが該パラメタの所定範囲外で動
作している場合は該対象回路へのチューニング信号を発
生して、該チューニング信号が該対象回路の動作を可変
的に修正することによって、該機能部が使用可能状態に
保たれている間に、該対象パラメタが所定範囲内にある
ように該機能部を動作せしめるためのラッチを備えてい
る集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/499716 | 1995-07-07 | ||
US08/499,716 US5729158A (en) | 1995-07-07 | 1995-07-07 | Parametric tuning of an integrated circuit after fabrication |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09223955A true JPH09223955A (ja) | 1997-08-26 |
Family
ID=23986405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8195280A Pending JPH09223955A (ja) | 1995-07-07 | 1996-07-08 | 製造後の集積回路のパラメタチューニング方法およびチューニング可能な集積回路 |
Country Status (3)
Country | Link |
---|---|
US (4) | US5729158A (ja) |
EP (1) | EP0752677A3 (ja) |
JP (1) | JPH09223955A (ja) |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5729158A (en) * | 1995-07-07 | 1998-03-17 | Sun Microsystems, Inc. | Parametric tuning of an integrated circuit after fabrication |
US5952890A (en) | 1997-02-05 | 1999-09-14 | Fox Enterprises, Inc. | Crystal oscillator programmable with frequency-defining parameters |
US5960405A (en) * | 1997-02-05 | 1999-09-28 | Fox Enterprises, Inc. | Worldwide marketing logistics network including strategically located centers for frequency programming crystal oscillators to customer specification |
US5898321A (en) * | 1997-03-24 | 1999-04-27 | Intel Corporation | Method and apparatus for slew rate and impedance compensating buffer circuits |
US6028462A (en) * | 1997-08-22 | 2000-02-22 | Lsi Logic Corporation | Tunable delay for very high speed |
US6008680A (en) * | 1997-08-27 | 1999-12-28 | Lsi Logic Corporation | Continuously adjustable delay-locked loop |
SG68690A1 (en) * | 1997-10-29 | 1999-11-16 | Hewlett Packard Co | Integrated circuit assembly having output pads with application specific characteristics and method of operation |
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