JPH05281308A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH05281308A JPH05281308A JP3316692A JP31669291A JPH05281308A JP H05281308 A JPH05281308 A JP H05281308A JP 3316692 A JP3316692 A JP 3316692A JP 31669291 A JP31669291 A JP 31669291A JP H05281308 A JPH05281308 A JP H05281308A
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- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 (修正有)
【構成】データ端D、クロック端CKおよびマスク信号
端MASKを設けたエッジトリガ型のマスタスレーブ・
フリップフロップ4を有するi個のスキャン用フリップ
フロップ51〜5iを有し、テストモード時には、外部
のテスト装置2のテスト信号発生回路2Aから供給され
るスキャンモード制御SMC信号およびテストモード制
御AMC信号に制御される第1,第2のセレクタ3a,
3bを介してスキャン用フリップフロップ51から5i
迄の各入力信号SIN端と出力信号SOUT端とを直列
に接続してテスト用の順序回路1Bを構成する。初段の
スキャン用フリップフロップ51のSIN端にテスト信
号発生回路2Aから入力したテスト用の入力信号SIN
が順次上方にシフトし、最終段のスキャン用フリップフ
ロップ5iのSOUT端から判定用の検出信号SDEと
して出力される。 【効果】スキャンパスを確実に動作させることができ
る。
端MASKを設けたエッジトリガ型のマスタスレーブ・
フリップフロップ4を有するi個のスキャン用フリップ
フロップ51〜5iを有し、テストモード時には、外部
のテスト装置2のテスト信号発生回路2Aから供給され
るスキャンモード制御SMC信号およびテストモード制
御AMC信号に制御される第1,第2のセレクタ3a,
3bを介してスキャン用フリップフロップ51から5i
迄の各入力信号SIN端と出力信号SOUT端とを直列
に接続してテスト用の順序回路1Bを構成する。初段の
スキャン用フリップフロップ51のSIN端にテスト信
号発生回路2Aから入力したテスト用の入力信号SIN
が順次上方にシフトし、最終段のスキャン用フリップフ
ロップ5iのSOUT端から判定用の検出信号SDEと
して出力される。 【効果】スキャンパスを確実に動作させることができ
る。
Description
【0001】
【産業上の利用分野】本発明は論理集積回路に関し、特
に内蔵されているマスタスレーブ・フリップフロップの
テストに関する。
に内蔵されているマスタスレーブ・フリップフロップの
テストに関する。
【0002】
【従来の技術】半導体の論理集積回路は大分して組合せ
論理回路、テストモード時には順序回路を構成する複数
のスキャン用フリップフロップとを有している。これら
についてはプロシーデング・オブ・ザ・アイイーイーイ
ー(PROCEEDING of the IEEE)
第71巻、1983年1月、第71号、98〜112頁
に記載されている。
論理回路、テストモード時には順序回路を構成する複数
のスキャン用フリップフロップとを有している。これら
についてはプロシーデング・オブ・ザ・アイイーイーイ
ー(PROCEEDING of the IEEE)
第71巻、1983年1月、第71号、98〜112頁
に記載されている。
【0003】図5は従来の論理集積回路の一例と、それ
をテストするテスト装置のブロック図である。被テスト
論理集積回路1aは外部のテスト装置2のテスト信号発
生回路2Aからm個の入力端子Pim(m=1〜m)を
介してテスト信号を入力して、n個の出力端子P0n
(n=1〜n)を介して波形観測回路2Bに観測信号O
BSを供給する組合論理回路1Aと、通常動作モードと
テストモードに対応して入力データDと内部クロック
(CK)信号をそれぞれテスト用の入力信号SINとス
キャン(SC)信号に制御されて切換えるセレクタ3
a,3bを介して、それらを入力してQ信号を組合論理
回路1Aに出力信号SOUTを供給するi個のスキャン
用フリップフロップ5b1〜5biを有する順序回路1
Cとを含んでいる。なお、最上段のスキャン用マスター
スレーブ・フリップフロップ5biの出力信号は外部の
波形観測回路2Bに判定用の検出信号SDEとして供給
される。
をテストするテスト装置のブロック図である。被テスト
論理集積回路1aは外部のテスト装置2のテスト信号発
生回路2Aからm個の入力端子Pim(m=1〜m)を
介してテスト信号を入力して、n個の出力端子P0n
(n=1〜n)を介して波形観測回路2Bに観測信号O
BSを供給する組合論理回路1Aと、通常動作モードと
テストモードに対応して入力データDと内部クロック
(CK)信号をそれぞれテスト用の入力信号SINとス
キャン(SC)信号に制御されて切換えるセレクタ3
a,3bを介して、それらを入力してQ信号を組合論理
回路1Aに出力信号SOUTを供給するi個のスキャン
用フリップフロップ5b1〜5biを有する順序回路1
Cとを含んでいる。なお、最上段のスキャン用マスター
スレーブ・フリップフロップ5biの出力信号は外部の
波形観測回路2Bに判定用の検出信号SDEとして供給
される。
【0004】ここで、図6は図5のマスタースレーブ・
フリップフロップ4bの回路図であり、データ信号Dと
クロック信号CKを入力する二入力ORゲート2ORを
2個有する前段フリップフロップ4Abと、二つのゲー
ト出力とクロック信号CKを入力してQ端子および−Q
端子からQ信号および反転(−)Q信号を出力する後段
フリップフロップ4Bとを有している。図5のセレクタ
3a,3bは共にテストモード制御(AMC)信号とス
キャンモード制御(SMC)信号がアクティブであり、
テスト装置2を用いた順序回路1Cのテストモード状態
を示している。
フリップフロップ4bの回路図であり、データ信号Dと
クロック信号CKを入力する二入力ORゲート2ORを
2個有する前段フリップフロップ4Abと、二つのゲー
ト出力とクロック信号CKを入力してQ端子および−Q
端子からQ信号および反転(−)Q信号を出力する後段
フリップフロップ4Bとを有している。図5のセレクタ
3a,3bは共にテストモード制御(AMC)信号とス
キャンモード制御(SMC)信号がアクティブであり、
テスト装置2を用いた順序回路1Cのテストモード状態
を示している。
【0005】逆に、AMC信号およびSMC信号が共に
インアクティブの場合はセレクタ3a,3bはそれぞれ
組合回路1Aからのデータ信号Dおよび内部のクロック
信号CKをセレクトしてマスタースレーブ・フリップフ
ロップ4bのD端およびCK端にそれぞれ入力するの
で、スキャン用フリップフロップ5b1〜5biは、論
理集積回路内のマスタースレーブ・フリップフロップ4
bとしてエッジトリガの所定動作を行う。
インアクティブの場合はセレクタ3a,3bはそれぞれ
組合回路1Aからのデータ信号Dおよび内部のクロック
信号CKをセレクトしてマスタースレーブ・フリップフ
ロップ4bのD端およびCK端にそれぞれ入力するの
で、スキャン用フリップフロップ5b1〜5biは、論
理集積回路内のマスタースレーブ・フリップフロップ4
bとしてエッジトリガの所定動作を行う。
【0006】次に、図5のブロックのテストモードにお
ける動作を説明する。まず、テスト装置2のテスト信号
発生回路2Aの発生するSMC信号およびAMC信号を
アクティブにする。するとテスト用の入力信号SINと
SC信号がセレクタ3a,3bを通ってマスタスレーブ
・フリップフロップ4bのD端およびCK端に入力され
るので、フリップフロップの書き込みエッジごとに信号
SINとして印加された値が最初のスキャンパス用フリ
ップフロップ5b1のマスタスレーブ・フリップフロッ
プ4bに入力する。この動作により回路中のフリップフ
ロップ4bに所定の値を設定することができる。
ける動作を説明する。まず、テスト装置2のテスト信号
発生回路2Aの発生するSMC信号およびAMC信号を
アクティブにする。するとテスト用の入力信号SINと
SC信号がセレクタ3a,3bを通ってマスタスレーブ
・フリップフロップ4bのD端およびCK端に入力され
るので、フリップフロップの書き込みエッジごとに信号
SINとして印加された値が最初のスキャンパス用フリ
ップフロップ5b1のマスタスレーブ・フリップフロッ
プ4bに入力する。この動作により回路中のフリップフ
ロップ4bに所定の値を設定することができる。
【0007】次にSMC信号をインアクティブにし、S
C信号にCK信号を1つ印加することによって、前述の
操作でフリップフロップ4bに設定した値と、回路のD
端に印加された値に対する通常動作時にフリップフロッ
プ4bの入力データをフリップフロップ4bに書き込む
ことができる。最後に、SMC信号を再びアクティブに
してSC信号にCK信号を印加することで、前述の操作
でフリップフロップ5b1に書き込まれた値はスキャン
用フリップフロップ5b1〜5biの列を上方にシフト
して行き、最上段のフリップフロップ5biの出力信号
SOUTを検出信号SDEとして波形観測回路2Bで観
測し、全マスタスレーブ・フリップフロップ4bの全数
を良否をテストすることができる。
C信号にCK信号を1つ印加することによって、前述の
操作でフリップフロップ4bに設定した値と、回路のD
端に印加された値に対する通常動作時にフリップフロッ
プ4bの入力データをフリップフロップ4bに書き込む
ことができる。最後に、SMC信号を再びアクティブに
してSC信号にCK信号を印加することで、前述の操作
でフリップフロップ5b1に書き込まれた値はスキャン
用フリップフロップ5b1〜5biの列を上方にシフト
して行き、最上段のフリップフロップ5biの出力信号
SOUTを検出信号SDEとして波形観測回路2Bで観
測し、全マスタスレーブ・フリップフロップ4bの全数
を良否をテストすることができる。
【0008】
【発明が解決しようとする課題】この従来の論理集積回
路は、スキャン用フリップフロップで構成する順序回路
をテストする場合に、隣接した前・後段2つのスキャン
用フリップフロップに入力するそれぞれのSC信号につ
いて、後段側のスキャン用フリップフロップ用が前段用
に比べて遅くなるようなずれが生じた場合には、シフト
動作が正しく行われないことが起る。
路は、スキャン用フリップフロップで構成する順序回路
をテストする場合に、隣接した前・後段2つのスキャン
用フリップフロップに入力するそれぞれのSC信号につ
いて、後段側のスキャン用フリップフロップ用が前段用
に比べて遅くなるようなずれが生じた場合には、シフト
動作が正しく行われないことが起る。
【0009】このSC信号のずれは、SC信号配線層の
抵抗,リアクタンスおよび容量などの寄生素子によって
生じる。大規模集積回路ではこれらの値の予測すること
は難しい。そこでこの対策としてSC信号を遅らせるS
C遅延回路を付加する必要があると言う問題があった。
抵抗,リアクタンスおよび容量などの寄生素子によって
生じる。大規模集積回路ではこれらの値の予測すること
は難しい。そこでこの対策としてSC信号を遅らせるS
C遅延回路を付加する必要があると言う問題があった。
【0010】本発明の目的は、内蔵するスキャン用フリ
ップフロップの順序回路テストが容易で正確にできる論
理集積回路を提供することである。
ップフロップの順序回路テストが容易で正確にできる論
理集積回路を提供することである。
【0011】
【課題を解決するための手段】本発明の論理集積回路
は、組合論理回路と、第1および第2のテストモードセ
レクタとそれぞれの出力信号をデータ端およびクロック
端に入力するエッジトリガ型のマスタスレーブ・フリッ
プフロップとを有するスキャン用フリップフロップの複
数個を有し、テストモード時には、外部から供給される
スキャンモード制御信号およびテストモード制御信号に
制御される前記第1および第2のテストモードセレクタ
を介して前記スキャン用フリップフロップの複数の入力
信号端と出力信号端とを直列に接続してテスト用の順序
回路を構成し、該順序回路の初段入力信号端に外部から
入力したテスト用の入力信号を最終段出力信号端から外
部に判定用の検出信号を出力する半導体の論理集積回路
において、前記マスタスレーブ・フリップフロップは、
前記スキャン信号と同周期でかつそれよりも所定の進み
位相を有する外部のマスク信号をマスク端に入力して所
定期間は前段記憶部への前記テスト用の入力信号の書込
をマスクするマスク回路を有して構成されている。
は、組合論理回路と、第1および第2のテストモードセ
レクタとそれぞれの出力信号をデータ端およびクロック
端に入力するエッジトリガ型のマスタスレーブ・フリッ
プフロップとを有するスキャン用フリップフロップの複
数個を有し、テストモード時には、外部から供給される
スキャンモード制御信号およびテストモード制御信号に
制御される前記第1および第2のテストモードセレクタ
を介して前記スキャン用フリップフロップの複数の入力
信号端と出力信号端とを直列に接続してテスト用の順序
回路を構成し、該順序回路の初段入力信号端に外部から
入力したテスト用の入力信号を最終段出力信号端から外
部に判定用の検出信号を出力する半導体の論理集積回路
において、前記マスタスレーブ・フリップフロップは、
前記スキャン信号と同周期でかつそれよりも所定の進み
位相を有する外部のマスク信号をマスク端に入力して所
定期間は前段記憶部への前記テスト用の入力信号の書込
をマスクするマスク回路を有して構成されている。
【0012】また、本発明の論理集積回路のマスク回路
は、三入力論理和回路を有して構成されている。
は、三入力論理和回路を有して構成されている。
【0013】さらに本発明の論理集積回路のマスタスレ
ーブ・フリップフロップは、前記マスク回路としてCM
OSトランスファゲートを有して構成されている。
ーブ・フリップフロップは、前記マスク回路としてCM
OSトランスファゲートを有して構成されている。
【0014】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の第1の実施例およびテスト装置のブ
ロック図である。本実施例の被テスト論理集積回路1
は、組合論理回路1Aと、第1および第2のセレクタ3
a,3bとそれぞれの出力信号をデータ端Dおよびクロ
ック端CKに入力し、かつマスク信号端MASKを設け
たエッジトリガ型のマスタスレーブ・フリップフロップ
4とを有するi個のスキャン用フリップフロップ51〜
5iを有している。
る。図1は本発明の第1の実施例およびテスト装置のブ
ロック図である。本実施例の被テスト論理集積回路1
は、組合論理回路1Aと、第1および第2のセレクタ3
a,3bとそれぞれの出力信号をデータ端Dおよびクロ
ック端CKに入力し、かつマスク信号端MASKを設け
たエッジトリガ型のマスタスレーブ・フリップフロップ
4とを有するi個のスキャン用フリップフロップ51〜
5iを有している。
【0015】ここで、マスタスレーブ・フリップフロッ
プ4は、図2,図3(a),(b)に示すように、スキ
ャン(SC)信号と同周期4TでかつそれよりもTだけ
進み位相のマスク信号MASKをマスク信号発生部2M
からマスク信号(MASK)端に入力して、期間Tは前
段のマスク型フリップフロップ4Aへの前段スキャン用
フリップフロップのSOUT信号の書込みをマスクする
三入力ORゲート3ORを2個有するマスク型フリップ
フロップ4Aと、図6の従来と同じ後段フリップフロッ
プ4Bとを有している。次にテストモード時のブロック
の動作について説明するがSC,SMC,AMC,SI
N,SOUTおよびSDEの各信号の動作は前述の従来
の回路ブロックのテストモードの場合と同様であるの
で、追加されたMASK信号の動作を説明する。
プ4は、図2,図3(a),(b)に示すように、スキ
ャン(SC)信号と同周期4TでかつそれよりもTだけ
進み位相のマスク信号MASKをマスク信号発生部2M
からマスク信号(MASK)端に入力して、期間Tは前
段のマスク型フリップフロップ4Aへの前段スキャン用
フリップフロップのSOUT信号の書込みをマスクする
三入力ORゲート3ORを2個有するマスク型フリップ
フロップ4Aと、図6の従来と同じ後段フリップフロッ
プ4Bとを有している。次にテストモード時のブロック
の動作について説明するがSC,SMC,AMC,SI
N,SOUTおよびSDEの各信号の動作は前述の従来
の回路ブロックのテストモードの場合と同様であるの
で、追加されたMASK信号の動作を説明する。
【0016】テストモード時には、外部のテスト装置2
のテスト信号発生回路2Aから供給されるスキャンモー
ド制御(SMC)信号およびテストモード制御(AM
C)信号に制御される第1および第2のセレクタ3a,
3bを介してスキャン用フリップフロップ51から5i
迄の各入力信号(SIN)端と出力信号(SOUT)端
とを直列に接続してテスト用の順序回路1Bを構成す
る。
のテスト信号発生回路2Aから供給されるスキャンモー
ド制御(SMC)信号およびテストモード制御(AM
C)信号に制御される第1および第2のセレクタ3a,
3bを介してスキャン用フリップフロップ51から5i
迄の各入力信号(SIN)端と出力信号(SOUT)端
とを直列に接続してテスト用の順序回路1Bを構成す
る。
【0017】その初段のスキャン用フリップフロップ5
1のSIN端にテスト信号発生回路2Aから入力したテ
スト用の入力信号SINが順次上方にシフトされて、最
終段のスキャン用フリップフロップ5iのSOUT端か
ら判定用の検出信号SDEとしてテスト装置2の波形観
測回路2Bに対して出力される。
1のSIN端にテスト信号発生回路2Aから入力したテ
スト用の入力信号SINが順次上方にシフトされて、最
終段のスキャン用フリップフロップ5iのSOUT端か
ら判定用の検出信号SDEとしてテスト装置2の波形観
測回路2Bに対して出力される。
【0018】次にテストモード時のブロックの動作てつ
いて説明するがSC,SMC,AMC,SIN,SOU
TおよびSDEの各信号の動作は前述の従来の回路ブロ
ックのテストモードの場合と同様であるので、追加され
たMASK信号の動作を説明する。
いて説明するがSC,SMC,AMC,SIN,SOU
TおよびSDEの各信号の動作は前述の従来の回路ブロ
ックのテストモードの場合と同様であるので、追加され
たMASK信号の動作を説明する。
【0019】まず、テストを行わない通常モード時に
は、まず、マスタースレーブ・フリップフロップ4の前
段のマスク型フリップフロップ4AはMASK端に論理
値“1”を入力すると、前段のフリップフロップのデー
タ書き込み状態をマスクし保持状態にする機能を有す
る。MASK信号は論理“0”レベルに保つ、従って三
入力ORゲート3ORの出力がないのでマスタースレー
ブフリップフロップ4のD端入力はマスクされず、マス
タースレーブフリップフロップ4は、通常のエッジトリ
ガ型のフリップフロップとして動作する。
は、まず、マスタースレーブ・フリップフロップ4の前
段のマスク型フリップフロップ4AはMASK端に論理
値“1”を入力すると、前段のフリップフロップのデー
タ書き込み状態をマスクし保持状態にする機能を有す
る。MASK信号は論理“0”レベルに保つ、従って三
入力ORゲート3ORの出力がないのでマスタースレー
ブフリップフロップ4のD端入力はマスクされず、マス
タースレーブフリップフロップ4は、通常のエッジトリ
ガ型のフリップフロップとして動作する。
【0020】テストモード時には図3(b)示すように
MASK信号はSC信号よりも4Tの4分の1周期Tだ
け早いクロックで駆動されるので、SC信号の立ち上が
りよりも前の4分の1周期Tの間、図2のマスタースレ
ーブフリップフロップ4の前段のマスク型フリップフロ
ップ4Aへの書き込みがマスクされる。このことにより
SC信号の4分の1周期T程度のタイミングずれが隣接
する各フリップフロップ間にあっても、正しくスキャン
動作を行うことができる。図3(a)はマスク信号発生
回路2Mの一例のブロック図で、2倍周波スキャン信号
2SCとAMC信号をトグルフリップフロップに入力し
ている。
MASK信号はSC信号よりも4Tの4分の1周期Tだ
け早いクロックで駆動されるので、SC信号の立ち上が
りよりも前の4分の1周期Tの間、図2のマスタースレ
ーブフリップフロップ4の前段のマスク型フリップフロ
ップ4Aへの書き込みがマスクされる。このことにより
SC信号の4分の1周期T程度のタイミングずれが隣接
する各フリップフロップ間にあっても、正しくスキャン
動作を行うことができる。図3(a)はマスク信号発生
回路2Mの一例のブロック図で、2倍周波スキャン信号
2SCとAMC信号をトグルフリップフロップに入力し
ている。
【0021】本実施例の論理集積回路は、大規模フリッ
プフロップの誤動作防止対策として、従来は付加するS
C遅延回路のチップ領域が約4割増加したのに対して、
MASK回路の付加チップ領域増が約2割となる。すな
わち誤動作対策のためのチップ領域が従来の約半分とな
る効果がある。
プフロップの誤動作防止対策として、従来は付加するS
C遅延回路のチップ領域が約4割増加したのに対して、
MASK回路の付加チップ領域増が約2割となる。すな
わち誤動作対策のためのチップ領域が従来の約半分とな
る効果がある。
【0022】図4は本発明の第2の実施例のマスタース
レーブ・フリップフロップの回路図で、マスク回路とし
てCMOSトランスファゲートTGA,TGBをとラッ
チよりなるマスク型ラッチ4Aaと後段ラッチ4Ba
と、それらのゲート回路4Cとを有し、このゲート回路
はCK信号とMASK信号を入力してトランスファゲー
ト用の2対のゲート信号C,−CおよびC1,−C1を
出力する。MASK信号が“0”レベルである時は、通
常のエッジトリガのフリップフロップとして動作する
が、MASK信号が“1”になると前段のラッチ4Aa
への書き込みはマスクされ、保持状態になる。
レーブ・フリップフロップの回路図で、マスク回路とし
てCMOSトランスファゲートTGA,TGBをとラッ
チよりなるマスク型ラッチ4Aaと後段ラッチ4Ba
と、それらのゲート回路4Cとを有し、このゲート回路
はCK信号とMASK信号を入力してトランスファゲー
ト用の2対のゲート信号C,−CおよびC1,−C1を
出力する。MASK信号が“0”レベルである時は、通
常のエッジトリガのフリップフロップとして動作する
が、MASK信号が“1”になると前段のラッチ4Aa
への書き込みはマスクされ、保持状態になる。
【0023】上述の実施例でスキャンフリップフロップ
中にマスタスレーブ・フリップフロップが一ケの場合を
説明したが、複数のシーケンス接続にしてもよい。ま
た、主なマスタスレーブ・フリップフロップをスキャン
用フリップフロップに組込み、一部が残される場合もあ
る。
中にマスタスレーブ・フリップフロップが一ケの場合を
説明したが、複数のシーケンス接続にしてもよい。ま
た、主なマスタスレーブ・フリップフロップをスキャン
用フリップフロップに組込み、一部が残される場合もあ
る。
【0024】
【発明の効果】以上説明したように本発明は、マスタス
レーブの前段フリップフロップへの書き込みをマスクす
る手段を有しているので、エッジトリガのフリップフロ
ップを用いてテスト用の順序回路を構成してテストする
場合に、適当なマスク信号を入力することによって少い
追加回路でスキャンパスを確実に動作させることができ
るという効果を有する。
レーブの前段フリップフロップへの書き込みをマスクす
る手段を有しているので、エッジトリガのフリップフロ
ップを用いてテスト用の順序回路を構成してテストする
場合に、適当なマスク信号を入力することによって少い
追加回路でスキャンパスを確実に動作させることができ
るという効果を有する。
【図1】本発明の第1の実施例およびテスト装置のブロ
ック図である。
ック図である。
【図2】図1のマスタースレーブ・フリップフロップの
回路図である。
回路図である。
【図3】(a),(b)は図1のマスク信号発生部およ
び各信号の波形図である。
び各信号の波形図である。
【図4】本発明の第2の実施例のマスタースレーブ・フ
リップフロップの回路図である。
リップフロップの回路図である。
【図5】従来の論理集積回路の一例およびテスト装置の
ブロック図である。
ブロック図である。
【図6】図5のマスタースレーブ・フリップフロップの
回路図である。
回路図である。
1 被テスト論理集積回路 1A 組合論理回路 1B 順序回路 2 テスト装置 2A テスト信号発生回路 2B 波形観測回路 2M マスク信号発生回路 3a,3b セレクタ 4 マスタースレーブ・フリップフロップ 4A マスク型フリップフロップ 4Ab マスク型ラッチ 4B 後段フリップフロップ 4Ba 後段ラッチ 51〜5i スキャン用フリップフロップ AMC テストモード設定信号 MACK マスク信号 SC スキャン信号 SIN テスト用の入力信号 SOUT 出力信号 SDE 検出信号 2SC 2倍周波スキャン信号 3OR 三入力ORゲート TGA,TGB トランスファーゲート C,C ゲート信号 −C,−C1 反転ゲート信号
Claims (3)
- 【請求項1】 組合論理回路と、第1および第2のテス
トモードセレクタとそれぞれの出力信号をデータ端およ
びクロック端に入力するエッジトリガ型のマスタスレー
ブ・フリップフロップとを有するスキャン用フリップフ
ロップの複数個を有し、テストモード時には、外部から
供給されるスキャンモード制御信号およびテストモード
制御信号に制御される前記第1および第2のテストモー
ドセレクタを介して前記スキャン用フリップフロップの
複数の入力信号端と出力信号端とを直列に接続してテス
ト用の順序回路を構成し、該順序回路の初段入力信号端
に外部から入力したテスト用の入力信号を最終段出力信
号端から外部に判定用の検出信号を出力する半導体の論
理集積回路において、 前記マスタスレーブ・フリップフロップは、前記スキャ
ン信号と同周期でかつそれよりも所定の進み位相を有す
る外部のマスク信号をマスク端に入力して所定期間は前
段記憶部への前記テスト用の入力信号の書込をマスクす
るマスク回路を有することを特徴とする論理集積回路。 - 【請求項2】 前記マスク回路は、三入力論理和回路を
有していることを特徴とする請求項1記載の論理集積回
路。 - 【請求項3】 前記マスタスレーブ・フリップフロップ
の前段記憶部は、前記マスク回路としてCMOSトラン
スファゲートを有する請求項1記載の論理集積回路。
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