JPH05281308A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH05281308A JPH05281308A JP3316692A JP31669291A JPH05281308A JP H05281308 A JPH05281308 A JP H05281308A JP 3316692 A JP3316692 A JP 3316692A JP 31669291 A JP31669291 A JP 31669291A JP H05281308 A JPH05281308 A JP H05281308A
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- flop
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- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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Abstract
(57)【要約】 （修正有）
【構成】データ端Ｄ、クロック端ＣＫおよびマスク信号
端ＭＡＳＫを設けたエッジトリガ型のマスタスレーブ・
フリップフロップ４を有するｉ個のスキャン用フリップ
フロップ５１〜５ｉを有し、テストモード時には、外部
のテスト装置２のテスト信号発生回路２Ａから供給され
るスキャンモード制御ＳＭＣ信号およびテストモード制
御ＡＭＣ信号に制御される第１，第２のセレクタ３ａ，
３ｂを介してスキャン用フリップフロップ５１から５ｉ
迄の各入力信号ＳＩＮ端と出力信号ＳＯＵＴ端とを直列
に接続してテスト用の順序回路１Ｂを構成する。初段の
スキャン用フリップフロップ５１のＳＩＮ端にテスト信
号発生回路２Ａから入力したテスト用の入力信号ＳＩＮ
が順次上方にシフトし、最終段のスキャン用フリップフ
ロップ５ｉのＳＯＵＴ端から判定用の検出信号ＳＤＥと
して出力される。 【効果】スキャンパスを確実に動作させることができ
る。
端ＭＡＳＫを設けたエッジトリガ型のマスタスレーブ・
フリップフロップ４を有するｉ個のスキャン用フリップ
フロップ５１〜５ｉを有し、テストモード時には、外部
のテスト装置２のテスト信号発生回路２Ａから供給され
るスキャンモード制御ＳＭＣ信号およびテストモード制
御ＡＭＣ信号に制御される第１，第２のセレクタ３ａ，
３ｂを介してスキャン用フリップフロップ５１から５ｉ
迄の各入力信号ＳＩＮ端と出力信号ＳＯＵＴ端とを直列
に接続してテスト用の順序回路１Ｂを構成する。初段の
スキャン用フリップフロップ５１のＳＩＮ端にテスト信
号発生回路２Ａから入力したテスト用の入力信号ＳＩＮ
が順次上方にシフトし、最終段のスキャン用フリップフ
ロップ５ｉのＳＯＵＴ端から判定用の検出信号ＳＤＥと
して出力される。 【効果】スキャンパスを確実に動作させることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は論理集積回路に関し、特
に内蔵されているマスタスレーブ・フリップフロップの
テストに関する。
に内蔵されているマスタスレーブ・フリップフロップの
テストに関する。
【０００２】
【従来の技術】半導体の論理集積回路は大分して組合せ
論理回路、テストモード時には順序回路を構成する複数
のスキャン用フリップフロップとを有している。これら
についてはプロシーデング・オブ・ザ・アイイーイーイ
ー（ＰＲＯＣＥＥＤＩＮＧ ｏｆ ｔｈｅ ＩＥＥＥ）
第７１巻、１９８３年１月、第７１号、９８〜１１２頁
に記載されている。
論理回路、テストモード時には順序回路を構成する複数
のスキャン用フリップフロップとを有している。これら
についてはプロシーデング・オブ・ザ・アイイーイーイ
ー（ＰＲＯＣＥＥＤＩＮＧ ｏｆ ｔｈｅ ＩＥＥＥ）
第７１巻、１９８３年１月、第７１号、９８〜１１２頁
に記載されている。
【０００３】図５は従来の論理集積回路の一例と、それ
をテストするテスト装置のブロック図である。被テスト
論理集積回路１ａは外部のテスト装置２のテスト信号発
生回路２Ａからｍ個の入力端子Ｐｉｍ（ｍ＝１〜ｍ）を
介してテスト信号を入力して、ｎ個の出力端子Ｐ０ｎ
（ｎ＝１〜ｎ）を介して波形観測回路２Ｂに観測信号Ｏ
ＢＳを供給する組合論理回路１Ａと、通常動作モードと
テストモードに対応して入力データＤと内部クロック
（ＣＫ）信号をそれぞれテスト用の入力信号ＳＩＮとス
キャン（ＳＣ）信号に制御されて切換えるセレクタ３
ａ，３ｂを介して、それらを入力してＱ信号を組合論理
回路１Ａに出力信号ＳＯＵＴを供給するｉ個のスキャン
用フリップフロップ５ｂ１〜５ｂｉを有する順序回路１
Ｃとを含んでいる。なお、最上段のスキャン用マスター
スレーブ・フリップフロップ５ｂｉの出力信号は外部の
波形観測回路２Ｂに判定用の検出信号ＳＤＥとして供給
される。
をテストするテスト装置のブロック図である。被テスト
論理集積回路１ａは外部のテスト装置２のテスト信号発
生回路２Ａからｍ個の入力端子Ｐｉｍ（ｍ＝１〜ｍ）を
介してテスト信号を入力して、ｎ個の出力端子Ｐ０ｎ
（ｎ＝１〜ｎ）を介して波形観測回路２Ｂに観測信号Ｏ
ＢＳを供給する組合論理回路１Ａと、通常動作モードと
テストモードに対応して入力データＤと内部クロック
（ＣＫ）信号をそれぞれテスト用の入力信号ＳＩＮとス
キャン（ＳＣ）信号に制御されて切換えるセレクタ３
ａ，３ｂを介して、それらを入力してＱ信号を組合論理
回路１Ａに出力信号ＳＯＵＴを供給するｉ個のスキャン
用フリップフロップ５ｂ１〜５ｂｉを有する順序回路１
Ｃとを含んでいる。なお、最上段のスキャン用マスター
スレーブ・フリップフロップ５ｂｉの出力信号は外部の
波形観測回路２Ｂに判定用の検出信号ＳＤＥとして供給
される。
【０００４】ここで、図６は図５のマスタースレーブ・
フリップフロップ４ｂの回路図であり、データ信号Ｄと
クロック信号ＣＫを入力する二入力ＯＲゲート２ＯＲを
２個有する前段フリップフロップ４Ａｂと、二つのゲー
ト出力とクロック信号ＣＫを入力してＱ端子および−Ｑ
端子からＱ信号および反転（−）Ｑ信号を出力する後段
フリップフロップ４Ｂとを有している。図５のセレクタ
３ａ，３ｂは共にテストモード制御（ＡＭＣ）信号とス
キャンモード制御（ＳＭＣ）信号がアクティブであり、
テスト装置２を用いた順序回路１Ｃのテストモード状態
を示している。
フリップフロップ４ｂの回路図であり、データ信号Ｄと
クロック信号ＣＫを入力する二入力ＯＲゲート２ＯＲを
２個有する前段フリップフロップ４Ａｂと、二つのゲー
ト出力とクロック信号ＣＫを入力してＱ端子および−Ｑ
端子からＱ信号および反転（−）Ｑ信号を出力する後段
フリップフロップ４Ｂとを有している。図５のセレクタ
３ａ，３ｂは共にテストモード制御（ＡＭＣ）信号とス
キャンモード制御（ＳＭＣ）信号がアクティブであり、
テスト装置２を用いた順序回路１Ｃのテストモード状態
を示している。
【０００５】逆に、ＡＭＣ信号およびＳＭＣ信号が共に
インアクティブの場合はセレクタ３ａ，３ｂはそれぞれ
組合回路１Ａからのデータ信号Ｄおよび内部のクロック
信号ＣＫをセレクトしてマスタースレーブ・フリップフ
ロップ４ｂのＤ端およびＣＫ端にそれぞれ入力するの
で、スキャン用フリップフロップ５ｂ１〜５ｂｉは、論
理集積回路内のマスタースレーブ・フリップフロップ４
ｂとしてエッジトリガの所定動作を行う。
インアクティブの場合はセレクタ３ａ，３ｂはそれぞれ
組合回路１Ａからのデータ信号Ｄおよび内部のクロック
信号ＣＫをセレクトしてマスタースレーブ・フリップフ
ロップ４ｂのＤ端およびＣＫ端にそれぞれ入力するの
で、スキャン用フリップフロップ５ｂ１〜５ｂｉは、論
理集積回路内のマスタースレーブ・フリップフロップ４
ｂとしてエッジトリガの所定動作を行う。
【０００６】次に、図５のブロックのテストモードにお
ける動作を説明する。まず、テスト装置２のテスト信号
発生回路２Ａの発生するＳＭＣ信号およびＡＭＣ信号を
アクティブにする。するとテスト用の入力信号ＳＩＮと
ＳＣ信号がセレクタ３ａ，３ｂを通ってマスタスレーブ
・フリップフロップ４ｂのＤ端およびＣＫ端に入力され
るので、フリップフロップの書き込みエッジごとに信号
ＳＩＮとして印加された値が最初のスキャンパス用フリ
ップフロップ５ｂ１のマスタスレーブ・フリップフロッ
プ４ｂに入力する。この動作により回路中のフリップフ
ロップ４ｂに所定の値を設定することができる。
ける動作を説明する。まず、テスト装置２のテスト信号
発生回路２Ａの発生するＳＭＣ信号およびＡＭＣ信号を
アクティブにする。するとテスト用の入力信号ＳＩＮと
ＳＣ信号がセレクタ３ａ，３ｂを通ってマスタスレーブ
・フリップフロップ４ｂのＤ端およびＣＫ端に入力され
るので、フリップフロップの書き込みエッジごとに信号
ＳＩＮとして印加された値が最初のスキャンパス用フリ
ップフロップ５ｂ１のマスタスレーブ・フリップフロッ
プ４ｂに入力する。この動作により回路中のフリップフ
ロップ４ｂに所定の値を設定することができる。
【０００７】次にＳＭＣ信号をインアクティブにし、Ｓ
Ｃ信号にＣＫ信号を１つ印加することによって、前述の
操作でフリップフロップ４ｂに設定した値と、回路のＤ
端に印加された値に対する通常動作時にフリップフロッ
プ４ｂの入力データをフリップフロップ４ｂに書き込む
ことができる。最後に、ＳＭＣ信号を再びアクティブに
してＳＣ信号にＣＫ信号を印加することで、前述の操作
でフリップフロップ５ｂ１に書き込まれた値はスキャン
用フリップフロップ５ｂ１〜５ｂｉの列を上方にシフト
して行き、最上段のフリップフロップ５ｂｉの出力信号
ＳＯＵＴを検出信号ＳＤＥとして波形観測回路２Ｂで観
測し、全マスタスレーブ・フリップフロップ４ｂの全数
を良否をテストすることができる。
Ｃ信号にＣＫ信号を１つ印加することによって、前述の
操作でフリップフロップ４ｂに設定した値と、回路のＤ
端に印加された値に対する通常動作時にフリップフロッ
プ４ｂの入力データをフリップフロップ４ｂに書き込む
ことができる。最後に、ＳＭＣ信号を再びアクティブに
してＳＣ信号にＣＫ信号を印加することで、前述の操作
でフリップフロップ５ｂ１に書き込まれた値はスキャン
用フリップフロップ５ｂ１〜５ｂｉの列を上方にシフト
して行き、最上段のフリップフロップ５ｂｉの出力信号
ＳＯＵＴを検出信号ＳＤＥとして波形観測回路２Ｂで観
測し、全マスタスレーブ・フリップフロップ４ｂの全数
を良否をテストすることができる。
【０００８】
【発明が解決しようとする課題】この従来の論理集積回
路は、スキャン用フリップフロップで構成する順序回路
をテストする場合に、隣接した前・後段２つのスキャン
用フリップフロップに入力するそれぞれのＳＣ信号につ
いて、後段側のスキャン用フリップフロップ用が前段用
に比べて遅くなるようなずれが生じた場合には、シフト
動作が正しく行われないことが起る。
路は、スキャン用フリップフロップで構成する順序回路
をテストする場合に、隣接した前・後段２つのスキャン
用フリップフロップに入力するそれぞれのＳＣ信号につ
いて、後段側のスキャン用フリップフロップ用が前段用
に比べて遅くなるようなずれが生じた場合には、シフト
動作が正しく行われないことが起る。
【０００９】このＳＣ信号のずれは、ＳＣ信号配線層の
抵抗，リアクタンスおよび容量などの寄生素子によって
生じる。大規模集積回路ではこれらの値の予測すること
は難しい。そこでこの対策としてＳＣ信号を遅らせるＳ
Ｃ遅延回路を付加する必要があると言う問題があった。
抵抗，リアクタンスおよび容量などの寄生素子によって
生じる。大規模集積回路ではこれらの値の予測すること
は難しい。そこでこの対策としてＳＣ信号を遅らせるＳ
Ｃ遅延回路を付加する必要があると言う問題があった。
【００１０】本発明の目的は、内蔵するスキャン用フリ
ップフロップの順序回路テストが容易で正確にできる論
理集積回路を提供することである。
ップフロップの順序回路テストが容易で正確にできる論
理集積回路を提供することである。
【００１１】
【課題を解決するための手段】本発明の論理集積回路
は、組合論理回路と、第１および第２のテストモードセ
レクタとそれぞれの出力信号をデータ端およびクロック
端に入力するエッジトリガ型のマスタスレーブ・フリッ
プフロップとを有するスキャン用フリップフロップの複
数個を有し、テストモード時には、外部から供給される
スキャンモード制御信号およびテストモード制御信号に
制御される前記第１および第２のテストモードセレクタ
を介して前記スキャン用フリップフロップの複数の入力
信号端と出力信号端とを直列に接続してテスト用の順序
回路を構成し、該順序回路の初段入力信号端に外部から
入力したテスト用の入力信号を最終段出力信号端から外
部に判定用の検出信号を出力する半導体の論理集積回路
において、前記マスタスレーブ・フリップフロップは、
前記スキャン信号と同周期でかつそれよりも所定の進み
位相を有する外部のマスク信号をマスク端に入力して所
定期間は前段記憶部への前記テスト用の入力信号の書込
をマスクするマスク回路を有して構成されている。
は、組合論理回路と、第１および第２のテストモードセ
レクタとそれぞれの出力信号をデータ端およびクロック
端に入力するエッジトリガ型のマスタスレーブ・フリッ
プフロップとを有するスキャン用フリップフロップの複
数個を有し、テストモード時には、外部から供給される
スキャンモード制御信号およびテストモード制御信号に
制御される前記第１および第２のテストモードセレクタ
を介して前記スキャン用フリップフロップの複数の入力
信号端と出力信号端とを直列に接続してテスト用の順序
回路を構成し、該順序回路の初段入力信号端に外部から
入力したテスト用の入力信号を最終段出力信号端から外
部に判定用の検出信号を出力する半導体の論理集積回路
において、前記マスタスレーブ・フリップフロップは、
前記スキャン信号と同周期でかつそれよりも所定の進み
位相を有する外部のマスク信号をマスク端に入力して所
定期間は前段記憶部への前記テスト用の入力信号の書込
をマスクするマスク回路を有して構成されている。
【００１２】また、本発明の論理集積回路のマスク回路
は、三入力論理和回路を有して構成されている。
は、三入力論理和回路を有して構成されている。
【００１３】さらに本発明の論理集積回路のマスタスレ
ーブ・フリップフロップは、前記マスク回路としてＣＭ
ＯＳトランスファゲートを有して構成されている。
ーブ・フリップフロップは、前記マスク回路としてＣＭ
ＯＳトランスファゲートを有して構成されている。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例およびテスト装置のブ
ロック図である。本実施例の被テスト論理集積回路１
は、組合論理回路１Ａと、第１および第２のセレクタ３
ａ，３ｂとそれぞれの出力信号をデータ端Ｄおよびクロ
ック端ＣＫに入力し、かつマスク信号端ＭＡＳＫを設け
たエッジトリガ型のマスタスレーブ・フリップフロップ
４とを有するｉ個のスキャン用フリップフロップ５１〜
５ｉを有している。
る。図１は本発明の第１の実施例およびテスト装置のブ
ロック図である。本実施例の被テスト論理集積回路１
は、組合論理回路１Ａと、第１および第２のセレクタ３
ａ，３ｂとそれぞれの出力信号をデータ端Ｄおよびクロ
ック端ＣＫに入力し、かつマスク信号端ＭＡＳＫを設け
たエッジトリガ型のマスタスレーブ・フリップフロップ
４とを有するｉ個のスキャン用フリップフロップ５１〜
５ｉを有している。
【００１５】ここで、マスタスレーブ・フリップフロッ
プ４は、図２，図３（ａ），（ｂ）に示すように、スキ
ャン（ＳＣ）信号と同周期４ＴでかつそれよりもＴだけ
進み位相のマスク信号ＭＡＳＫをマスク信号発生部２Ｍ
からマスク信号（ＭＡＳＫ）端に入力して、期間Ｔは前
段のマスク型フリップフロップ４Ａへの前段スキャン用
フリップフロップのＳＯＵＴ信号の書込みをマスクする
三入力ＯＲゲート３ＯＲを２個有するマスク型フリップ
フロップ４Ａと、図６の従来と同じ後段フリップフロッ
プ４Ｂとを有している。次にテストモード時のブロック
の動作について説明するがＳＣ，ＳＭＣ，ＡＭＣ，ＳＩ
Ｎ，ＳＯＵＴおよびＳＤＥの各信号の動作は前述の従来
の回路ブロックのテストモードの場合と同様であるの
で、追加されたＭＡＳＫ信号の動作を説明する。
プ４は、図２，図３（ａ），（ｂ）に示すように、スキ
ャン（ＳＣ）信号と同周期４ＴでかつそれよりもＴだけ
進み位相のマスク信号ＭＡＳＫをマスク信号発生部２Ｍ
からマスク信号（ＭＡＳＫ）端に入力して、期間Ｔは前
段のマスク型フリップフロップ４Ａへの前段スキャン用
フリップフロップのＳＯＵＴ信号の書込みをマスクする
三入力ＯＲゲート３ＯＲを２個有するマスク型フリップ
フロップ４Ａと、図６の従来と同じ後段フリップフロッ
プ４Ｂとを有している。次にテストモード時のブロック
の動作について説明するがＳＣ，ＳＭＣ，ＡＭＣ，ＳＩ
Ｎ，ＳＯＵＴおよびＳＤＥの各信号の動作は前述の従来
の回路ブロックのテストモードの場合と同様であるの
で、追加されたＭＡＳＫ信号の動作を説明する。
【００１６】テストモード時には、外部のテスト装置２
のテスト信号発生回路２Ａから供給されるスキャンモー
ド制御（ＳＭＣ）信号およびテストモード制御（ＡＭ
Ｃ）信号に制御される第１および第２のセレクタ３ａ，
３ｂを介してスキャン用フリップフロップ５１から５ｉ
迄の各入力信号（ＳＩＮ）端と出力信号（ＳＯＵＴ）端
とを直列に接続してテスト用の順序回路１Ｂを構成す
る。
のテスト信号発生回路２Ａから供給されるスキャンモー
ド制御（ＳＭＣ）信号およびテストモード制御（ＡＭ
Ｃ）信号に制御される第１および第２のセレクタ３ａ，
３ｂを介してスキャン用フリップフロップ５１から５ｉ
迄の各入力信号（ＳＩＮ）端と出力信号（ＳＯＵＴ）端
とを直列に接続してテスト用の順序回路１Ｂを構成す
る。
【００１７】その初段のスキャン用フリップフロップ５
１のＳＩＮ端にテスト信号発生回路２Ａから入力したテ
スト用の入力信号ＳＩＮが順次上方にシフトされて、最
終段のスキャン用フリップフロップ５ｉのＳＯＵＴ端か
ら判定用の検出信号ＳＤＥとしてテスト装置２の波形観
測回路２Ｂに対して出力される。
１のＳＩＮ端にテスト信号発生回路２Ａから入力したテ
スト用の入力信号ＳＩＮが順次上方にシフトされて、最
終段のスキャン用フリップフロップ５ｉのＳＯＵＴ端か
ら判定用の検出信号ＳＤＥとしてテスト装置２の波形観
測回路２Ｂに対して出力される。
【００１８】次にテストモード時のブロックの動作てつ
いて説明するがＳＣ，ＳＭＣ，ＡＭＣ，ＳＩＮ，ＳＯＵ
ＴおよびＳＤＥの各信号の動作は前述の従来の回路ブロ
ックのテストモードの場合と同様であるので、追加され
たＭＡＳＫ信号の動作を説明する。
いて説明するがＳＣ，ＳＭＣ，ＡＭＣ，ＳＩＮ，ＳＯＵ
ＴおよびＳＤＥの各信号の動作は前述の従来の回路ブロ
ックのテストモードの場合と同様であるので、追加され
たＭＡＳＫ信号の動作を説明する。
【００１９】まず、テストを行わない通常モード時に
は、まず、マスタースレーブ・フリップフロップ４の前
段のマスク型フリップフロップ４ＡはＭＡＳＫ端に論理
値“１”を入力すると、前段のフリップフロップのデー
タ書き込み状態をマスクし保持状態にする機能を有す
る。ＭＡＳＫ信号は論理“０”レベルに保つ、従って三
入力ＯＲゲート３ＯＲの出力がないのでマスタースレー
ブフリップフロップ４のＤ端入力はマスクされず、マス
タースレーブフリップフロップ４は、通常のエッジトリ
ガ型のフリップフロップとして動作する。
は、まず、マスタースレーブ・フリップフロップ４の前
段のマスク型フリップフロップ４ＡはＭＡＳＫ端に論理
値“１”を入力すると、前段のフリップフロップのデー
タ書き込み状態をマスクし保持状態にする機能を有す
る。ＭＡＳＫ信号は論理“０”レベルに保つ、従って三
入力ＯＲゲート３ＯＲの出力がないのでマスタースレー
ブフリップフロップ４のＤ端入力はマスクされず、マス
タースレーブフリップフロップ４は、通常のエッジトリ
ガ型のフリップフロップとして動作する。
【００２０】テストモード時には図３（ｂ）示すように
ＭＡＳＫ信号はＳＣ信号よりも４Ｔの４分の１周期Ｔだ
け早いクロックで駆動されるので、ＳＣ信号の立ち上が
りよりも前の４分の１周期Ｔの間、図２のマスタースレ
ーブフリップフロップ４の前段のマスク型フリップフロ
ップ４Ａへの書き込みがマスクされる。このことにより
ＳＣ信号の４分の１周期Ｔ程度のタイミングずれが隣接
する各フリップフロップ間にあっても、正しくスキャン
動作を行うことができる。図３（ａ）はマスク信号発生
回路２Ｍの一例のブロック図で、２倍周波スキャン信号
２ＳＣとＡＭＣ信号をトグルフリップフロップに入力し
ている。
ＭＡＳＫ信号はＳＣ信号よりも４Ｔの４分の１周期Ｔだ
け早いクロックで駆動されるので、ＳＣ信号の立ち上が
りよりも前の４分の１周期Ｔの間、図２のマスタースレ
ーブフリップフロップ４の前段のマスク型フリップフロ
ップ４Ａへの書き込みがマスクされる。このことにより
ＳＣ信号の４分の１周期Ｔ程度のタイミングずれが隣接
する各フリップフロップ間にあっても、正しくスキャン
動作を行うことができる。図３（ａ）はマスク信号発生
回路２Ｍの一例のブロック図で、２倍周波スキャン信号
２ＳＣとＡＭＣ信号をトグルフリップフロップに入力し
ている。
【００２１】本実施例の論理集積回路は、大規模フリッ
プフロップの誤動作防止対策として、従来は付加するＳ
Ｃ遅延回路のチップ領域が約４割増加したのに対して、
ＭＡＳＫ回路の付加チップ領域増が約２割となる。すな
わち誤動作対策のためのチップ領域が従来の約半分とな
る効果がある。
プフロップの誤動作防止対策として、従来は付加するＳ
Ｃ遅延回路のチップ領域が約４割増加したのに対して、
ＭＡＳＫ回路の付加チップ領域増が約２割となる。すな
わち誤動作対策のためのチップ領域が従来の約半分とな
る効果がある。
【００２２】図４は本発明の第２の実施例のマスタース
レーブ・フリップフロップの回路図で、マスク回路とし
てＣＭＯＳトランスファゲートＴＧＡ，ＴＧＢをとラッ
チよりなるマスク型ラッチ４Ａａと後段ラッチ４Ｂａ
と、それらのゲート回路４Ｃとを有し、このゲート回路
はＣＫ信号とＭＡＳＫ信号を入力してトランスファゲー
ト用の２対のゲート信号Ｃ，−ＣおよびＣ１，−Ｃ１を
出力する。ＭＡＳＫ信号が“０”レベルである時は、通
常のエッジトリガのフリップフロップとして動作する
が、ＭＡＳＫ信号が“１”になると前段のラッチ４Ａａ
への書き込みはマスクされ、保持状態になる。
レーブ・フリップフロップの回路図で、マスク回路とし
てＣＭＯＳトランスファゲートＴＧＡ，ＴＧＢをとラッ
チよりなるマスク型ラッチ４Ａａと後段ラッチ４Ｂａ
と、それらのゲート回路４Ｃとを有し、このゲート回路
はＣＫ信号とＭＡＳＫ信号を入力してトランスファゲー
ト用の２対のゲート信号Ｃ，−ＣおよびＣ１，−Ｃ１を
出力する。ＭＡＳＫ信号が“０”レベルである時は、通
常のエッジトリガのフリップフロップとして動作する
が、ＭＡＳＫ信号が“１”になると前段のラッチ４Ａａ
への書き込みはマスクされ、保持状態になる。
【００２３】上述の実施例でスキャンフリップフロップ
中にマスタスレーブ・フリップフロップが一ケの場合を
説明したが、複数のシーケンス接続にしてもよい。ま
た、主なマスタスレーブ・フリップフロップをスキャン
用フリップフロップに組込み、一部が残される場合もあ
る。
中にマスタスレーブ・フリップフロップが一ケの場合を
説明したが、複数のシーケンス接続にしてもよい。ま
た、主なマスタスレーブ・フリップフロップをスキャン
用フリップフロップに組込み、一部が残される場合もあ
る。
【００２４】
【発明の効果】以上説明したように本発明は、マスタス
レーブの前段フリップフロップへの書き込みをマスクす
る手段を有しているので、エッジトリガのフリップフロ
ップを用いてテスト用の順序回路を構成してテストする
場合に、適当なマスク信号を入力することによって少い
追加回路でスキャンパスを確実に動作させることができ
るという効果を有する。
レーブの前段フリップフロップへの書き込みをマスクす
る手段を有しているので、エッジトリガのフリップフロ
ップを用いてテスト用の順序回路を構成してテストする
場合に、適当なマスク信号を入力することによって少い
追加回路でスキャンパスを確実に動作させることができ
るという効果を有する。
【図１】本発明の第１の実施例およびテスト装置のブロ
ック図である。
ック図である。
【図２】図１のマスタースレーブ・フリップフロップの
回路図である。
回路図である。
【図３】（ａ），（ｂ）は図１のマスク信号発生部およ
び各信号の波形図である。
び各信号の波形図である。
【図４】本発明の第２の実施例のマスタースレーブ・フ
リップフロップの回路図である。
リップフロップの回路図である。
【図５】従来の論理集積回路の一例およびテスト装置の
ブロック図である。
ブロック図である。
【図６】図５のマスタースレーブ・フリップフロップの
回路図である。
回路図である。
１ 被テスト論理集積回路 １Ａ 組合論理回路 １Ｂ 順序回路 ２ テスト装置 ２Ａ テスト信号発生回路 ２Ｂ 波形観測回路 ２Ｍ マスク信号発生回路 ３ａ，３ｂ セレクタ ４ マスタースレーブ・フリップフロップ ４Ａ マスク型フリップフロップ ４Ａｂ マスク型ラッチ ４Ｂ 後段フリップフロップ ４Ｂａ 後段ラッチ ５１〜５ｉ スキャン用フリップフロップ ＡＭＣ テストモード設定信号 ＭＡＣＫ マスク信号 ＳＣ スキャン信号 ＳＩＮ テスト用の入力信号 ＳＯＵＴ 出力信号 ＳＤＥ 検出信号 ２ＳＣ ２倍周波スキャン信号 ３ＯＲ 三入力ＯＲゲート ＴＧＡ，ＴＧＢ トランスファーゲート Ｃ，Ｃ ゲート信号 −Ｃ，−Ｃ１ 反転ゲート信号
Claims (3)
- 【請求項１】 組合論理回路と、第１および第２のテス
トモードセレクタとそれぞれの出力信号をデータ端およ
びクロック端に入力するエッジトリガ型のマスタスレー
ブ・フリップフロップとを有するスキャン用フリップフ
ロップの複数個を有し、テストモード時には、外部から
供給されるスキャンモード制御信号およびテストモード
制御信号に制御される前記第１および第２のテストモー
ドセレクタを介して前記スキャン用フリップフロップの
複数の入力信号端と出力信号端とを直列に接続してテス
ト用の順序回路を構成し、該順序回路の初段入力信号端
に外部から入力したテスト用の入力信号を最終段出力信
号端から外部に判定用の検出信号を出力する半導体の論
理集積回路において、 前記マスタスレーブ・フリップフロップは、前記スキャ
ン信号と同周期でかつそれよりも所定の進み位相を有す
る外部のマスク信号をマスク端に入力して所定期間は前
段記憶部への前記テスト用の入力信号の書込をマスクす
るマスク回路を有することを特徴とする論理集積回路。 - 【請求項２】 前記マスク回路は、三入力論理和回路を
有していることを特徴とする請求項１記載の論理集積回
路。 - 【請求項３】 前記マスタスレーブ・フリップフロップ
の前段記憶部は、前記マスク回路としてＣＭＯＳトラン
スファゲートを有する請求項１記載の論理集積回路。
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|---|---|---|---|
| JP3316692A JP2817486B2 (ja) | 1991-11-29 | 1991-11-29 | 論理集積回路 |
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| JP2817486B2 JP2817486B2 (ja) | 1998-10-30 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100241219B1 (ko) * | 1995-11-14 | 2000-03-02 | 포만 제프리 엘 | 프로그래머블 게이트 어레이의 시험 및 동작을 위한 프로그래머블 회로 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW222725B (en) * | 1993-07-09 | 1994-04-21 | Philips Electronics Nv | Testing sequential logic circuit upon changing into combinatorial logic circuit |
| US6079040A (en) * | 1996-09-09 | 2000-06-20 | Chips & Technologies, Inc. | Module level scan testing |
| JPH10267994A (ja) * | 1997-03-24 | 1998-10-09 | Oki Electric Ind Co Ltd | 集積回路 |
| JPH11118883A (ja) * | 1997-10-20 | 1999-04-30 | Kawasaki Steel Corp | 半導体集積回路およびそのテスト方法 |
| WO2000067378A1 (en) | 1999-04-30 | 2000-11-09 | Lockheed Martin Corporation | Method and apparatus for a single event upset (seu) tolerant clock splitter |
| JP3955712B2 (ja) * | 2000-03-03 | 2007-08-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6446229B1 (en) * | 2000-06-29 | 2002-09-03 | Intel Corporation | Method and apparatus for integrated flip-flop to support two test modes |
| JP4228061B2 (ja) * | 2000-12-07 | 2009-02-25 | 富士通マイクロエレクトロニクス株式会社 | 集積回路の試験装置および試験方法 |
| US6944784B2 (en) * | 2001-06-29 | 2005-09-13 | Intel Corporation | Flip-flop having multiple clock sources and method therefore |
| US7051255B2 (en) * | 2002-12-20 | 2006-05-23 | International Business Machines Corporation | Method and apparatus for reducing power dissipation in latches during scan operation |
| JP2007263790A (ja) * | 2006-03-29 | 2007-10-11 | Nec Electronics Corp | 半導体集積回路装置、及び、遅延故障試験方法 |
| JP2014060669A (ja) * | 2012-09-19 | 2014-04-03 | Fujitsu Ltd | マスタスレーブ型フリップフロップ回路 |
| US9088568B1 (en) | 2013-09-11 | 2015-07-21 | Talati Family LP | Apparatus, system and method for secure data exchange |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4493077A (en) * | 1982-09-09 | 1985-01-08 | At&T Laboratories | Scan testable integrated circuit |
| JPH0772744B2 (ja) * | 1984-09-04 | 1995-08-02 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2556017B2 (ja) * | 1987-01-17 | 1996-11-20 | 日本電気株式会社 | 論理集積回路 |
| JPS63243890A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体集積回路装置 |
| US4879718A (en) * | 1987-11-30 | 1989-11-07 | Tandem Computers Incorporated | Scan data path coupling |
| JPH03252569A (ja) * | 1990-02-26 | 1991-11-11 | Advanced Micro Devicds Inc | スキャンパス用レジスタ回路 |
-
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-
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- 1992-11-19 US US07/978,867 patent/US5459735A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100241219B1 (ko) * | 1995-11-14 | 2000-03-02 | 포만 제프리 엘 | 프로그래머블 게이트 어레이의 시험 및 동작을 위한 프로그래머블 회로 |
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