JP3229359B2 - 集積回路を試験するための回路装置 - Google Patents

集積回路を試験するための回路装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、試験信号によってディ
ジタル回路内の機能ユニットを試験するための回路装置
に関する。
【０００２】
【従来の技術】ディジタル集積回路の設計期間中、回路
の論理特性はソフトウエアプログラムによってシミュレ
ーションされる。例えばアンド回路、オア回路、カウン
タ、双安定跳躍段のような基本論理素子から構成された
回路が所望の論理結果を供するか否かが確かめられる。
【０００３】このような回路装置は集積回路として製作
される。その際、それぞれ個々の集積回路は、製品欠陥
を出来る限り検知するために、それらの機能を試験され
る。この試験は、回路が自動試験機に接続され、この自
動試験機が所定の順序で試験信号を集積回路の入力端に
印加し、この試験信号に対する回路の応答が正確な機能
をしている際に生ずる基準結果と比較されることによっ
て実施される。
【０００４】試験信号を決定する際の問題は、集積回路
の内部の機能ユニットが入力信号端子に大抵の場合直接
接続されていないことである。このことにより実際上試
験が不可能になるか、または一連の試験信号が非常に長
くなり開発エンジニアへの報告書の作成が益々困難にな
る。
【０００５】集積回路の試験に有利な設計を行うことに
より、即ち多額の回路費用を掛けることによって、ディ
ジタル集積回路の設計のために、大形の複合回路におい
ても試験の可能性を保証するための若干の規則が作られ
ている。試験に有利な回路設計を行うための重要な規則
としては次の３つが挙げられる。
【０００６】所定の開始状態にメモリセルをリセットす
ること。
【０００７】回路の内部において試験のために重要な信
号を出力端で直接取出すこと。
【０００８】例えば個々の機能ブロックを絶縁しかつデ
バイスの信号入力端と出力端とを直接接続するために、
信号路を正規運転から試験運転へ切換えるマルチプレク
サを導入すること。
【０００９】さらに、同期動作する大形ディジタル回路
をシステマチックに試験するためのスキャン・パス方法
が開発されている。
【００１０】この試験方法は例えば刊行物「ジャーナル
・オブ・セミカスタム・アイシーズ（Ｊｏｕｒｎａｌ
ｏｆ Ｓｅｍｉｃｕｓｔｏｍ ＩＣｓ）」（１９８９年
発行、第６巻、第４号、第２図）に掲載されたマウンダ
ー（Ｃ．Ｍ．Ｍａｕｎｄｅｒ）の論文「ザ・ステータス
・オブ・アイシー・デザイン・フォー・テスタビリティ
ー（Ｔｈｅ Ｓｔａｔｕｓ ｏｆ ＩＣ Ｄｅｓｉｇｎ
−ｆｏｒ−Ｔｅｓｔａｂｉｌｉｔｙ）」に記載されてい
る。この文献では、冒頭で述べたスイッチング機構のた
めの一般に公知のブロック回路図が基本になっており、
このブロック回路図ではクロック制御されるフリップ・
フロップが組合わせロジックを介して相互に接続されて
いる。各フリップ・フロップの入力端には２：１マルチ
プレクサが設けられ、これによってフリップ・フロップ
のデータ入力端における２つの信号間が切換えられ得
る。正規運転時にはこれは組合わせロジックから到来す
るデータ信号となる。試験運転時にはフリップ・フロッ
プのデータ入力端は隣接するフリップ・フロップのデー
タ出力端に接続される。メモリ素子は試験運転時にはシ
フトレジスタへ接続される。シフトレジスタの初段のフ
リップ・フロップのマルチプレクサの入力と最終段のフ
リップ・フロップの出力とは集積回路の端子に接続され
る。マルチプレクサの制御入力端は同様に共通的に入力
信号端子を介して外部からアクセスできるようにする。
【００１１】集積回路は次のようにして試験される。即
ち、マルチプレクサの制御信号入力端を介してフリップ
・フロップはシフトレジスタとして接続される。その
後、初段のマルチプレクサの入力端を介して試験信号列
がシフトレジスタ内へ読込まれる。その後マルチプレク
サは、回路が正規運転で動作し、従って事前に読込まれ
た試験信号列に対する組合わせロジックの応答がフリッ
プ・フロップ内へ格納されるように調整される。次のス
テップで再びシフトレジスタ運転へ切換えられ、内容が
読出される。このような過程が全ての試験信号列に対し
て繰り返される。それゆえスキャン・パス試験方法にお
いては、組合わせロジックの機能はフリップ・フロップ
のデータ入力端および出力端だけを介して試験され得
る。それゆえ特に、組合わせロジックの内部における回
路試験のために重要な信号を直接試験することは不可能
である。
【００１２】また上述したスキャン・パス方法は高い回
路費用を必要とする。これはフリップ・フロップのデー
タ入力端において補助のマルチプレクサを使用すること
に起因している。これは信号走行時間を長引かせ、使用
面積を高める。
【００１３】
【発明が解決しようとする課題】そこで本発明は、回路
の任意の信号を被試験信号として選択し得るようにする
ことによって試験をフレキシブルに行い得るディジタル
集積回路を試験するための回路装置を提供することを課
題とする。
【００１４】
【課題を解決するための手段】この課題は、本発明によ
れば、試験信号によってディジタル集積回路内の機能ユ
ニットを試験するための回路装置において、１個または
複数個のオア回路の出力端をアンド回路の入力端に接続
し、オア回路の１個または複数個の入力端に被試験信号
を与え、オア回路の１個または複数個の他の入力端に選
択信号を与え、アンド回路の出力信号を集積回路の出力
端に案内し、しかも前記オア回路は少なくとも３個のエ
ミッタ結合されたトランジスタを含み、これら３個のト
ランジスタのエミッタをこれらのトランジスタとは別の
トランジスタのコレクタに接続し、該別のトランジスタ
のエミッタを抵抗を介して第１の電圧供給源の端子に接
続し、前記少なくとも３個のトランジスタの内の２個の
トランジスタのコレクタを第２の電圧供給源の端子に接
続し、これら２個のトランジスタのベース端子でオア回
路の入力端を形成させ、前記少なくとも３個のトランジ
スタの内の残りのトランジスタのコレクタでオア回路の
出力端を形成させ、さらに前記アンド回路を、オア回路
の前記残りのトランジスタのコレクタを共通的に抵抗を
介して前記第２の電圧供給源の端子に接続することによ
って形成し、オア回路の前記残りのトランジスタのベー
ス端子を共通的に第３の電圧供給源の端子に接続し、オ
ア回路の前記別のトランジスタのベース端子を共通的に
第４の電圧供給源の端子に接続し、かつ共通的に抵抗を
介して第１の電圧供給源の端子に接続することにより解
決される。
【００１５】
【実施例】次に本発明の実施例を図面に基づいて詳細に
説明する。
【００１６】図１にはアンド回路およびオア回路を使用
した試験回路の回路原理図が示されている。少なくとも
２つの入力端を有する複数個のオア回路の出力端はアン
ド回路４の入力端に接続されている。各オア回路の１つ
の入力端は被試験信号端子に接続され、他の１つの入力
端は選択信号端子に接続されている。アンド回路４の出
力端８はこの試験回路全体の出力端を形成し、半導体回
路の出力信号端子に導かれている。
【００１７】回路は以下のように動作する。例えば、選
択信号ライン６がＬ電位にあり、他の全ての選択信号ラ
インは値Ｈを有する。それにより、オア回路１の出力端
７は端子５の被試験信号がＨである場合には値Ｈとな
り、そして端子５がＬである場合には値Ｌとなる。他の
全てのオア回路の出力端はＨとなる。同様にアンド回路
４の出力端８には端子５の試験信号の論理値が現れる。
即ち、試験回路の出力端８には、所属の選択信号がＬ電
位である被試験信号の値が正確に出現する。
【００１８】試験信号端子は集積回路の内部の任意の信
号端子に接続され得る。選択信号は適用例に応じて種々
異なった方法で形成され得る。半導体集積回路が入力信
号端子のために適当なスペースをなお提供できる場合に
は、選択信号は外部から印加、例えば自動試験機によっ
て形成され得る。さらに、適当なロジック回路を有する
カンウタを半導体集積回路に設けて、選択信号を形成す
ることも考えられる。このカウンタは並列に動作するこ
の種の他の試験回路に接続することができる。このカウ
ンタは試験目的のためだけに使用されるのではなく、被
試験回路の一部分でもあり得る。
【００１９】冒頭で引用したスキャン・パス試験方法と
同じように、図１に示された試験回路は全てのスイッチ
ング回路技術に適用可能である。何れにしてもＥＣＬ
（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路
技術またはＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇ
ｉｃ）回路技術のようなバイポーラ電流スイッチ技術に
おいては、損失パワーの問題がある。スキャン・パス方
法において回路試験のために補助的に必要なマルチプレ
クサは回路の正規運転時でも常にアクティブ状態にあ
る。一般に回路にとって非常に危険な値となる排出すべ
き損失パワーが高められる。図１の原理的試験回路を電
流スイッチ技術で実現すると、回路の正規運転の期間中
には切離されて損失パワーを消費しないような試験回路
が得られる。
【００２０】図１に基づいて説明した電流スイッチ技術
による試験回路の構成が図２に示されている。概要をよ
り一層理解し易くするために、ここでは２個のオア回路
１、２しか使用されていない。オア回路１は以下のよう
に構成されている。即ち、３個のエミッタ結合されたト
ランジスタ１０、１１、１２のエミッタは第４のトラン
ジスタ１３のコレクタに接続されており、第４のトラン
ジスタ１３のエミッタは抵抗１４を介して第１の電圧供
給源ＶＥＥの端子に接続されている。エミッタ結合され
たトランジスタ１０、１１、１２の内の２つのトランジ
スタ１０、１１のコレクタは第２の電圧供給源ＶＣＣに
接続されている。トランジスタ１０、１１のベース端子
はそれぞれオア回路１の選択信号端子６および試験信号
端子５である。もう一つのオア回路２は、両オア回路の
それぞれ第３のエミッタ結合されたトランジスタ１２、
１５のコレクタが相互に接続され、かつ抵抗１６を介し
て第２の電圧供給源ＶＣＣの端子に接続されるように並
列に接続されている。接続点１７には出力信号８が出現
する。さらに、両オア回路の第３のトランジスタ１２、
１５のベース端子は第３の供給電位Ｖ１に共通的に接続
されている。第４のトランジスタ１３、１８のベース端
子は同様に第４の供給電位Ｖ２に共通的に接続され、か
つ抵抗２０を介して第１の電圧供給源ＶＥＥの端子に共
通的に接続されている。
【００２１】トランジスタ１３、１８はエミッタ側抵抗
１４、１９と協働してそれぞれ電流源を形成している。
半導体集積回路の試験の期間だけ、第４の電圧供給源Ｖ
２が接続され、それによりトランジスタ１３、１８が導
通する。被試験回路の正規運転時には第４の電圧供給源
Ｖ２は切離され、第４のトランジスタ１３、１８のベー
ス端子は抵抗２０を介して第１の電圧供給源ＶＥＥに接
続され、従って遮断される。即ち図２の回路の損失パワ
ーの消費は試験期間中だけに限定される。
【００２２】以下においては端子５に印加された信号だ
けが試験される、即ち端子５における信号の論理値だけ
が出力端８に出現する。出力端８は通常自動試験機に接
続され、被試験回路が正確な機能をしている際に生ずる
基準値と比較される。図１に関連して説明したように、
選択ロジックは信号入力端６にＬ電位を印加し、トラン
ジスタ１０を遮断する。端子５の被試験信号が同様にＬ
である場合、トランジスタ１１は遮断される。その場合
にはトランジスタ１２が導通し、抵抗１６に電圧降下を
生ぜしめ、それにより出力端８は端子５の被試験信号に
応じて同様にＬになる。被試験信号がＨ電位を有する場
合、トランジスタ１１は導通する。これにより、トラン
ジスタ１２が遮断し、出力端８はＨ電位ＶＣＣが印加さ
れることになる。図１の実施例によれば、もう一つのオ
ア回路２の選択信号レベルはＨ電位を印加され、それゆ
えそのトランジスタ１５は遮断される。従って、オア回
路２からは抵抗１６には電圧降下が生ぜしめられない。
トランジスタ１２、１５のコレクタの信号と出力端８と
の間に形成された論理機能はアンド機能である。このア
ンド機能は、これらのトランジスタのコレクタが接続さ
れて抵抗を介して供給電圧ＶＣＣを印加されることによ
って実現される。この回路は通常ワイアド・アンド（Ｗ
ＩＲＥＤ ＡＮＤ）回路と称されている。
【００２３】スキャン・パス方法に比較して、図２の回
路は被試験信号毎に必要なトランジスタの個数が少な
い。オア回路を実現するためには４個のトランジスタと
１個の抵抗とが使用される。ワイアド・アンド回路即ち
抵抗１６、２０のための被試験信号毎の回路費用は、例
えば６４個のオア回路が一つのワイアド・アンド回路に
纏められる場合には、無視し得るほど僅かである。同様
に、被試験信号毎に約１個のトランジスタを備えて例え
ばカウンタによって実現されるべきである制御ロジック
の費用は、例えば２０個の図１の試験回路が制御ロジッ
クに並列接続される場合には、極めて僅小になる。約１
０個のトランジスタを備えたマルチプレクサを被試験信
号毎に必要とするスキャン・パス方法に比較して、被試
験信号毎のトランジスタの個数はほぼ半分となる。
【００２４】集積回路を試験する際、所望の時点に双安
定跳躍段を規定の論理値、例えばＬ電位にセットすると
いう問題がしばしば生ずる。図３はこのために第２の実
施例を示す。被試験ディジタル集積回路はＣＭＬ（Ｃｕ
ｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）回路技術で構成さ
れ、双安定跳躍段３２を含んでいる。インバータ３１は
双安定跳躍段３２の入力端におけるスイッチング要素で
あり、インバータ３０は例えば双安定跳躍段３２に前置
接続された機能ユニットの出力端の一部分である。オア
回路３のトランジスタ３７のコレクタは図２のワイアド
・アンド回路に接続される代わりに双安定跳躍段３２の
入力端３３に接続されている。トランジスタ３５、３６
のベース端子は相互に接続され、オア回路３の選択入力
端３９を形成している。さらに、トランジスタ３７、３
８のベース端子は図２において既に説明したように他の
オア回路１、２に接続されている。入力端３９の選択信
号のＬレベルによって、トランジスタ３５、３６は遮断
され、トランジスタ３７は導通する。このことによって
インバータ３０の抵抗３４に電圧降下が生ぜしめられ、
双安定跳躍段３２の入力端３３にＬ電位が印加される。
それゆえ、フリップフロップ内に集積されたリセットロ
ジック（このロジックは回路を試験するためだけに用い
られる）は不必要となる。
【図面の簡単な説明】
【図１】アンド回路およびオア回路から構成された信号
試験回路を示す回路図。
【図２】この回路を電流スイッチ技術によって実現する
ための回路図。
【図３】フリップフロップをリセットするための実施例
を示す回路図。
【符号の説明】
１、２、３ オア回路 ４ アンド回路 ５ 端子 ６ 選択信号ライン ７ 出力端 ８ 出力端 １０、１１、１２、１３ トランジスタ １４ 抵抗 １５ トランジスタ １６ 抵抗 １７ 接続点 １８ トランジスタ １９ 抵抗 ２０ 抵抗 ３０ インバータ ３１ インバータ ３２ 双安定跳躍段 ３３ 入力端 ３４ 抵抗 ３５、３６、３７、３８ トランジスタ ３９ 入力端
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28,31/3185

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 試験信号によってディジタル集積回路内
    の機能ユニットを試験するための回路装置において、 １個または複数個のオア回路の出力端がアンド回路の入
    力端に接続され、オア回路の１個または複数個の入力端
    に被試験信号が与えられ、オア回路の１個または複数個
    の他の入力端に選択信号が与えられ、アンド回路の出力
    信号は集積回路の出力端に案内され、しかも 前記オア回
    路は少なくとも３個のエミッタ結合されたトランジスタ
    （１０、１１、１２）を含み、これら３個のトランジス
    タ（１０、１１、１２）のエミッタはこれらのトランジ
    スタとは別のトランジスタ（１３）のコレクタに接続さ
    れ、該別のトランジスタのエミッタは抵抗（１４）を介
    して第１の電圧供給源（ＶＥＥ）の端子に接続され、前
    記少なくとも３個のトランジスタの内の２個のトランジ
    スタ（１０、１１）のコレクタは第２の電圧供給源（Ｖ
    ＣＣ）の端子に接続され、これら２個のトランジスタ
    （１０、１１）のベース端子はオア回路の入力端を形成
    し、前記少なくとも３個のトランジスタの内の残りのト
    ランジスタ（１２）のコレクタはオア回路の出力端を形
    成し、さらに 前記アンド回路は、オア回路の前記残りの
    トランジスタ（１２）のコレクタが共通的に抵抗（１
    ６）を介して前記第２の電圧供給源（ＶＣＣ）の端子に
    接続されることによって形成され、オア回路の前記残り
    のトランジスタ（１２）のベース端子は共通的に第３の
    電圧供給源（Ｖ１）の端子に接続され、オア回路の前記
    別のトランジスタ（１３）のベース端子は共通的に第４
    の電圧供給源（Ｖ２）の端子に接続され、かつ共通的に
    抵抗（２０）を介して第１の電圧供給源（ＶＥＥ）の端
    子に接続されることを特徴とする集積回路を試験するた
    めの回路装置。
  2. 【請求項２】 ディジタル集積回路内の双安定跳躍段を
    試験するために、請求項１に記載のオア回路とは別のオ
    ア回路（３）が設けられ、このオア回路（３）における
    トランジスタ（３７）のコレクタは１個または複数個の
    双安定跳躍段（３２）の入力端に接続され、さらに該ト
    ランジスタ（３７）のベースは、請求項１に記載のオア
    回路における残りのトランジスタのベース端子に接続さ
    れ、前記別のオア回路（３）において前記トランジスタ
    （３７）と第１の電圧供給源（ ＶＥＥ）との間に接続さ
    れたトランジスタ（３８）のベースは、請求項１に記載
    の別のトランジスタのベース端子に接続されることを特
    徴とする請求項１記載の回路装置。
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